TW421888B - Method for the production of a capacitor for a semiconductor arrangement - Google Patents

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TW421888B
TW421888B TW087100726A TW87100726A TW421888B TW 421888 B TW421888 B TW 421888B TW 087100726 A TW087100726 A TW 087100726A TW 87100726 A TW87100726 A TW 87100726A TW 421888 B TW421888 B TW 421888B
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doped
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TW087100726A
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Martin Franosch
Herbert Schafer
Reinhard Stengl
Gerrit Lange
Volker Lehmann
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Siemens Ag
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Description

A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明(1) 各種不同型式之積臁霄路,如》態記億醱軍胞gs, 類比至數位和數位至類比轉換器以及濂波器電路都箱要 半導體為主的電容器,在半導醱為主的電容器製造方面 ,為了增加積《度或降低晶片面積,痛要解決滅少電容 器空間薄求,而又能保持《容相同之間題。 眈問題對於通常固單一霉晶體單胞佔用之面積會因增 加儲存密度而記德髏代代相傳地裨少的動態半導體記德 體特別重要•同時,又需要保持餘存電容器某_定值之 最小霣容。 動態半導釀記憧體裝置(DRAH記億體裝置)之單一電晶 醱記億醱單胞包含一黷出電晶醴和一電容器,資訊你以 表示0和1之酱輯值的電荷形式儲存在電容器中,藉由 經由字元線轚動讀出«晶體,此資訊可經由位元線黷出 ,為Τ«茼坷靠的鍺存及讀出資訊之即時辨難能力*電 容器必須具有最小電容,健存霣容器之電容的下限一般 認為是25fF。 直到1Mbit時代,謓出電晶體和電容器實現成平面構 件,從4Mb it記镱鳗時代開始,藉由讀出霉晶豔和肆存 轚容器之三維裝置,可使記憶醱單胞的面積進一步減少 ,有一種可能是在於實現溝渠式皤存電容器(例如,參 見K. Yanada等發表在1985年IEDM論文集第702頁之論文) ,在此情形下,餘存霉容器之電極像沿着溝渠的表面排 列,就有醑儲存電容器在基板表面之空間需求其相當於 溝渠之横截面而言.這樣會增加鏟存蜇容器之有效面積 ^-- -- -„ (請先閲讀背面之注^-項再填寫本頁) 訂- 本紙張凡度適用中國國家標準(CNS ) A4規格(210X297公釐〉 經濟部中央標準局員工消費合作社印策 42 1 BR 8 A7 ___B7_五、發明説明(2 ) (霄容置與此有蘭)n 還有一種用以增加鍺存霣容量,但固定或滅少錤存電 容器之空間需求的可能為將鍺存電容器設計成所諝的堆 ft式霣容器,在此情形下,由多晶矽製成之結構,如冠 式结構或圓柱體,形成在結構與基板接«之字元線上, 此多晶矽結構會形成鑲存節點,其提供電容器介電質和 電容器平板,此種設計具有輿鼹輯處理非常相符之優黏 ,在基板表面上之自由空間傣用於鍺存罨容器,在此情 形下.只要相鄰的記億醴單胞之多晶矽結構彼此相隔離 ,整鋇軍胞面積就可以由多晶矽結構覆蓋。 EP 0 41 5 5 30 B1發表一種具有堆疊式電容器當作儲 存電容器之記億單胞裝置,堆疊式電容器包含一具有許 多基本上平行堆叠排列且根據至少其中之一有横向支掙 的彼此相互連接之多晶矽層的多晶矽結構,蘭於突出在 基板表面上之多晶矽結構,類似冷卻凸揉排列的這些層 會導致多晶矽結構表面的顯箸擴增,多晶矽結構係藉由 交替地沈積多晶矽層和Si02及/或磺層(其可選擇性地 被蝕刻)於基板表面上,使這些層結構化,至少在層結 構之一钡上産生邊续覆蓋(由多晶矽製成之間隔物),選 擇性地蝕刻掉Si02&/或硪層,在此情形中之多晶矽 結構係用砷摻雜,然後利用熱氣化法形成當作電容器介 霉質的氣化矽,之後在其上沈稹由摻雜之多晶矽製成之 單胞平板。 GB 2 285 338A發表一種交替應用摻雜和未摻雑矽層 (請先閱讀背面之注意事項再填寫本頁) 裝_ -β 本紙張尺度適用中囷國家標準(CNS ) Α4規格(210Χ297公釐) 經濟部中央標準局員工消費合作社印製 1 ?1 8 8 8 , A7 __B7_五、發明説明(3 ) 到基板之電容器的製造方法,開一接K孔通過該靥,然 後到逹降入較深之基板中,而整健表面則由未摻雜矽層 覆蒹,在依序使各層結構化之後,並不覆藎摻雜和未摻 雜矽層的槲面,相對於該未摻雜之矽骣,選擇性地移去 摻雜之矽層,藉由擴散作用來摻雜所形成之矽結構,此 種矽結構並且當作電容器之霣棰使用。 本發明像根據詳細說明用於半導體裝置,尤其是DRAM 裝置之電容器的製造方法之問題,與已知的解決方法相 較可降低處理費用,尤其,本發明能夠製造至少4.具有1 Gbit時代所需要之組件密度的霣容器。 本發明可以藉由申請專利範圍第1項之方法來解決此 間題.本發明之细節來自其餘的申請專利範圍。 在本發明之方法中,在基板上産生具有各自交替排列 之摻雜之矽層和含緒之層,以至少産生一層具有正下方 到逹基板之《商的結構方式來建構層順序,而形成由導 電材料製成且至少覆蓋該層结構儸面之支捸結構,此支 捸結構傺藉由遘擇性磊晶矽而形成,此支撑結構最好是 原處On situ)摻雜,接著在該層結構中至少形成一開 口,在開口之中不覆蓋摻雜之矽層和含緒層之表面,之 後,相對於摻雜的矽層和支撺結構,選擇性地移去含緒 之層,此摻雜的矽層和支撑結構的未覆蓋之表面須設置 電容器介電質,在電容器介電質的表面上形成一相反電 〇 在鈾刻含鍺之靥的處理期間,支it结構最好至少排列 I I —^iT - .- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 8
A7 B7 五、發明説明(4 經濟部中央標準局員工消費合作社印製 在該層結構的三制,當自第二材料蝕刻掉含緒之層時, 如此可以確保高機械穩定性以防止摻雜之矽層鲇在一起 。因為支撑結構可以確保此機械穩定性,所以摻雜之矽 層之層厚的選擇可以和摻雜之矽層所需之機械穩定度無 關,尤其,摻雜矽層可以在20和50nB的厚度範圍内寅現 ,結果,電容器的绝高度可以降低,但電容保持相同。 摻雜之矽層可以為多晶,單晶或非晶層。 從純鍺或從敕和鍺形成含緒之層偽在本發明的範圍内, 若此層從矽和鍺形成,則鍺的比例最好在10%和100% 之間,而矽的比例刖在0%和90%之間,含鍺之層可以 摻雜或不摻雜之方式沈稹。 由純鍺或矽和緒製成之含鍺之層可以濕式化學蝕刻方 式相對於矽以很好的選擇性而被蝕刻,當使用含有HF, Η 2 0 2和CH 3 C00H之轴刻混合物時,相對於矽的蝕刻選 擇性為1:30到1:1000,在此種蝕刻中,相對於氣化矽 和氮化矽的遴擇性約為1: 30到1: 1000。 矽層可以使用膽鹸而選擇性地相對於鍺來作蝕刻。 因為在矽中之鍺和在鍺中之矽的擴散係數非常低,即 使.例如,給予負載800C之製程指示溫度,雇序 (Sequence)也保持不變,在100 0 1C之製程溫度時,擴散 傜數約為1.5Χ 1(T6 cbi2 /sec,請比較:這些擴散僳數 大約比在矽中之硼的擴散葆數低10倍。 摻雜之矽層最好使用矽烷當作程序氣賭眼在CVD製程 中形成,在40 01和6 00 υ之間的溫度範圍,壓力在10和 n Γ I 1 HI - I · n I - 一 - I I I I I I - —- I - ~ (請先閱讀背面之注意事項再填寫本頁) 本紙张尺度適用中國國家標準(CMS ) A4規格(2!0X297公嫠) 421888 β 經濟部中央標準局員工消费合作杜印絮 Α7 Β7五、發明説明(r ) 400 torr之間,而矽烷在30到3QQ sccb流量時,此製程 具有每分鐘10到lOGnm之沈積速率,而含緒之層最好使 用緒烷或緒烷和二矽烷,溫度在4 0 0 °C和6 0 0 °C之間,而壓 力在10和40G torr之間的製程氣體中,藉由CVD沈積法 形成,如果適當,緒烷和二矽烷的流量會設在30和300 s c c 之間,而沈積速率每分鐘在1 0和1 Q d n in之間。 摻雜之矽層最好以原處(in situ)摻雜方式沈積,為 了此一目的,摻雜氣體,如三氫化砷,三氩化磷或二硼 烷加至此沈積中。摻雜之矽層和支撐結構可由η型摻雜 或Ρ型摻雜之矽形成。 摻雜的矽和鍺可以沈積在相同的反應器之中,結果, 有可能實現只是改變製程摻數,而裝置没有改變的層序 ,此意味箸明顯的製程簡化β 在支撐結構和摻雜之矽層將電訊號連接到基板的應用 方面,為了避免形成ρη接面,以對應於支撐結構區中基 板之摻雜的方式,刖支撐結構和摻雜矽層之摻雜的選擇 是有利的》 具有限定之表面之支撐結構是形成在層結構之側面上 ,此可確保含鍺之層可在摻雜矽層之間均勻地蝕刻,在 此同時局部仍未蝕刻之含鍺之層之位置和其他位置之支 撐區域己經蝕刻很多,所以,在此情形下可以防止摻雜 之矽層的各層往下降。 在層結構之中形成開口期間,層結構和支撐結構最好 分成兩個藉由到逹基板表面正下方之間隙所分隔的部分 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國阄家標準(CNS ) Λ4規辂(2丨0'乂297公釐> ^21888 ^ A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明( 6 ) ί I 區 域 * 這 兩 健 部 分 區 域 形 成 兩 電 容 器 9 而 部 分 匾 域 之 間 I 隔 和 结 構 尺 寸 可 各 自 根 據 悔 別 按 術 之 最 小 結 構 尺 寸 F 來 1 I 形 成 , 結 果 « 可 以 達 成 高 的 組 件 密 度 〇 ^^ 請 1 先 1 當 産 生 當 作 動 態 記 億 醱 單 胞 裝 置 之 餘 存 % 容 器 的 電 容 閱 讀· 1 器 時 t 最 好 産 生 如 堆 疊 式 電 容 器 之 霣 容 器 1 在此 情 形 背 1 J 之- 1 下 * 該 基 板 包 含 一 具 有 m 擇 電 晶 體 > 位 元 線 1 字 元 線 和 注- 意 1 I 應 用 到 靥 序 表 面 之 绝 m 層 的 半 導 醴 基 板 > 對 於 層 序 形 成 事 項 1 Ι 再 在 基 本 平 面 上 之 結 果 * 绝 緣 層 最 好 要 平 坦 化 ύ 填 寫 本 裝 以 下 將 參 考 匾 式 及 實 施 範 例 來 詳 細 説 明 本 發 明 〇 I I ι 圖 式 簡 BB 早 説 明 如 下 1 I 第 1 麵 為 交 替 地 具 有 摻 雜 矽 層 和 含 緒 之 簷 之 蘑 序 的 基 ι ι 板 〇 I 訂 第 2 圖 為 具 有 層 結 構 之 基 板 〇 1 第 3 圈 為 覆 蓋 層 結 構 m 面 之 支 撑 结 構 形 成 後 的 基 板 Ο I I 第 4 圖 為 在 層 結 構 中 之 開 P 形 成 後 且 趣 揮 性 蝕 刻 含 緒 1 I 之 屬 後 的 基 板 〇 1 1 第 5 圈 為 電 容 器 電 極 和 相 對 電 極 形 成 後 的 基 板 〇 I 第 6 圖 為 通 過 由 第 5 園 中 VI -VI所表示之基板的横截 * ί 1 面 面 圈 Ο 1 1 第 7 圖 為 以 補 傻 方 式 排 列 之 層 結 構 的 佈 局 〇 I [ 第 8 圖 為 以 格 狀 形 式 排 列 之 層 結 m 的 佈 局 〇 1 1 絶 緣 層 2 俱 施 加 到 基 板 1 , 例如, 基板1 為- -種半導 Ί 體 基 板 , 尤 其 是 單 晶 矽 晶 醑 $ 其包含具有宇元線和位元 線 之 m 擇 電 晶 體 » 例 如 * 絶 緣 層 傺 由 si 〇 2 形成, 且Μ 1 8 1 1 1 1 本紙張尺度適用中國國家榡準(CNS ) A4規格(210 X 297公釐) d21888 M濟部中央標準局員工消費合作社印製 A7 B7五、發明説明(?) 由平坦化方法之助而平坦化(參見第1圖),接觸孔3係 在絶緣層2中形成開口,再用導電材料,如摻雜矽,鏡 ,鉅,鈦,氮化鈦或矽化鎢镇滿,接觸孔3以其各自降 到在基板1中選擇電晶體之源極/汲棰區的其中之一的 方式排列。 包含分別交替排列之摻雜之矽層和含鍺之層42的 層序4施加到絶緣層2之表面,摻雜之矽層可為p + 型摻雜或n+型摻雜,且例如有5X1020 摻雜濃度, 摻雜之矽層和含鍺之層42,例如,在各情形中,使 用矽烷或緒或鍺烷和二矽烷,在4Q0°C和600 °C之間的溫 度及10和400 torr之間的壓力下,根據CVD沈積法而沈積 20η«ι之層厚,在此情形下,氣體流量在30和300 seem之 間,沈積速率則在1 0和1 0 0 n m / m i η之間,層序之最上層 為含鍺之層4 2。 接箸,藉箸使用遮罩之非等向性蝕刻,從層序4形成 層序4、絶緣層2的表商並未覆蓋在層序4'之間(參見 第2圖),例如可以使用C F 4和S F e作非等向性蝕刻。 接著,根據矽的選擇性磊晶而形成支撐結構(參見第 3圖),選擇性磊晶之製程偽使用SiCl2H2 , HC1, H2 和摻雜氣體,如B2H6或PH3,當作程序氣體,在70G°C 和9G0°C之溫度範圍内完成,在選擇性磊晶期間,支撐結 構5傜以原處(in situ)摻雜方式成長在層結構4’之表 面上,在另一方面,在絶緣層2之表面上,不會成長矽 ,而支撐結構5完金覆蓋層結構^之側面和表面。 .I 11 ~11 _ 訂 1, ‘ (請先間讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公犮) 經濟部中央標準局員工消费合作社印裝
4 2 1 B B A7 B7_ 五、發明説明(8 ) 接箸,使用》彩裂程所産生之滬軍·再《非等向性 蝕刻,例如使用CF4和SFe,使具有支»結構覆其上之 靥结構4’结構化,在此情形下•以此方式産生兩_部分 B域,此兩_部分B域籍由空陳而彼此相互分陽,在空 除之匾域中•部分Η域各自具有未覆番之含緒之層42 和摻雜之矽層4,表面上的一侧。 接箸《由相對於摻雜之多晶矽和Si〇2的理擇性蝕刻 ,移去含鍺之靥的其餘部分,例如,«擇性拽刻可使用 包含HF, H2 〇2 ftCH3 COOH之蝕刻混合物以湄化學方式 進行,瀋液濃度之較佳範圃如下;1份HF· 200份H202 和300份CIUCOOH.相對於縿鐮之多晶矽,此種姓刻具 有1 : 30到1 : 1 000之S擇率,而相對於氣化矽和《化矽 ,則具有1: 30到1: 1000之襄擇率。 不能藉由苗掸性拽刻所浸挂之縿雜之矽層4ι和支撺 结構5在檐械性和霣性上可以彼此相互速接〇 掺雑之矽«4ι和支捸结構5的表面设有霣容器介轚 質6,例如,此霣容器介霣霣6由具有《化》等效厚度 為4η·之Si02,Si3 Ν4和Si02共三靥所形成。 接箸箱由沈稹顧處摻雜的多晶矽層以形成相對霣極7 (參見第5園和第6 >,例如,相對霣極7是具有擄雜 濰度在δΧίΟ21^·-3範鼷中之1>+型摻雜。 選择«晶β表示在第6鼸所示之横截面的基板1中, 樣雜之矽靥4i和支播结構5俱分別建接而彩成结存霣 容器之僱存節酤,此篇存節點經由嫌列在其下之接點3 -10- 本紙張尺度適用中國踽家揉準(CNS ) A4规格(210X297公釐) ---------}裝------訂------¥ (請先M.t»-背*-21-}*-$項苒填寫本瓦) 6 A7 B7 經濟部中央橾準局貝工消费合作社印裝 五、發明说明(9 ) 連接到遘择霣晶腰之葱極/汲棰匾8,而S揮霄晶釀之 其他箱極/汲棰朗經由端貼@10連接费 晶讎之對《猓極/汲極E9,此外,蛸黏區1〇經由埋入之 位元鎳接黏11而5*接到《1人之位元;8112,《1\:^&元;線 12和位元狳接點Η由绝錄層2所鼷繞,通道Sl3·闞極 介霣質(未顳示)和當作字元纗14之nsftiss抹列在s擇 霣晶賺的源極/汲極@8和9之間,字元線14和位元線 接》11各自由掸雜之多晶矽所形成·位元嫌12由篇雜之 多晶矽,矽化β或Μ所形成,在達_位元線12之源極/ 汲搔8的侧面上,為了嗝離相隳的篇擇霣晶體對,朗設 有一籲別的绝癱结構,例如以绝鐮材料所瑱供之择溝榘 15 (淺溝渠绝纗>。 第7画為根雒本發明之方法製迪具有锤存電容器的勘 態記《«覃胞裝置之佈局_ •在記轚_單胞裝置中,字 元嫌VL和位元»BL彼此相互垂直行進•《存«容器SP以 畫斜銲的矩形表示,在各種情形下,遘择霣晶釅對 ίΡβίΓΪΑΤ之位置以粗短之外圃嫌表示,在裂造期M,由 層结構4'和24'形成两俪鑛別的供存竃容器,在第7 « 之佈周中,使靨结構4'和24’分割成對謳於镳存電容器SP 之形式的部分Β域之此種雄睪之分m空敝是以曲處鑲τ 表示,在此佈局中,層结構4’和24·以行排列,相酈之 行會彼此《移(off set)—《大小為相邮之醣结構4' 24’ 的中心》之W—半的距離此一方式而K置箸。 為了完成最高可能之组件密度·形成具有正方形橫截 -11 - (請先閱讀背面之注意事項再填寫本頁) r· 訂 -Jf. 本紙張尺度適用中«國家標率(CNS ) A4规格(210X297公釐) 421888 經濟部中央標準局員工消費合作杜印繁 A7 __B7_五、發明説明(10 ) 面和3F销面長度之層結構較為有利.其中F為可以使用 隹別技術所製造之最小结構尺寸,相鄺的蘑結構24’ 之間的距離為F,在此情形下,在各種情形中之宇元線WL 和位元線BL的宽度和間隔也是F,在此情形下之記億單 胞具有8F2的面積需求,為了完成動態記億單胞裝置給 定0.18«»結構尺寸P時所需之25fF最小電容,軚像1 Gbit時代所提供者一樣,則需要12層摻雜之矽層^和 24ι ,給定摻雜之矽層和241及含銪之層42和242 之靥厚度為20 η·時,刖最後的堆璺高度約為0.4α B。 第8匾為根據本發明之方法製造具有鍺存電容器的動 態記镱軍胞裝置之另一佈局圖,除了再次圈示間隔空隙 Τ以外,還有宇元線WL,位元線BL,鍺存轚容器SP,選 擇電晶體對(pair)AT,由於儲存電容器SP之部分區域藉 由分隔而形成時所用之厣結構4’,24’傜以格子狀的形 式排列,所以此佈局不同於第7圖所示之佈局,在此情 形下,相鄰之行不會彼此互相槭移而排列,在此佈局中 ,相郯之間隔空隙T之間的距離為第7圖所示之佈局的 兩倍,所以.第7匾所示佈局慶於第8 _所示佈局之處 為在解析度極限(limit)方商具有較低之變形(Stress) 撤影,此在隔離用遮罩中會帶來良好之結構。 隔離用遮罩之間隔空隙T最好使用所諝CARL光阻來形 成,對於瘥些光阻,結構尺寸之寬度可«由化學式之事 後處理來改變,結果,間隔空陳T之宽度小..於使用但別 技術時所可産生之最小結構尺寸F。 -12- (請先閱讀背面之注意事項再填寫本頁> 本紙張尺度適用中國0家揉準(€奶)人4^格(21〇'乂297公釐) Λ7 Β7 經漓部中央標率局員工消費合作社印製 五、發明説明 ( 11 ) 參考 符號 表 I 1, 21 .. 板 1 1 2, 22 .. .絶 絲 層 請 1 先 1 3, 23 .. .接 觴 孔 閲 讀 1 4, 24 .. .層 序 背 面 1 1 4 ' ,24 ' 層 結 構 注 意 ;I Ρ 事 1 4 1 ,24 1 * * * 摻 雜 之 矽 層 項 再 1 1 4 2 ,24 2 * * * 含 鍺 之 m 填 寫 本 1 5, 25 1 . 4 •支 撑 結 構 頁 1 | 25 .多 晶 矽 層 1 1 6 , 26 .. .電 容 器 介 電 質 ! 1 7 , 27 .. , * .相 對 罨 極 1 訂 1 | 8, 9… .源 極 / 汲 極 谌 10 .端 酤 區 1 1 11 .位 元 線 接 m 點 ! 1 12 •位 元 線 1 1 13 .通 道 區 1 1 14 .宇 元 線 ;! I 15 .絶 m 結 構 1 WL .字 元 線 1 1 B L .位 元 線 I I SP .儲 存 電 容 器 1 i AT .選 擇 罨 晶 體 對 ] 1 T . .間 隔 空 m | 13 1 I 1 1 本紙張尺度通用中國國家標準(CNS ) Α4規格(2Ι〇Χ297公釐)

Claims (1)

  1. 421888 (f7i π as Β8 C8 D8 ir_ 申請專利範圍
    (87年4月修正) 瑣請委員明示,本案修正後是否變更原實寶肉容 經濟部中央標準局員工消費合作社印裝 -一種半導體裝置用之電容器的製造方法,其特戡為: -層序(4)傜由分別交替排列的摻雜之矽層(4i )和含 緒之層(4 2 )産生, -以産生至少一具有侧面之層結構(4 1 )的方式使層序 ⑷结㈣, i § -利用矽的選擇性磊晶以形成由導電材料製成且覆蓋 層結構(4’)之倒面的支撐結構(5), -在層結構之中至少形成一個開口,摻雜之矽層(4.l ) -和含鍺之層(42 )之表面在此開口中未被覆蓋, -相對於摻雜之矽層(4ι )和支撐结構(5)而選擇性地 移去含鍺之層(4 2 ), -摻雜之矽層(4 i )-和支撐結構(5)的未覆蓋之表面 設有電容器介電質(6), -在電容器介電質(6 )之表面上形成閘極電極(7 )。 .如申請專利範圍第1項之方法, -其中摻雜之矽層(4 α )傜藉由多晶矽之原處(1 n s i t u 擦雜之沈積而形成, ' -其中含鍺之層(4 2 )偽藉由沈積鍺而形成, -其中支撐結構(5)偽藉由摻雜之矽的選擇性磊晶而 形成。 .如申請專利範圍第1或第2項之方法, 其中選擇性晶晶偽使用Ha ,丨iCl, 和接 雜之氣體來進行。 .如申請專利範圍第1或第2項項之方法, 14 本紙張尺度適用中國國家標準(CNS ) Λ4規格(WOX〗1?7公藶) (請先鬩讀背·面之注春事項再填寫本頁) 訂 線 ;r4 A8 B8 C8 D8 申請專利範園 其 構 申 如 構 構 結Η範 結 ®Β 利 層 在ίιρ專 之 中 h 請 結 捜 支 有 具 間 期 成 形 □ 開 之 中 域 區 分 部 個 兩 成 分 而 隙 空 由 法 方 之 項 2 第 或 第 圍 2 在 4 nj { 貝 層例 之比 鍺矽 含而 中 , 其間 之 在 〇 例間 比之 鍺 % 的01 % 第 圍 範 ί 利板 專基 0 中 申其 如 含 包 法 方 之 項 0 Ann 晶 電 擇0 有 具0 元 位 線序 線 元 字 層 板 基 ’ SH 導 半 的 ο (2面 層表 縴之 色 ) 钱 2 /(V 口 Ϊ } 層 WL緣 /(V 絶 至 加 施 nj 貝 (請先聞讀f:面之注舍事項再填寫本頁) ,1T 線 經濟部中央標準局員工消费合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210Χ2ζ»7公费)
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19821910C1 (de) * 1997-02-27 1999-11-11 Siemens Ag Verfahren zur Herstellung eines Kondensators für eine Halbleiteranordnung
DE19842704C2 (de) * 1998-09-17 2002-03-28 Infineon Technologies Ag Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
DE19842682A1 (de) * 1998-09-17 2000-04-06 Siemens Ag Kondensator mit einem Hoch-e-Dielektrikum oder einem Ferro-elektrikum nach dem Fin-Stack-Prinzip und Herstellverfahren
KR100567049B1 (ko) * 1999-10-26 2006-04-04 주식회사 하이닉스반도체 반도체소자의 격리영역 형성방법
FR2800913B1 (fr) * 1999-11-10 2004-09-03 St Microelectronics Sa Procede de fabrication d'un empilement de capacites, en particulier pour memoires dynamiques a acces direct
KR100442779B1 (ko) * 2001-12-20 2004-08-04 동부전자 주식회사 디램 소자의 제조방법
KR100487558B1 (ko) * 2003-03-03 2005-05-03 삼성전자주식회사 반실린더형 캐패시터를 갖는 강유전체 메모리 소자 및 그제조방법
TWI233689B (en) * 2003-04-14 2005-06-01 Samsung Electronics Co Ltd Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same
KR102473658B1 (ko) 2016-05-27 2022-12-02 삼성전자주식회사 반도체 소자

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0338061A (ja) * 1989-07-05 1991-02-19 Fujitsu Ltd 半導体記憶装置
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5155657A (en) * 1991-10-31 1992-10-13 International Business Machines Corporation High area capacitor formation using material dependent etching
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
KR0120547B1 (ko) * 1993-12-29 1997-10-27 김주용 캐패시터 제조방법
US5455204A (en) * 1994-12-12 1995-10-03 International Business Machines Corporation Thin capacitor dielectric by rapid thermal processing

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