KR19980071494A - 반도체 장치용 캐패시터의 제조방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 63
- 238000000034 method Methods 0.000 title claims description 24
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 74
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 67
- 239000010703 silicon Substances 0.000 claims abstract description 67
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 43
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims abstract description 42
- 239000003989 dielectric material Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 238000000407 epitaxy Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008569 process Effects 0.000 claims description 7
- 230000008021 deposition Effects 0.000 claims description 5
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000004020 conductor Substances 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 230000015654 memory Effects 0.000 abstract description 17
- 238000003860 storage Methods 0.000 description 26
- 238000005530 etching Methods 0.000 description 12
- 238000000926 separation method Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 125000000896 monocarboxylic acid group Chemical group 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910000078 germane Inorganic materials 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
특히 스택형 캐패시터를 구비한 동적 메모리 셀을 위한 캐패시터를 제조하기 위하여, 도핑된 실리콘 층과 게르마늄 함유 층을 교호적으로 포함하는 연속된 층이 제조된다. 측면에 도전성의 지지용 구조물(5)이 제공된 층 구조물은 연속된 층으로부터 형성된다. 덮혀 있지 않은 층들의 표면을 갖는 개구부, 특히 갭들은 상기 층 구조물내에 형성된다. 게르마늄 함유 층은 도핑된 실리콘 층에 대해 선택적으로 제거된다. 도핑된 실리콘 층(41)과 지지용 구조물(5)의 덮혀 있지 않은 표면에 캐패시터 유전 물질(6)이 제공되고, 카운터 전극(7)이 제공된다.
Description
본 발명은 반도체 장치를 위한 캐패시터를 제조하기 위한 방법에 관한 것이다.
반도체에 기초한 캐패시터는, 예를 들어 동적 메모리 셀 장치, A/D 컨버터, D/A 컨버터뿐만 아니라 필터 회로와 같은 여러 유형의 집적회로를 위해 요구된다. 반도체에 기초한 캐패시터의 제조에 있어서, 증가된 집적 레벨 또는 감소된 칩 영역에 대해 동일한 정전 용량을 유지하면서, 캐패시터의 공간 요구를 감소시키는 문제를 해결하는 것은 필수적이다.
이러한 문제는 특히 동적 반도체 메모리에서 심각하며, 여기에서 일반적으로 사용되는 단일 트랜지스터 메모리 셀에 의해 요구되는 영역은 메모리 세대로부터 증가된 기억 밀도를 갖는 메모리 세대까지 감소된다. 동시에, 스토리지 캐패시터의 소정의 최소 용량을 보존하는 것은 중요하다.
동적 반도체 메모리 장치(DRAM 메모리 장치)의 단일 캐패시터 메모리는 독출 트랜지스터와 캐패시터로 구성된다. 정보는 논리 값, 0 또는 1을 나타내는 전기적 전하의 형태로 캐패시터내에 저장된다. 워드 라인을 통해 독출 트랜지스터를 구동시키므로써, 이러한 정보는 비트 라인을 통해 독출될 수 있다. 캐패시터는 신뢰할 만한 전하의 저장을 위한 최소의 용량 및 동시에 독출된 정보의 구별 능력을 가져야 한다. 스토리지 캐패시터의 용량에 대한 낮추어진 한계는 현재 25fF로 간주된다.
1Mbit 세대까지, 독출 트랜지스터 및 캐패시터 모두는 평면 소자로 실현되었다. 4Mbit 메모리 세대에서 시작하여, 메모리 셀 영역의 추가의 감소는 독출 트랜지스터와 스토리지 캐패시터의 3 차원 배열에 의해 달성되었다. 이러한 것을 위한 한 실현은 트랜치내에 스토리지 캐패시터를 구현(예를 들어 K,Yamada 등에 의한 Proc. Intern. Electronic Devices and Materials IEDM 85, 702 페이지 ff )하는 것으로 이루어진다. 이러한 경우 스토리지 캐패시터의 전극은 트랜치의 표면을 따라 배열된다. 트랜치의 단면에 대응하는 스토리지 캐패시터를 위해 기판의 표면에서의 공간 요구에 관련하여, 이것은 용량이 의존하는 스토리지 캐패시터의 효과적인 영역을 증가시킨다.
일정하거나 또는 감소된 스토리지 캐패시터의 공간 요구와 함께 저장 용량을 증가시키기 위한 다른 실현은 소위 스택형 캐패시터로 스토리지 캐패시터를 설계하는 것으로 구성된다. 이러한 경우, 다결정 실리콘으로 이루어진 구조물, 예를 들어 크라운 구조 또는 실린더 구조가 워드 라인 상부에 형성되며, 이것은 기판과 접촉을 형성한다. 이러한 다결정 실리콘 구조물은 스토리지 노드를 형성한다. 캐패시터 유전 물질 및 캐패시터 플레이트가 제공된다. 이러한 설계는 논리적 처리와 상당히 양립할 수 있는 장점을 가진다. 기판 표면 상부의 자유 공간은 스토리지 캐패시터를 위해 사용된다. 이러한 경우, 전체 셀 영역은 인접한 메모리 셀을 위한 다결정 실리콘이 서로로부터 절연되는 한, 다결정 실리콘 구조물에 의해 덮히게 된다.
스토리지 캐패시터로서 스택형 캐패시터를 갖는 메모리 셀 장치가 EP 0 415 530 B1에 개시되었다. 상기 스택형 캐패시터는 하나 위에 본질적으로 병렬인 다른 층이 배열되고 적어도 하나의 수평 지지부에 의해 서로 연결된 복수의 다결정 실리콘층을 구비한 다결정 실리콘 구조물을 포함한다. 냉각 리브와 같이 배열된 이러한 층들은 기판 표면상의 다결정 실리콘의 돌출부에 관하여 다결정 실리콘 구조물의 표면의 뚜렷한 확장을 유도한다. 다결정 실리콘 구조물은 다결정 실리콘 층 및 그곳으로부터 선택적으로 에칭될 수 있는 SiO2및/또는 카본 층을 교번적으로 기판의 표면상에 증착하고 이러한 층들을 구조화하며, 적어도 한 측면의 층 구조물상에 측면 커버링(다결정 실리콘으로 이루어진 스페이서)을 형성하고 SiO2및/또는 카본 층을 선택적으로 에칭하므로써 형성된다. 상기 다결정 실리콘은 이러한 경우, 비소를 사용하여 도핑된다. 실리콘 산화물은 열적 산화에 의해 결과적으로 캐패시터 유전 물질로 형성되며, 도핑된 다결정 실리콘으로 이루어진 셀 플레이트가 그 상부에 증착된다.
도핑된 층과 도핑되지 않은 실리콘이 기판에 교번적으로 제공되는 캐패시터의 제조 방법이 GB 2 285 338 A에 개시되었다. 콘택 홀을 상기 층을 통과하여 개구되며, 내부의 기판에 도달하게 된다. 전체 표면은 도핑되지 않은 실리콘 층으로 덮힌다. 연속된 층들을 구조화한 후, 도핑된 및 도핑되지 않은 실리콘의 측면은 덮혀 있지 않게 된다. 도핑된 실리콘 층들은 도핑되지 않은 실리콘에 대해 선택적으로 제거된다. 결과적인 실리콘 구조물은 확산에 의해 도핑되고 캐패시터의 전극으로 사용된다.
본 발명의 목적은 공지된 방법과 비교하여 제조 경비가 감소된 반도체 장치, 특히 DRAM 장치용 캐패시터의 제조 방법을 제공하는 것이다. 특히, 상기 목적은 적어도 1Gbit 세대에 대해 요구되는 소자 밀도로 캐패시터의 제조를 가능하게 한다.
본 발명에 따른 상기 목적은 청구항 1항, 즉 도핑된 실리콘 층과 게르마늄 함유 층을 각각 교호적으로 구비한 연속된 층이 제조되며, 측면을 갖는 적어도 하나의 구조물이 형성되는 방식으로 상기 연속된 층이 구조화되며, 도전성 물질로 이루어지고 층 구조물의 측면을 덮는 지지용 구조물이 실리콘의 선택적 에피택시에 의해 형성되며, 표면이 덮혀 있지 않은 도핑된 실리콘 층과 게르마늄 함유 층을 갖는 적어도 하나의 개구부가 층 구조물 내에 형성되며, 게르마늄 함유 층은 도핑된 실리콘과 지지용 구조물에 대해 선택적으로 제거되며, 도핑된 실리콘 층과 지지용 구조물의 덮혀 있지 않은 표면에 캐패시터 유전 물질이 제공되며, 게이트 전극이 상기 캐패시터 유전물질 상에 형성되도록 하는 반도체 장치용 캐패시터를 제조하기 위한 방법에 의해 해결된다. 나머지 항들에서 본 발명의 추가의 개선점들이 나타난다.
도 1은 교호적으로 도핑된 실리콘 층 및 게르마늄 함유 층을 갖는 연속된 층을 구비한 기판을 도시한 도면.
도 2는 층 구조물을 구비한 기판을 도시한 도면.
도 3은 층 구조물의 측면을 덮은 구조물 지지체의 형성 이후의 기판을 도시한 도면.
도 4는 층 구조물내에 개구부를 형성한 후와 게르마늄 함유 층이 선택적으로 에칭 제거된 후의 기판을 도시한 도면.
도 5는 캐패시터 유전 물질 및 카운터 전극 형성 이후이 기판을 도시한 도면.
도 6은 도 5의 VI-VI로 설계된 기판을 통과하는 단면을 도시한 도면.
도 7은 오프세트 방식으로 정렬된 층 구조물의 레이아웃을 도시한 도면.
도 8은 격자 형태로 정렬된 층 구조물의 레이아웃을 도시한 도면.
도면의 주요부분에 대한 부호의 설명
1, 21 : 기판 2, 22 : 절연 층
3, 23 : 콘택 홀 4, 24 : 연속된 층
4', 24' : 층 구조물 41, 241: 도핑된 실리콘 층
42, 242: 게르마늄 함유 층 5, 25' : 지지용 구조물
25 : 다결정 실리콘 층 6, 26 : 절연 물질
7, 27 : 카운터 전극 8, 9 : 소오스/드레인 영역
10 : 단자 영역 11 : 비트 라인 접촉부
12, BL : 비트 라인 13 : 채널 영역
14, WL : 워드 라인 15 : 절연 구조물
SP : 스토리지 캐패시터 AT : 선택 트랜지스터 쌍
T : 분리 갭
본 발명의 방법에 따라, 도핑된 실리콘 및 게르마늄 함유 층을 각기 교번적으로 구비한 연속된 층이 기판 상에 형성된다. 상기 연속된 층은, 바로 아래로 기판에 도달하는 측면들을 가지는 적어도 하나의 층 구조물이 형성되는 방식으로 구조화된다. 도전성 물질로 이루어진 지지용 구조물과 층 구조물의 적어도 측면 덮힘부가 형성된다. 실리콘의 선택적 에피택시에 의해 지지용 구조물이 형성된다. 바람직하게 지지용 구조물은 인시투 도핑된다. 적어도 하나의 개구부가 연속적으로 층 구조물내에 형성되며, 상기 개구부 내에서는 도핑된 실리콘과 게르마늄 함유 층으로 이루어진 층의 표면이 덮혀 있지 않다. 연속적으로 게르마늄 함유 층은 도핑된 실리콘 층 및 지지용 구조물에 대해 선택적으로 제거된다. 도핑된 실리콘과 지지용 구조물로 이루어진 덮혀져 있지 않은 표면에는 캐패시터 유전 물질이 제공된다. 카운터 전극이 캐패시터 유전 물질의 표면상에 형성된다.
게르마늄 함유 층을 에칭하는 공정 동안, 지지용 구조물은 바람직하게 층 구조물의 적어도 3 측면상에 배열된다. 이러한 것은, 게르마늄 함유 층이 제 2 물질로부터 에칭 제거될 때 도핑된 실리콘 층이 서로 고착되는 것을 방지하는 높은 기계적 안정도를 보장한다. 이러한 기계적 안정도가 지지용 구조물에 의해 보장되기 때문에, 도핑된 실리콘 층의 층 두께는 도핑된 실리콘 층의 기계적 안정도 요구와 무관하게 선택될 수 있다. 특히, 20nm와 50nm 사이의 두께 범위에서 도핑된 실리콘 층이 실현된다. 결과적으로, 용량은 동일하게 유지되면서 캐패시터의 총 높이 역시 감소된다.
도핑된 실리콘의 층은 다결정 실리콘이거나 결정질 실리콘 또는 비정질 실리콘일 수 있다.
순수한 게르마늄 또는 실리콘 및 게르마늄으로부터 게르마늄 함유 층을 형성하는 것은 본 발명의 범위에 속한다. 상기 층이 실리콘 및 게르마늄으로 형성된다면, 게르마늄 비율은 바람직하게 10 퍼센트와 100 퍼센트 사이이다. 실리콘 비율은 0 퍼센트와 90 퍼센트 사이이다. 게르마늄 함유 층은 도핑되거나 도핑되지 않고 증착될 수 있다.
순수 게르마늄 또는 실리콘과 게르마늄으로 이루어진 게르마늄 함유 층은 실리콘에 대해 양호한 선택도를 가지고 습식 화학적으로 에칭된다. HF, H2O2및 CH3COOH를 함유하는 에칭 혼합물이 사용될 때, 실리콘에 대한 에칭의 선택도는 1 : 30에서 1 : 1000 이다. 이러한 에칭에 있어서, 실리콘 산화물 및 실리콘 질화물에 대한 선택도는 약 1 :30 내지 1 : 1000이다.
실리콘 층은 콜린을 사용하여 게르마늄에 대해 선택적으로 에칭될 수 있다.
실리콘내에서의 계르마늄의 확산 계수 및 게르마늄 내에서의 실리콘의 확산 계수가 극도로 낮기 때문에, 연속된 층은 예를 들어 800℃의 주어진 지시된 처리 온도 부하에서도 변화하지 않도록 보존된다. 1000℃의 처리 온도에서, 확산 계수는 약 1.5×10-6cm 2/sec이다. 비교를 위해, 이러한 확산 계수는 대략 10의 인자에 의해 실리콘내에서의 보론의 확산 계수보다 낮다.
도핑된 실리콘 층은 바람직하게 처리가스로 실란을 사용하여 10 내지 400 Torr의 압력에서 400℃와 600℃ 사이의 온도 범위 및 분당 10 내지 100nm의 증착율의 30 내지 300sccm의 실란 유량으로 CVD 공정에서 형성된다. 게르마늄 함유 층은 바람직하게 400℃ 내지 600℃ 사이의 온도에서 10 내지 400Torr 사이의 압력의 처리 가스에서, 필요하다면 게르마늄 유량 및 디실란 유량이 30 내지 300sccm 사이로 설정되고 증착율이 분당 10 내지 100nm 사이가 되는 게르만 또는 게르만 및 디실란을 사용한 CVD 증착 공정에서 형성된다.
도핑된 실리콘 층은 바람직하게 인시투 도핑 방식으로 증착된다. 이러한 목적을 위해, 예를 들어 비소, 인 또는 디보란등의 도핑 가스가 증착에 사용된다. 도핑된 실리콘 층 및 지지용 구조물은 n-도핑되거나 p-도핑된 실리콘으로 형성될 수 있다.
도핑된 실리콘 및 게르마늄은 동일한 반응기내에서 증착될 수 있다. 결과적으로, 설비의 변경없이 처리 파라미터를 변경시키므로써 연속된 층을 간단하게 구현할 수 있게 된다. 이러한 것은 명백한 공정의 간략화를 의미한다.
지지용 구조물 및 도핑된 실리콘 층이 기판에 전기적으로 접속되는 응용에 있어서, pn 접합을 형성하지 않도록 하기 위해, 지지용 구조물과 도핑된 실리콘 층의 도핑을 지지용 구조물 영역의 기판을 도핑하는 방식으로 선택하는 것이 유용하다.
지지용 구조물은 층 구조물의 측면 상의 표면을 한정한 채 형성된다. 이러한 것은 게르마늄 함유 층이 도핑된 실리콘 층들 사이에서 균일하게 에칭 제거된다는 것을 보장한다. 게르마늄 함유 층이 국부적으로 에칭 제거되지 않고 동시에 다른 영역에서는 각각의 도핑된 실리콘 층이 무너질 정도로 심하게 지지 영역이 이미 손상된 상태는 이러한 방법으로 방지된다.
바람직하게 층 구조물에 개구부를 형성하는 동안, 층 구조물 및 지지용 구조물은 기판의 표면까지 곧 바로 도달하는 갭으로 분리된 두 개 부분-영역으로 분리된다. 두 개의 캐패시터가 상기 두 영역으로부터 형성된다. 상기 각 부분-영역의 간격 및 구조물 크기는 각각의 기술에서의 최소 구조물 크기(F)에 따라 형성될 수 있다. 결과로서 높은 소자 밀도가 달성된다.
캐패시터가 동적 메모리 셀 장치의 스토리지 캐패시터로 제조될 때, 캐패시터는 바람직하게 스택형 캐패시터로 제조된다. 이러한 경우, 기판은 선택 캐패시터, 비트 라인, 워드라인 및 절연 층을 구비하여 연속된 층이 표면에 제공된 반도체 기판으로 구성된다. 바람직하게 절연 층은 평탄화되고, 결과로서 연속된 층은 본질적으로 평평한 표면상에 형성된다.
본 발명은 도면 및 실시예를 참조하여 아래에서 상세히 설명될 것이다.
절연층(2)이 기판(1)에 제공된다. 예를 들어 기판(10)은 반도체 기판, 특히 단결정 실리콘 웨이퍼이며, 상기 웨이퍼는 워드라인과 비트라인을 구비한 선택 트랜지스터를 포함한다. 상기 절연 층은 예를 들어 SiO2로 형성되며, 평탄화 방법으로 평탄화된다(도 1 참조) 콘택 홀(3)은 절연 층(2)내에서 개구되며, 예를 들어 도핑된 다결정 실리콘, 텅스텐, 탄탈륨, 티타늄, 티타늄 나이트라이드 또는 텅스텐 실리사이드와 같은 전기적 도전 물질로 충진된다. 콘택 홀(3)은 홀(3)이 기판(1)내의 선택 트랜지스터들 중 어느 하나의 소오스/드레인 영역까지 각각 도달하는 방식으로 배열된다.
도핑된 실리콘 층(41) 및 게르마늄 함유 층(42)을 각각 교호적으로 포함하는 연속된 층(4)이 절연 층(2)의 표면에 제공된다. 상기 도핑된 실리콘 층(4)은 p+-도핑되거나 n+-도핑될 수 있으며, 예를 들어 5×1020cm-3의 도핑 농도를 갖는다. 도핑된 실리콘 층(41)과 게르마늄 함유 층(42)은 각 경우 예를 들어 20nm의 층 두께까지 400℃와 600℃ 사이의 온도 및 10과 400Torr 사이의 압력에서 실란 또는 게르만 또는 게르만과 디실란을 사용하는 CVD 증착에 의해 증착된다. 이러한 경우, 가스 유량은 개별적으로 30과 300 sccm사이이며, 증착율은 10과 100nm/분 사이이다. 연속된 층의 최상부 층은 게르마늄 함유 층(42)이다.
층 구조물(4')는 마스크를 사용하여 이방성 에칭에 의해 연속된 층(4)로부터 연속적으로 형성된다. 절연 층(2)의 표면은 층 구조물(4') 사이에서 덮혀 있지 않게 된다.(도 2 참조) 이방성 에칭은 예를들어 CF4와 SF5를 사용하여 이루어진다.
지지용 구조물(5)은 연속적으로 실리콘의 선택적 에피택시에 의해 형성된다.(도 3 참조) 선택적 에피택시는 SiCl2H2, HCl, H2와 처리가스로 예를 들어 B2H6또는 PH3등의 도핑 가스를 사용하여 700℃ 와 900℃ 사이의 온도에서 수행된다. 선택적 에피택시 동안, 지지용 구조물(5)은 인 시투 도핑 방식으로 충 구조물(4')의 표면상에 성장한다. 반면에 절연 층(2)의 표면상에는 실리콘이 성장되지 않는다. 지지용 구조물(5)은 층 구조물(4')의 표면과 측면을 완전히 덮는다.
층 구조물을 덮는 지지용 구조물(5)을 갖는 층 구조물(4')은 CF와 SF를 사용하는 예를 들어 이방성 에칭에 의해 포토리소그래피적으로 형성된 마스크를 사용하여, 각각의 경우에 두 개의 부분-영역이 형성되는 방식으로 연속적으로 구조화된다. 두 개의 부분-영역은 갭에 의해 서로로부터 각기 분리된다. 갭 영역에 있어서, 상기 부분-영역은 표면이 덮여 있지 않은 게르마늄 함유 층(42)과 도핑된 실리콘(41)이 존재하는 측면을 각각 포함한다.
게르마늄 함유 층(42)의 잔여 부분은 도핑된 다결정 실리콘과 SiO2에 대해 선택적인 에칭에 의해 연속적으로 제거된다. 상기 선택적 에칭은 예를 들어 HF, H2O2및 CH3COOH를 함유하는 에칭 혼합물을 사용하여 습식 화학적으로 달성된다. 용액의 농도는 바람직하게 다음과 같으며 즉; HF 1, H2O2200 및 CH3COOH 300의 비율과 같은 범위이다. 이것은 실리콘 산화물과 실리콘 질화물에 대해 1:30 내지 1:1000의 선택도를 갖는다.
선택적 에칭에 의해 손상되지 않는 도핑된 실리콘 층(41)과 지지용 구조물(5)은 기계적 및 전기적으로 서로 접속된다.
도핑된 실리콘 층(41) 및 지지용 구조물(5)의 표면에는 캐패시터 유전 물질(6)이 제공된다. 캐패시터 유전 물질(6)은 예를 들어 SiO2, Si3N4및 SiO2의 3층으로 산화물과 등가의 4nm 두께로 형성된다.
연속적으로 카운터 전극(7)이 인시투 도핑된 다결정 실리콘 층을 증착하므로써 형성된다.(도 5 및 도 6 참조) 상기 카운터 전극(7)은 예를 들어 5×1020cm-3영역의 도펀트 농도로 n+도핑된다.
선택 트랜지스터는 도 6의 단면도에 도시된 기판에 표시된다. 개별적으로 그곳에 접속된 도핑된 실리콘 층(41) 및 지지용 구조물(5)은 스토리지 캐패시터의 스토리지 노드를 형성한다. 이러한 스토리지 노드는 바로 아래에 배열된 콘택(3)을 통해 선택 트랜지스터의 소오스/드레인 영역(8)에 접속된다. 선택 트랜지스터의 다른 소오스/드레인 영역(9)은 단자 영역(10)을 통해 인접한 선택 트랜지스터의 해당 소오스/드레인 영역(9)에 접속된다. 게다가, 단자 영역(10)은 매몰된 비트 라인 접촉부(11)를 통해 매몰된 비트라인(12)에 접속된다. 매몰된 비트라인(12) 및 비트라인 접촉부(11)는 절연 층(2)으로 둘러싸인다. 채널 영역(13), 게이트 유전 물질(도시되지 않음) 및 워드 라인(14)으로 동작하는 게이트 전극은 선택 트랜지스터의 소오스/드레인 사이에 배열된다. 워드라인(14)과 비트라인 접촉부(11)는 도핑된 다결정 실리콘으로 형성된다. 비트 라인(12)은 도핑된 다결정 실리콘, 텅스텐 실리사이드 또는 텅스텐으로 형성된다. 인접한 선택 트랜지스터 쌍 사이를 절연시키기 위해, 비트 라인(12)과 이격된 소오스/드레인 영역(8)의 측면에는 예를 들어 절연 물질로 충진된 얕은 트랜치(얕은 트랜치 절연물)와 같은 절연 구조물이 각각 제공된다.
도 7은 본 발명에 따른 방법에 의해 제조된 스토리지 캐패시터를 구비한 동적 메모리 셀 장치용 레이아웃을 도시한다. 메모리 셀 장치에 있어서, 워드 라인(WL) 및 비트 라인(BL)은 서로 수직으로 진행한다. 스토리지 캐패시터(SP)는 빗금친 사각형으로 도시되었다. 선택 트랜지스터 쌍(AT)의 위치는 각각의 경우에 있어서, 굵은 점선으로 기입되었다. 제조 도중, 두 개의 각 스토리지 캐패시터는 층 구조물(4',24')로부터 형성된다. 도 7의 레이아웃에 있어서, 층 구조물(4',24')을 스토리지 캐패시터(SP)의 형태에 해당하는 형태를 갖는 부분-영역으로 분리하는 마스크의 분리 갭은 점선(T)으로 기입되었다. 층 구조물(4',24')은 이러한 레이아웃의 열에 배열되며, 인접한 열들은 인접한 층 구조물(4',24')의 중간 지점 사이의 절반 거리 만큼 서로에 대해 오프세트되어 배열된다.
가능한 가장 높은 소자 밀도를 달성하기 위해, 사각 단면 및 3F의 측면 길이를 갖는 층 구조물을 형성하는 것이 유용하며, 여기에서 F는 각 기술을 사용하여 제조 가능한 최소 구조물의 크기이다. 인접한 층 구조물(4',24') 사이의 거리는 F이다. 이러한 경우, 워드 라인(WL) 및 비트 라인(BL)의 폭 및 간격도 역시 각각의 경우에 F이다. 이러한 경우, 메모리 셀은 8F2의 영역 요구를 갖는다. 0.18의 구조물의 크기 F가 주어진 동적 메모리 셀 장치에 대해 요구되는 25fF의 최소 용량을 달성하기 위해, 1Gbit 세대에서 제공된 바와 같이 12개의 도핑된 실리콘 층(41, 241)이 필요하다. 20nm의 도핑된 실리콘 층(41,241)과 게르마늄 함유 층(42,242)의 두께가 주어진다면, 결과적인 스택 높이는 약 0.4nm이다.
도 8은 본 발명에 따른 방법에 의해 제조되는 스토리지 캐패시터를 갖는 동적 메모리 셀의 다른 레이아웃을 도시한다. 워드라인(WL), 비트 라인(BL), 스토리지 캐패시터(SP), 선택 트랜지스터 쌍(AT) 이외에 분리 갭(T)이 또한 도시된다. 분리에 의해 스토리지 캐패시터(SP)를 위한 부분-영역이 형성되는 층 구조물(4',24')이 격자 형태로 배열된다는 점에서 상기 레이아웃은 도 7에 도시된 레이아웃과는 다르다. 이러한 경우, 인접한 열은 서로에 대해 오프세트되어 배열되지 않는다. 이러한 레이아웃에서 인접한 분리 갭(T)사이의 거리는 도 7에 도시된 레이아웃에서의 거리보다 2배 크다. 이 때문에, 도 7에 도시된 레이아웃은 분해능 한계에서 낮은 스트레스의 리소그래피가 제공되는 도 8에 도시된 레이아웃보다 유리하다. 이것은 분리 마스크의 미세한 구조물을 사용하여 이루어진다.
분리 마스크에서 분리 갭(T)은 바람직하게 소위 CARL 레지스트를 사용하여 형성된다. 이러한 레지스터의 경우, 구조물 폭의 크기는 처리 이후 화학적으로 변화되며, 결과적으로 분리 갭(T)은 각 기술을 사용하여 제조될 수 있는 최소 구조물 크기(F)보다 작은 폭을 갖는다.
이상에서는 본 발명의 양호한 일 실시예에 따라 본 발명이 설명되었지만, 첨부된 청구 범위에 의해 한정되는 바와 같은 본 발명의 사상을 일탈하지 않는 범위 내에서 다양한 변형이 가능함은 본 발명이 속하는 기술 분야의 당업자에게는 명백하다.
도핑된 실리콘 층과 게르마늄 함유 층을 교호적으로 포함하는 연속된 층을 제조하고 층 구조물내에 덮혀있지 않은 층들의 표면을 갖는 개구부를 형성한 후, 게르마늄 함유 층을 도핑된 실리콘 층에 대해 선택적으로 제거하며 도핑된 실리콘 층과 지지용 구조물의 덮혀있지 않은 표면에 캐패시터 유전 물질을 제공하고 카운터 전극이 형성하므로써, 용량의 변화없이 캐패시터의 총 높이를 감소시킨다.
Claims (6)
- 반도체 장치용 캐패시터를 제조하기 위한 방법에 있어서, 도핑된 실리콘 층(41)과 게르마늄 함유 층(42)을 각각 교호적으로 구비한 연속된 층(4)이 제조되며; 측면을 갖는 적어도 하나의 구조물(4')이 형성되는 방식으로 상기 연속된 층이 구조화되며; 도전성 물질로 이루어지고 층 구조물(4')의 측면을 덮는 지지용 구조물(5)이 실리콘의 선택적 에피택시에 의해 형성되며; 표면이 덮혀 있지 않은 도핑된 실리콘 층(41)과 게르마늄 함유 층(42)을 갖는 적어도 하나의 개구부가 층 구조물 내에 형성되며; 게르마늄 함유 층(42)은 도핑된 실리콘(41)과 지지용 구조물(5)에 대해 선택적으로 제거되며; 도핑된 실리콘 층(41)과 지지용 구조물(5)의 덮혀 있지 않은 표면에 캐패시터 유전 물질(6)이 제공되며; 게이트 전극(7)이 상기 캐패시터 유전물질(6) 상에 형성되는 것을 특징으로 하는 방법.
- 제 1 항에 있어서, 상기 도핑된 실리콘 층(41)은 다결정 실리콘의 인 시투 도핑된 증착으로 형성되며; 상기 게르마늄 함유 층(42)은 게르마늄의 증착에 의해 형성되며; 상기 지지용 구조체(5)는 도핑된 실리콘의 선택적 에피택시에 의해 형성되는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 선택적 에피택시는 SiCl2H2, HCl, H2및 도핑 가스를 사용하여 수행되는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 층 구조물(4')내에 개구부를 형성하는 동안, 상기 지지용 구조물(5)을 구비한 상기 층 구조물은 갭에 의해 두 개의 부분-영역으로 분리되는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 게르마늄 함유 층(42,242)은 10과 100mol% 사이의 게르마늄 비율과 0과 90mol% 사이의 실리콘 비율을 가지는 것을 특징으로 하는 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 기판(1)은 선택 트랜지스터(AT), 워드 라인(WL) 및 상기 연속된 층(4)이 표면에 제공된 절연층(2)을 구비한 반도체 기판을 포함하는 것을 특징으로 하는 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19707977A DE19707977C1 (de) | 1997-02-27 | 1997-02-27 | Verfahren zur Herstellung eines Kondensators für eine Halbleiteranordnung |
| DE19707977.6 | 1997-02-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980071494A true KR19980071494A (ko) | 1998-10-26 |
Family
ID=7821730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980005088A KR19980071494A (ko) | 1997-02-27 | 1998-02-19 | 반도체 장치용 캐패시터의 제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0862204A1 (ko) |
| JP (1) | JPH10242430A (ko) |
| KR (1) | KR19980071494A (ko) |
| DE (1) | DE19707977C1 (ko) |
| TW (1) | TW421888B (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100567049B1 (ko) * | 1999-10-26 | 2006-04-04 | 주식회사 하이닉스반도체 | 반도체소자의 격리영역 형성방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| DE19821910C1 (de) * | 1997-02-27 | 1999-11-11 | Siemens Ag | Verfahren zur Herstellung eines Kondensators für eine Halbleiteranordnung |
| DE19842704C2 (de) * | 1998-09-17 | 2002-03-28 | Infineon Technologies Ag | Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform |
| DE19842682A1 (de) * | 1998-09-17 | 2000-04-06 | Siemens Ag | Kondensator mit einem Hoch-e-Dielektrikum oder einem Ferro-elektrikum nach dem Fin-Stack-Prinzip und Herstellverfahren |
| FR2800913B1 (fr) * | 1999-11-10 | 2004-09-03 | St Microelectronics Sa | Procede de fabrication d'un empilement de capacites, en particulier pour memoires dynamiques a acces direct |
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| KR100487558B1 (ko) * | 2003-03-03 | 2005-05-03 | 삼성전자주식회사 | 반실린더형 캐패시터를 갖는 강유전체 메모리 소자 및 그제조방법 |
| TWI233689B (en) * | 2003-04-14 | 2005-06-01 | Samsung Electronics Co Ltd | Capacitors of semiconductor devices including silicon-germanium and metallic electrodes and methods of fabricating the same |
| KR102473658B1 (ko) | 2016-05-27 | 2022-12-02 | 삼성전자주식회사 | 반도체 소자 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0338061A (ja) * | 1989-07-05 | 1991-02-19 | Fujitsu Ltd | 半導体記憶装置 |
| US5240871A (en) * | 1991-09-06 | 1993-08-31 | Micron Technology, Inc. | Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor |
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| KR960002097B1 (ko) * | 1992-02-28 | 1996-02-10 | 삼성전자주식회사 | 반도체장치의 커패시터 제조방법 |
| KR0120547B1 (ko) * | 1993-12-29 | 1997-10-27 | 김주용 | 캐패시터 제조방법 |
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-
1997
- 1997-02-27 DE DE19707977A patent/DE19707977C1/de not_active Expired - Fee Related
-
1998
- 1998-01-20 TW TW087100726A patent/TW421888B/zh not_active IP Right Cessation
- 1998-02-03 EP EP98101832A patent/EP0862204A1/de not_active Withdrawn
- 1998-02-19 KR KR1019980005088A patent/KR19980071494A/ko not_active Application Discontinuation
- 1998-02-25 JP JP10059129A patent/JPH10242430A/ja not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| TW421888B (en) | 2001-02-11 |
| JPH10242430A (ja) | 1998-09-11 |
| DE19707977C1 (de) | 1998-06-10 |
| EP0862204A1 (de) | 1998-09-02 |
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