TW420876B - Manufacturing method of a thin film transistor - Google Patents

Manufacturing method of a thin film transistor Download PDF

Info

Publication number
TW420876B
TW420876B TW088101460A TW88101460A TW420876B TW 420876 B TW420876 B TW 420876B TW 088101460 A TW088101460 A TW 088101460A TW 88101460 A TW88101460 A TW 88101460A TW 420876 B TW420876 B TW 420876B
Authority
TW
Taiwan
Prior art keywords
layer
amorphous silicon
silicon layer
doped amorphous
plasma treatment
Prior art date
Application number
TW088101460A
Other languages
English (en)
Inventor
Chun-Gi You
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Application granted granted Critical
Publication of TW420876B publication Critical patent/TW420876B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66765Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308Chemical or electrical treatment, e.g. electrolytic etching using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • H01L29/456Ohmic electrodes on silicon
    • H01L29/458Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78663Amorphous silicon transistors
    • H01L29/78669Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)

Description

A7 B7 420876」衊 五、發明説明( 背爭 (3 )發明範疇 本發明有關一種供液晶顯“ '' w使用之溥膜電晶體的製法 (b)相關技藝陳述 S用薄膜電晶體具有作爲法w s . p ^ ^ a 忭瑪活性層又氫化非晶矽層。位於 邊非叩砂層上之撐雜黑:g @ 濃度n~型雜質的經摻雜氫化非晶矽 層係用以降低該非晶矽層盥 嘴’、源極/汲知ί <間的接觸電阻。欲 形成回蝕型薄膜電晶體,使 _ , 便用源極/汲極作爲罩幕以蝕除經 ^ 门增疋诙源極/及極於蝕刻該經摻 雉非晶矽層之步,骤中被消耗。 爲了防止成述問題’用以形成源極/及極之光阻佈線圖型 係於蚀刻該經摻雜非晶秒層之步驟中充作蚀刻罩幕,之後 剝除該光1¾佈線㈣a然而,該非晶碎層於剝除硬化之光 ㈣線㈣期間具有負面影響’而使薄膜電晶體之特性變 差3 發明總結 说h文而了’本發明之目的係改善供液晶顯示器使用之 薄膜電晶體的特性3 此項及其他目的 '特性及優點係根據本發明於乾式蝕刻 作爲薄膜電晶體之歐姆接觸層之經摻雜非晶矽層後,藉著 進行He電漿處理或氧電漿處理而達成n 該H e電漿處理及氧電漿處理可用以形成數據佈線圖型, 包括個別由鉬或鉬合金及鋁或鋁合金所製造之源極及汲極。 蚀刻該經摻雜之非晶矽層之後,可於原位進行H e電漿處 -4 本紙張尺度適用宁國國家標準(CNS ) A4規格(21〇X29*7公釐) i¢------it------.ii (請先閱讀背面之注意事項再填寫本莨) 經濟部智慧財產局員工消費合作社印製 五 、發明説明( A7 B7 經濟部智慧財產局員4消費合作社印製 y氧%裝處理’以改善薄膜電晶體之特性或防止鋁或鋁 合金腐蚀Λ r田及%摻雜4非晶矽層進行乾式蝕刻時,可使用由鹵化 氫及^ 夕 ~ 種選自以·»、CHF3、CHCIF2、ch3f&c2f6 —Q物听組成之氣體系統,以H C 1 + C F 4氣體系統爲佳。 包括氧之H C 1 + C F 4十〇 2氣體系統有利於形成數據 佈線圖型,~ 丄 匕枯由减或鉬合金所製造之源極及汲極,以改 善薄膜電晶體之特性„ •二夂硪又非晶矽層可使用源極及汲極作爲罩幕或以用以 形成源接m之光阻佈線圖型作爲罩幕而進行餘刻。 塁式簡單説明 圖1係爲本發明第-個具體實例之薄膜電晶體基板的配置 圖 圖2-4係4圖|所示之薄膜電晶體基板各沿丨^丨,、…· HI’ ' Iv-ιν’線所得之剖面圖π 圖5A-8C係爲說明製造圓〖所士之本發明第一個具體實例 4膜電晶體基板之方法的剖面圖3 圖9係爲顯示線路包括组於使用某些乾式㈣&體系統下 疋腐蚀性的表格。 圖丨〇及丨丨係爲説明於氧電漿處理下以壓力及能量函數表 不薄膜電晶體之1 - V特性的圖。 圓1 2係爲顯示耐火金屬鹵化物於大氣壓力(】太氣壓)下之 揮發及昇華溫度的表格。 圖丨3係爲顯示根據本發明第一個具體實例之某些乾式蚀 本紙張尺度適用中國國家標準(CNS ) A4規格(210x297公楚) ----------^------II-----——^ ·(請先閲讀背面之注意事項再填寫本頁) C r.J 4 37 6 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明说明(3 刻氣體系統之Μ 〇 W層飯刻速率的表格。 圖1 4係爲説明根據本發明第—個JL w7^ , ^ 1U共禮實例之其他乾式蚀 刻氣體系統的Μ 〇 W層蚀刻速率之圖3 圓丨5 -丨7係爲顯示個別以壓力、銥 此I及氣體之流量之函 數表示蚀刻速率及均勻性之圖。 圖1 8係爲說明薄膜電晶體於Η 2電漿處理之前及之後之卜 V特性的圖。 圏丨9係馬説明薄膜電晶體電漿處理後之特性的 圖 圖2 0係爲顯示於本發明第一個具體實例之製程中所偵測 之離子種類及含量的圖。 圖2 1及2 2係説明根據本發明第—個具體實例,於 H C丨+ C ί·4乾式蝕刻氣體系統下,重複蝕刻非晶矽層時,該 Μ 〇 W層及該非晶矽層之蝕刻速率的圖3 圖2 3至2 6係説明根據本發明第—個具體實例,於包含氧 之HCl + Ch乾式蝕刻氣體系統下,該M〇w層及該非晶矽 層之蝕刻速率的圖。 圖2 7及2 8係鸽説明根據本發明第一個具體實例,薄膜電 晶體於HCl + Ch + O2乾式蝕刻氣體系統下之特性的圖。 圖2 9係爲説明根據本發明第一個具體實例,μ 〇 w層及非 晶矽層於HCl + CF4 + 〇2乾式蝕刻氣體系統下之蝕刻速率的 圖, 圖3 0顯示薄膜電晶體基板之剖面圖,其係説明本發明第 二個具體實例之製造方法。 -6 · 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公楚) — I— I t I n n. I 訂 I n I— -I .線 . r (請先閱讀背面之注意事項再填寫本頁) 420876 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明(4 ) 阖3 1係爲顯示本發明第二個具體實例之製造方法及該經 摻雜非晶妙層之触刻速率的表格。 圖3 2係爲顯不第二個具體實例之薄膜電晶體E D s (電數據 系統)測試結果的表格。 圖3 3係爲顯不使用第二個具體實例之E D s數據計算之移 動性的表格 鼓.佳具體實 現在參照附圖更詳細地描述本發明,其中出示本發明之 較佳具體實例。然而’本發明可於不同之形式下具體化, 而應不限於本發明所列示之具體實例。此等具體實例僅係 使本發明揭示充分而完整,並將本發明之範圍完整地傳送 予热習此技藝者=附圖中,誇大薄層及區域之厚度以供説 首先描述本發明第一個具體實例之薄膜電晶體基板=圖】 係爲本發明第-個具體實例之薄膜電晶體基极的配置圖。 圖2-4顯示圖!所示基板個別沿η]Γ、πι_πι,、niv, 線所得之剖面圖= 閘極佈線圖型(包括閘極線2〇、閘極線2〇分支之開極幻 及位於閘極線20末端之閘極墊)係位於基板1〇上。閘極u 及閘極墊22包括由鉻製造之底層2j 1、221,而去除由鋁 钕合金所製造之頂層2丨2、2 2 2,而閘極墊22由鋁_钕:金 所製造《頂層222。維未示於興中,但閘極線2〇亦包括絡 層及鋁_蝕合金層3間極墊22將掃描信號自外界傳輸至柘 線20 = T極 本紙張尺度賴t® ®家標準Icns ) Α4規格(2i0x297公董〉 ---------^------,玎|-----線 _- (請先閱讀背面之注意事項再填寫本Ij 420876 ^ A7 B7 五、發明説明(5 ) (請先聞讀背面之注意事項再填寫本育) 於閘fe佈線圖型2 0、2 1及2 2上形成閘極絕緣層3 0,該閘 極絕緣層3 0具有接觸孔7 2,曝霜閘極整2 2之底層2 2 I 5於 閘極絕緣層3 0位於閘極2 1上之部分形成經氫化之非晶矽層 4 0 ’於非晶矽層4 0上形成摻雜高濃度η +經氫化非晶矽層 5 1及5 2,針對於閘極2丨分成兩部分, 於閘極絕緣層3 0及數據墊6 3上縱向形成數據線6 〇,該數 據墊係位於數據線6 0之末端,而自外界將顯示信號傳輸至 數據線6 0。源極6丨(數據線6 〇之分支)係位於經摻雜非晶矽 層之一部分5 1上,於該經摻雜非晶矽層之另—部分5 2上形 成汲極62。包括數據線60、源極及汲極6丨及62及數據墊 6 3之數據佈線圖型係由鉬·鎢合金製造3 於數據佈線圖型60、61 ' 62及63上及於未覆蓋該數據佈 線圖型之非晶矽層50上形成鈍化層7〇。鈍化層7〇及閘極絕 緣層30具有接觸孔72、7丨、73,個別曝露閘極墊22之底 層2 2 1、汲極6 2及數據墊6 3。 氧化銦錫像元電極8 0係位於鈍化層7 〇上,經由接觸孔7 i 連接於汲極62。亦形成氧化銦錫電極81(供閘極墊使用而 經濟部智慧財產局資工消費合作社印製 連接於閘極墊22之曝露底層22 1 )及氧化銦鍚電極82(供數 據墊使用而連接於數據墊63,將數據信號傳輸至數據線 60)。 現在描述製造圖1 - 4所示之薄膜電晶體基板的方法。圖 5 A至8 C係爲説明本發明第一個具體實例之製造方法的剖 面圖1中阿拉伯數字之後之大寫字#A、BK個別“ 溥膜電晶體、閘極墊及數據墊區域、第—個具體實例之製 本紙張尺度適财關家標準(CNS) Α4·;(-^χ297公楚) 經濟部智慧財產局員工消費合作社印製 A7 B7 真、發明説明(6 ) 造方法使用5個罩幕 首先,如圖5 A - 5 C所示,依序沉積路層及銘-钕合金層。 該雙薄層使用第一個罩幕進行感光性蝕刻,以形成閘極佈 線圖型,包括閘極線2 0、閘極2 1及閘極墊2 2。 琢閘極佈線圖型可爲單層鉬 '鉬-嫣合金、或具有包括第 一層鋁及鋁合金及第二層鋇、鉬鎢合金或第—層鉻及第二 層鋁等之雙層結構。 如圖ό A所示,依序沉積由氮化矽所製造之閘極絕緣層3 〇 、氫化非晶矽層40及經高濃度摻雜之n+氳化非晶矽層5〇。 經摻雜之非晶矽層5 〇及非晶矽層4 〇使用第二個罩幕進行感 光性蝕刻。如圖6 B及6 C所示,閘極墊及數據墊區域上覆蓋 閘極絕緣層3 0。 如圖7 A - 7 C所示’於經摻雜之非晶矽層5 〇上沉積鉬或鉬 -镇合金層,使用第三個罩幕進行蚀刻,形成數據佈線圖型 ,包括數據線6 0、源極及汲極6 1及6 2及數據墊6 3 數據佈線圖型可使用鉻、钽等導電性材枓形成,而可具 有絡層與鈿及翻-鎢合金層中之一的雙層結構。 經推雜非晶矽層5 0之曝露部分係使用源極及汲極6 1及6 2 作爲蚀刻罩幕進行電槳乾式蝕刻,以將經摻雜之非晶矽層 分成兩部分’而曝露位於該兩部分經摻雜非晶矽層5 ]及5 2 之間的非晶矽層4 0, 若數據佈線圖型係由鋁或鋁合金製造,則使用氟化物氣 體(S F ^、C F 4等)與氣化物氣體(H c丨、c 12等)之混合氣體 ’以對於曝露之閘極絕緣層3 〇及曝露之數據佈線圖型6 〇、 本紙張尺度適用中國國家襟率(CNS ) A4規格(2Ι0χ 297公楚) I I I I I I I n n n I— n n ^ {請先閲讀背面之注意寧項再填寫本頁) 4 2 087 6 ^ A7 B7 經濟部智慧財產¾員工消費合作社印製 -10 - 五、發明説明( “、62及63的經掺雜非晶碎層具有良好之触刻選擇性 ,並控制該非晶矽層40及經摻雜非晶矽層5〇之蚀刻速度。 然而,因爲此種氣體(尤其是氣化物氣體㈣㈣露之數據 佈線圖型60、61、62及63之館或銘合金,故線路斷開之 ㈣性增高。爲了解決此種問題,可使用氧電漿處理。 、圓9係爲顯示包括銘之線路於某些乾式_氣體系統下之 腐触性的表格3 如圖9所,ττ,若僅使用C丨2 + s F <,H c 1十s f 6或H c }十c F *作 爲軋式蝕刻氧體,則線路產生腐蝕。若使用η c 1 + c f *作爲 乾式蝕刻氣體並使用氧處理,則線路之腐蝕消失。 结果,當使用包括氣化物氣體之氣體作爲乾式蝕刻氣體 以蝕刻琢非晶矽層時,加入氧電漿處理可防止鋁或鋁合金 腐蚀。此時’該氧電漿過程中可包括少量C F 4,' $ F 6, C2F6 ,CHFr^CjFfi 。 圖1 〇及丨丨係爲以氧電漿處理下之壓力及能量之函數説明 溥暎電晶體之丨-V特性的圖‘,此時,能量係爲5 〇 〇、8 0 0及 hOOO瓦’而壓力係爲400、600、800及丨,000毫托耳。 如圖1 0及1 1所示,斷開狀態電流丨〇 f f等於或小於0 2微 微安’連通狀態電流1 〇 11係介於2.0至2.2微安之間,臨限 4壓V t h係介於3至3.7伏特之間,梯度係9 9至1 〇1。 即’若於沉積鈍化層之前先進行氧電漿處理,則可防止 由紐或组合金所製造之線路腐蝕。結果,該線路不致斷裂 ’而達到良好之薄膜電晶體特性。 就丨方止腐蝕之氧處理而言,用以乾式蝕刻該非晶矽之鋁
(cmTT^m (2i〇^F ----------^------IT------0 (錆先閱讀背面之注意事項存填寫本頁) 五 經濟部智慧財產局員工消費合作社印製 420876 A7 B7 、發明説明( 或鋁合金可使用於其他液晶顯示器之製造方法,該装置具 有位於液晶顯π器之相同基板上的像元電極及共用電極β 驅動液晶分子°此處理可用以形成數據佈線圖型,具有包 括鋁或鋁合金層之雙層結構,該處理係於原位進行5 4該數據佈線圖型係由鉬或鉬-鎢合金製造,則供經摻雜 非晶矽層5 0使用之乾式蝕刻氣體可能消耗該鉬或鉬-鎢舍金 層。因此,該乾式蝕刻氣體應經謹愼選擇,使鉬或鉬-鷄合 金之蝕刻速率等於或低於1 〇 〇埃/分鐘,適當之氣體系統包 括南化氫及至少一種選自c F 4、c H F 3、C F C 1 F 2、C Η 3 F 及hF,之化合物’而HC丨+ CF4氣體系統特佳。 圖1 2係爲顯示耐火金屬鹵化物於大氣壓(丨大氣壓)下之揮 發及昇華溫度的表格。圖1 〇係爲根據本發明第一個具體f 例針對兩個乾式蝕刻氣體系統顯示鉬及鉬鎢合金之蚀刻速 率的表格。圖9中括弧中之文字表示昇蓽溫度。 使用源極/汲極蚀刻經摻雜之非晶矽層之步驟中,可使用 氟化物氣體(SF6、CF4等)與氣化物氣體(HC1、Cl2等)之 氣體系統,以使經摻雜之氫化非晶矽及氫化之非晶矽得到 充分之蝕刻速率,而於該非晶矽層與未覆以該非晶矽層而 由氮化矽製造之閘極絕緣層之間得到適當之選擇性3然而 ’如圖I 2所示’因爲耐火金屬諸如鉬或鎢之鹵化物(w F 6 、WC1(1、MoF(,、MoC15)或鹵氧化物(WOF4、W0C14、 MoOF4、Mo〇C14)之揮發或异華溫度低,故於蝕刻非晶 攻之過程中消耗大量之鉬或鉬-鎢合金:> 另一方面,矽鹵化 物(S】F4、SiCl4)之揮發溫度(_85c ,60° )極低’而鋁鹵 -11 - 本紙張尺度適用中國國家標隼(CNS)八4規格(210X297公釐) 一請先閱讀背面之法意事項存填寫本寅) -装· ir 經濟部智慧財4局員工消費合作社印製 A7 B7 五、發明説明(y ) 化物(A丨F 3,A丨C ] 3)之昇華溫度(丨2 9 〇。,丨8 〇。)相當高。 如圖1 3所示’數據佈線圖型6 },6 2之鉬或鉬合金層係以 2 () 〇 - 6 1 〇埃/分鐘之速率(H c丨+ s F (氣體系統)及丨5 〇 _ 3 2 〇 埃/分鐘之速率(<:]2 + 5匕氣體系統)蝕刻。 經氮化之非晶砍可同時於氣(F)或氣(C1)電漿方法下形成 揮發性纣料。然而,如圖丨2所示若爲鉬,鎢合金,則氟化物 (Μ 〇 F 6,Μ 〇 0 F 4,W F 6,W 0 F 4)之揮發溫度低,而氯化 物(Μ 〇 C 1 ’ Μ 〇 0 C 14,W C 16 ’ W 0 C 14)則相對高。因此 ’紐·鎢合金於氟化物(尤其是S F )電漿方法下相當腺弱^ 而且,如圖1 3所示,隨著鉬-鎢合金中鎢含量之增加,蚀 刻速率之增南極爲有限°預期蚀刻速率將隨著銷鎮合金中 鎢含量之增加而增加’因爲氟化鎢(W F )之揮發溫度低於 氟化鉬(Μ 〇 F 6 )使用S F i,+ C丨2氣體系統之蝕刻速率稍高於 使用S F+ H C 1氣體系統,因爲C丨2可製造較η c 1多之氣離 子。然而,因爲當使用S F6氣體作爲氟離子來源時,無法 大幅聚合,兩氣體系統消耗大量鉬-鎢合金。 另一方面,使用C F4 + H C丨氣體系統時,细-鶏合金之蚀 刻速率可能降低°圖丨4係爲根據本發明第一個具體實例以 鎢含量函數説明Μ 〇 W於C F4 + H C I氣體系統下之姓刻速率 之阖 '乾式蝕刻所使用之條件係爲壓力8 0帕司卡,能量 8 0 0瓦,而混合氣體流量5 0 〇 s c c m。 如圖丨4所示’數據佈線圖型6 1及6 2之鉬合金層於使用 C F 4卞H C 1氣體系統時以1 5 - 8 0埃’分鐘之速率蝕刻。與圖 I 3之結果對照,蝕刻速率相對小°此因H C 1之η離子降低 12- 本紙"張尺度適用中國國家公釐) I I n I i I I I i^衣·— I I I i 訂— I i i 線 (諳先閱讀背面之注意事項再填寫本頁) u 2 0δ7 6 Α7 Β7 經濟部智慧財產'^員工消費合作社印製 五、發明説明(⑴ 氟之密度,而氟係爲鉬-鎢合金蝕刻的主因3而且’將氟碳 化物聚合物膜[-(c F) η -]吸附於表面之聚合效應增高以 降低蝕刻速率。通常’ C F 4氣體之蝕刻速率小於S F 6。顯示 S F 6氣體於相同離子化條件下製造較C F4氣體多之游離氟 離子。尤其當CF4氣體與HC1氣體混合時’適當地形成氟 礙化物聚合物膜η因爲在氟量遠大於碳量蝕刻鉬-鎢合金時 ,蚀刻速率急劇降低。 圖丨5 - 1 7係爲以壓力、能量及氣體之流量之函數顯示姓 刻速率及均勻性之圖。 如以壓力函數顯示蚀刻速率及均勻性之圖1 5所示,|虫刻 速率隨壓力增加而增高,而於8 0 〇毫托耳壓力下之均勾性 極(Sj a 如以能量函數顯示#刻速率及均勾性之圖〗6所示,蚀刻 速率亦隨能量之增加而增高,當能量爲〖,〇〇〇瓦時均句性 最大Λ 如以混合氣體流量之函數顯示蝕刻速率及均句性之圖】7 所示’均勾性隨著流量之增加而增高,當流量爲6〇〇sccm 時,触刻速率最大。 根據前述結果,若使用ch + Ηα氣體蝕刻經換雜之非晶 矽層,則於蝕刻經摻雜之非晶矽層之步驟细 叉Ί期間,由鉬-鎢合 金製造之數據佈線圖型的消耗等於或小於5 〇埃。
圖1 8係爲說明薄膜電晶體於使用C f」+ 口 η β M H Cl乳體系統蝕刻 經#雜非晶矽層之後之薄膜電晶體 . 付性的圖。斷開狀 .¾、電流丨ο ί ί於閘極電壓爲-5伏特下信笔、λ > 侔+於或大於丨〇微微安 -13 - 本紙張尺度適用中國國家標率(CNS ) Α4规格(210Χ297公着) ---------^------、玎------0 (請先閲讀背面之注意事項再填寫本頁) 42087 6 ^ A7 B7 經濟部智慧財產局R工消費合作社印製 五'發明説明(u) ,而於2 0伏特閘極電壓下之連通狀態電流1 〇 n係等於或大 心4极安即’丨0 n令人滿意,但1 〇 ff則否 '然而,若於沉 知鈍化膜〜前進行Η 2電漿處理,則丨〇 ff可降低3即因鉬及 鎢之離子擴散而於通道區域表面上形成導電性薄膜,於触 刻該經摻雜非晶珍層後形成碎化物或再沉積該經钱刻金屬 々副產物,其係於H2電漿處理期間去除或稀釋,而使該通 道區域之表面特性變得較佳3 若進行原位He電漿處理,則薄膜電晶體之特性大幅改善。 圖丨9係爲説明經He電漿處理之薄膜電晶體的丨特性的 圖如圏丨9所示,丨off降低量與施加1電漿處理時相同, 即,1 〇 fi等於或小於丨微微安而且,與施加Η 2電漿處理 不同地,丨on不降低,若使用(^4 + }^丨氣體,則形成大量 氣碳化物聚合物以保護該金屬佈線圖型,而以氟自由基蝕 刻該矽層。因此,氟碳化物聚合物膜需有效地去除,以防 止薄膜電晶體特性惡化。爲了移除氟碳化物聚合物膜,硬 化之聚合物於蚀刻過程期間應敕化,並需要清潔及退火過 程:圓丨9所示之結果證實此一事實,圖2〇係爲顯示本發明 第 個具隨貨例之製造過程中所读測之離子之種類及含量 的圖。如圖20所示,偵測大量M〇離子及化合物諸如M〇〇 ,Μ ο Η,Μ 〇 C 3該化合物係用以保護數據佈線圖型,而導 致涛岐電晶體特性降低。 曾述Η〗電漿處理或He電漿處理係爲在乾式蝕刻之後所進 行之第二個方法,用以防止薄膜電晶體之特性降低。另— 方面,僅有乾式蝕刻氣體系統包括氯氣、氟氣及氧氣可防 -14- _(讀先閲讀背面之注項再填寫本頁) -裝· 、?τ 本紙張ΛΑ適用中國國家標準(CMS ) A4規格(210X297公釐) 4 2 0376 j% 五、發明説明( A7 B7 12 經濟部智慧財產局員工消費合作社印製 止薄膜電晶體之特性 氣體更佳。 f低’而使用+ 乾式蚀刻 A g及2 2係爲成明M 0 w層及非晶矽層之蝕刻速率之圖 ,其係根據本發明竽—加 < 圖 俨孕m 具體實例以HC】 + CF4乾式蝕刻氣 系統重複蝕刻該非 高之壓力下測量。 層。圖21所示之結果係於較圏22 二’:軸表示乾式蚀刻過程之重複次數(15次),垂直軸_ 处八 又蝕刻逮率,而垂直軸之左側表示於鉬_ 鎢合金層之蝕刻速率下之阻抗n +圖2 1及2 2所不,該非晶矽層之蝕刻速率隨著次數之摔 加而降低,根據限抗之降低,確知_合金層之蚀刻曰 率降低。當進行乾式蝕刻時,同時形成大量聚合物及化 成分包括鉬元會,佝w廿^ 彳~ Q其非對寺地消耗,而殘留於蝕刻 Λ化车成刀防止涊非晶妙層被蝕刻。此外,因爲 屬蝕Η與物之再沉積而形成導電層。如圖2 2所示,若 力降低貝J其對等性地消耗,故該非晶石夕層之蚀刻速率等 1 Λ大1 7 Ο ο ^ /分鐘,較圖2 i改善a然而,於低壓下無法 有A地去除化學成分包括_元素,而無法改善薄膜電晶體 降解之丨〇 fi特性。爲了改善此項問題,於H c卜c F 4乾式蝕 刻系統下添加氧。 圖2 j至2 6係爲說明根據本發明第一個具體實例 H C 1 C F4乾式触刻氣體系統(包括氧)下,μ 〇 w層及 咬層之蚀刻速率的圖。圖23及24中,hci係爲200sCe C F 4 係爲 3 0 s c c m。圖 2 5 及 2 6 中,H C 1 係爲 2 0 0 s c c 之 速 學 槽 金 壓 於 非晶 m m « .! n n 1J ^ I — 11 1 I . 訂 . .I , I 線 (請先閲讀背面之注意事項再續寫本頁) 15- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) δ — A7 B7__ 五、發明説明(u ) C F 4係鸟2 0 0 s c c m ‘>蝕刻速率係於4 0 0毫托耳壓力,8 0 0瓦 能量,6 0秒時間,及於〇至1 〇 〇 s c c m範園内之2 0、5 0及 1 〇 〇 s c c m氧量之條件下測定, ί先,如圓2 3及2 4所示,於2 〇 〇 s c c m氧量下之飾刻速 率亦個別爲598及650 6 /分鐘〇當氧量增加50至1〇〇 s c c m時,非晶矽及鉬-鎢合金層之蝕刻速率差異增加,而 該蚀刻選擇性地增快。蝕刻速率之反面意義係爲形成大量 聚合物,結果,已知該非晶矽及該鉬-鎢合金層之蝕刻選擇 性係根據氧量之增加而改善。 其次,如圖25及26所示,亦已知當增加200 sccm CF4 時’改善非晶碎層及銷-轉合金層之钱刻選擇性3麵-鶴合 金層疋_蝕刻速率增加,而增加氧量時則降低,已知當氧量 咼於丨0 0 s c c m時,形成大量之聚合物。 结果’苦添加低於1 0 〇 s c c m之氧並控制C F 4用量,則可 達到良好之蝕刻選擇性。而〇2含量以等於或小於1/5 cf4 含量爲佳。 圖2 7及2 8係爲根據本發明第—個具體實例,於 HCUCF4+〇]乾式蝕刻氣體系統下,説明薄膜電晶體之特 性 < 圖Λ乾式蝕刻所用之條件係爲壓力4 0 0毫托耳,能量 800 瓦 ’ η(., 1 200 seem,CF4 200 seem,〇2低於]〇〇 s。c ηι,而時間爲8 〇秒。 如圓2 7及2 8所示’在不施加H 2電漿處理及添加氧之下, ί 〇 ff特性差,但添加氧時’ 1 〇 ff特性極佳,而臨限電塵最 高。 _ - 16- 本紙張尺度賴中_^"财料(CNS )从麟(21収297公後) ' I— I I I I I I 訂— ! I I I I 線 (請先閱讀背面之注意事項再填寫本頁) 绖濟部智慧財產局員工消費合作杜印製
IX 'L 〇8 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明(14 ) 阖2 9係爲説明根據本發明第—個具體實例,μ 〇 w層及非 晶矽層於HCI+CF4 + 〇2乾式蝕刻氣體系統下之蝕刻速率的 圖。 水平軸顯示乾式蝕刻過程的重複次數(15次),垂直軸之 右側表示非晶碎層之独刻速率,而垂直轴之左侧表示於翻_ 鎢合金層之蝕刻速率下之阻抗3如圖 2 9 所示,於 H CM + Γ F , + η v- -v- ^ 匕卜4 + 〇2乾式蝕刻氣體系統下,非 晶矽層及鉬-鎢合金層之蝕刻速率隨時間而異&此結果與圖 2 1及2 2九幅相異, 根據前述結果,若使用狀丨+ (^ + 〇2乾式蝕刻氣體系統 蝕刻經摻雜非晶矽層,則於不使用電漿處理之額外方法下 使用單一蝕刻方法改善薄膜電晶體特性此外,蝕刻方法 之次數增加,可防止非晶矽層及鉬-鎢合金層之蝕刻速率降 低^ 其’欠,如圖8 A - 8 C所示,顯示鈍化膜7 0並使用四個罩幕 以閘極絕緣層30進行感光性蝕刻,以形成接觸孔71,曝露 汲極62 ’亦曝露閘極墊22及數據墊63。閘極墊22由鋁.钕 合金製造之顶層222被去除後曝露由鉻製造之低層221,因 爲銘合金不、適用於塾材2 最後,如圓2-4所示,沉積氧化銦錫層,使用第五個罩幕 進行乾式敍刻,以形成經由接觸孔7丨連接於汲極6 2之像元 4 k 8 0。亦形成供閘極蟄使用之氧化銦踢電極8 1及供數據 墊使用之氣化銦錫電極82,其係個別連接於閘極墊22及數 據墊63。 -17- (請先閱讀背面之注意事項再填寫本頁> .裝' 訂 缲 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 〇 6 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明( 若間k替2 2 (頂層使用知合金,則不需移除頂層。 於本發明第t例巾,可使用光阻佈線圖型作爲 蚀刻罩幕而㈣經摻雜之非“層1除該光阻佈線圖型 ’進行原位H e電漿處理。 圏3 〇顯示用以説明本發明第二個具體實例之製造方法的 薄膜電晶體基板剖面圖。 如圖30所示,使用光阻佈線圖型9〇〇作爲罩幕而蝕刻鈿 五層以形成源極及汲極6 ! 〇 ’ 62〇 a在不剝除光阻佈線圖 型900下,使用光阻佈線圖型作爲罩幕使經摻雜之非晶欢 層5 0 0進汙乾式蝕刻’以防止源極及汲極610,620於蝕刻 過程中被消耗。使;fl HC1 + %氣體系統作爲乾式蚀刻氣 體- 因爲未去除光阻佈線圖型9 〇 〇,故位於光阻佈線圖型9 〇 〇 下層之源極/汲極未被蝕除。然而,源極及汲極6丨〇,62〇 之惻牆被部分蝕刻,以於源極/汲極與該經摻雜非晶矽層 5 0 0之間形成階狀佈線圖型;> 根據本發明第二個具體實例,添加使用〇2氣體灰化以去 除硬化之光阻900之過程,而於該灰化過程之後進行原位 H e電漿處理, 圖3丨係爲顯示第二個具體實例之製造方法及經摻雜非晶 珍層之银别速率的表格。圖3 2係爲顯示根據圖3】所示之條 件形成之薄膜電晶體的E D S (電數據系統)測試結果的表格 ‘ EDS測試係藉著測定於丁 EG(測試.元件組)區域上製造面 板後^電性質即I 〇 f f、I 〇 η、V t h、傾斜度、電阻、電容而 -18 - 本紙張尺度適用中國國家橾隼(CNS ) A4規格(210X297公釐)
---------装------1T------0 (請先閲讀背面之注意事項再填寫本頁J C 二 OB1
G 五、發明説明( A7 B7 J6 經濟部智慧坷1局員工消費合作社印製 而源〈特性及性能° [〇ff係爲當閘極電壓係爲-5伏特 二Ί極電壓係爲伏特(以較小爲佳)時通經没極之電 二==間極電壓係爲2。伏特而源㈣極電壓係爲 壓,…:大爲佳)時通經没極之電流…h係爲臨限電 前述係馬用以計算該臨限電壓之線的斜率。使用 r °"算移動性,而圖2丨係爲顯示根據第二個具 a /使阳⑽數據計算之移動性的表格。 :疒::…條件丨係爲於蝕刻經摻雜非晶矽f之前先據佈線圖型上之光阻佈線圖型,而於㈣該經料他電«理。此情況下,該經換雜 /:、虫到厚度係約^2 83埃3於條件2及3中,先剝 =於數據佈線圖型上之光阻佈線_型,使用阳蚀 之非“層。評估薄膜電晶體特性變化時,進行 =化(料2)或進行灰化及原位He電漿處理(條件3)。此兩 旧况F雜非晶砍H㈣度係約丨^ 8 9 4。 、· f.r、件4 6中’經摻雒非晶矽層係使用供製造源極/汲極 •仳..水圓型作爲軍幕以進行蚀刻。於條件4下,於蝕刻 經㈣非晶珍層後,進行〇2灰化,並略去以電漿處理二 彼h况卜,經蝕刻非晶矽層之蝕刻厚度係约丨,丨^ _ 1丨6 7 埃於條件5下,使用ChHCl氣體独刻經掺雜之非晶碎 層’進行灰化及H2電紫處理,經摻雜非晶咬層蚀刻約 1」66埃H於條件6中,經摻雜非晶砂屬係使用 請 先 閱 讀 背 之 注 意 事 項 再 4 寫 本 頁 裝 π
CF ’4 + HC1氣體蝕刻 晶矽層蝕刻约1,1 1 4 -丨,2丨丨埃 進行灰化及原位H e電漿處理,經摻 19- 私紙張尺度賴中國國家縣(CNS) A4C^· ( 21GX297公釐) 經濟部智慧財產局員工消費合作社印製 * ^ _·*Ί ·'·* Α7 ____Β7 五、發明説明(!7 ) " 如圖3 2所示,除條件4外,斷開電流係等於或小於!微微 女,進行原位H e電漿處理之條件6之狀態電流特或最佳, 而丨〇 η係乌4微安3進行η e電漿處理之條件3及6中的臨限 電壓Vih相對低,傾斜度自條件1增至條件6 β先去除光阻 佈線圖4!之條件丨-3中的接觸電阻較使用光阻佈線圖型作爲 軍幕之條件4 - 6低。相對地,源極/汲極電阻於使用光阻佈 線圖型作爲箪幕蝕刻該經摻錐非晶矽層之條件4 _ 6中較先去 除光阻佈線圖型之條件1 - 3低, 移動性可藉下式計算: 移動性=(2 * (傾斜度)2 * L) / ( w * c』) 其中,L殳W係各爲薄膜電晶體通道之長度及寬度a如圖 3 3所示,A C 1 (清潔檢視後)閘極之臨界尺寸於條件丨_ 3中 係马9 . 2 3 1微农,而於條件4 - 6中係爲9 . 〇 9 5微米。源極/汲 如4寬度係爲8 ‘ 8 4 7微米。C j係爲每單位面積的電容^薄 膜電晶體通道所設計之寬度及長度各爲丨4微米及3 . 5微米 。該通道之實際寬度及長度於條件丨_3下各爲】2.847微米 及4.65 3微米,而於條件4-6中各係爲12.8 7 0微米及4 63 〇 微米。 所計第之移動性(如圖2丨所示)於條件6中具有最大値。移 動性係爲0.93 7-0.96 1 此項結果極類似於圖2〇所示之 E D S測試。 根據本發明之具體實例,經摻雜之非晶矽層係使用數據 佈線圖塑或用以製造數據佈線圖型之光阻佈線圖型蚀刻, 進行原位He電漿處理以降低l〇ff電流,而保持丨〇n特性。 •20- —本紙ϋ賴中賴家) A4規格(210x297公廣)'一 ----------裝------訂------線 - - {請先聞讀背面之注意事項再填寫本頁3 δ Α7 Β7 五、發明说明(w) 此外,若使用H C 1 + C F 4 + 〇2乾式蚀刻氣體蚀刻該經搀雜非 晶矽層,則薄膜電晶體特性可使用單一蝕刻方法改善’而 不需額外之電漿處理,隨著蝕刻次數之增加,可防止非晶 矽層及鉬-鎢合金層之蝕刻速率降低。可防止由鋁或鋁合金 所製造之線路於使用氧電槳處理下腐触1 於附圖及説明中,已揭示了本發明典型具體實例’但雖 採用特定用詞,但其僅供整體性説明使用,而不構成限制 ,本發明範園係列示於以下申請專利範園η {請先聞讀背面之注意事項再填k本頁j 訂 經濟部智慧財產局員工消費合作杜印製 -21 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. ά 一’
    、申請專利範圍 4 —種製造薄膜電晶體之方 法,其包括步驟: 於基板上形成閘極; 於閘極上形成閘極絕緣層; 於間極之閘極絕緣屠上形成本質非晶碎滑; „非晶碎層上形成經摻雜之非晶矽層, ^經推雜非晶㈣均成彼此分隔之源極及没極; 使Μ經摻雜之非晶矽層進行乾式蚀刻;及 進行氧電漿處理。 如申請牟利範園第i項之方法 心万凌,其中該電漿處理係於乾 式蝕刻之後於原位進抒。 如申請專利範園第2项之方法,其中該源接及没極係由 銘或銘合金製造〈單層結構,或包括單層結構之雙層結 辩。 如申請專利範園第3項之方法,丨中該氧電漿處理中之 壓力係等於或小於1,〇 〇 〇毫托耳。 如申請專利範園第4項之方法,其中該氧電漿處理中之 能量係等於或小於1,0 〇 〇瓦β 如申請專利範团第5項之方法,其中乾式蝕刻步驟中使 用包括氣氣之乾式蝕刻氣體系統。 如申請專利範困第6項之方法,其中cf4、SF6、C2F6 、CHF3或GF6可用於該氧電漿處理。 一種製造薄膜電晶«之方考,其包括步驟: 於基板上形成閘極; 於閘極上形成閘極絕緣層: -22- 1^/ I —^i 3 ^—a I n (請先M讀背面之注意事項再填寫本萸) 訂_ 經濟部智慧財產局8工消費合作社印製 1 • J.:-»: Ϊ: $ rriiiiiviS.·' :乂 i "7 A8 、h i B8 … C8 D8 六、申請專利範圍 於閘極(閉極絕緣層上形成本質非晶砂層; 於該本質非晶矽層上形成經摻雜之非晶砂層: 於經掺雜非晶秒層上形成金屬層: 於金屬層上形成光阻佈線圖型: 使用該光阻佈線圖型作爲罩幕以蝕刻該金屬層而形成 源極及汲極:及 使用該源極及汲極或光阻佈線圖型作爲罩幕及 H C I + (〕F 4 + 0 2乾蚀刻氣體系統使該經摻雜之非晶石夕層進 行乾式蚀刻:及 進行氧電漿處理。 9 如申請專利範圍第8項之方法,其中該源極及汲極係爲 由鉬或鉬-鎢合金製造之單層,或包括單層之雙層s I ().如申請專利範園第9項之方法,其中〇 2含量係等於或小 於CFq含量之1/5。 t 1 .如申請專利範園第1 〇項之方法,其中〇 2含量係等於或 小於 1 0 0 seem0 (請先閱讀背面之注意事項再填寫本頁) '4. 訂 經濟部智慧財產局員工消費合作社印製 ;_-2¾. 本紙張尺度適用中國國家揉率(CNS ) A4规格(210X297公釐)
TW088101460A 1998-09-03 1999-01-29 Manufacturing method of a thin film transistor TW420876B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-1998-0036232A KR100495808B1 (ko) 1998-09-03 1998-09-03 박막 트랜지스터의 제조 방법

Publications (1)

Publication Number Publication Date
TW420876B true TW420876B (en) 2001-02-01

Family

ID=19549435

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088101460A TW420876B (en) 1998-09-03 1999-01-29 Manufacturing method of a thin film transistor

Country Status (2)

Country Link
KR (1) KR100495808B1 (zh)
TW (1) TW420876B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8703560B2 (en) 2007-09-03 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Methods for manufacturing thin film transistor

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283427A (ja) * 1991-02-18 1993-10-29 Hitachi Ltd 薄膜トランジスタの製造方法及びそれを用いたアクテブマトリックス型液晶表示装置
KR940006700A (ko) * 1992-09-23 1994-04-25 김회수 와이어 컷 방전가공기
JP3394802B2 (ja) * 1993-12-17 2003-04-07 株式会社東芝 アレイ基板およびこれを用いた表示装置、その製造方法
JPH09223691A (ja) * 1996-02-19 1997-08-26 Matsushita Electric Ind Co Ltd 配線形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8703560B2 (en) 2007-09-03 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Methods for manufacturing thin film transistor
TWI469223B (zh) * 2007-09-03 2015-01-11 Semiconductor Energy Lab 薄膜電晶體和顯示裝置的製造方法

Also Published As

Publication number Publication date
KR20000018586A (ko) 2000-04-06
KR100495808B1 (ko) 2005-09-02

Similar Documents

Publication Publication Date Title
TW386315B (en) A manufacturing method of a thin film transistor
US7476898B2 (en) Thin film and manufacturing method of the same
KR101316634B1 (ko) 금속 배선의 제조 방법 및 표시 기판의 제조 방법
US20120112346A1 (en) Thin-film transistor substrate and method of manufacturing the same
US20060289383A1 (en) Composition for removing conductive materials and manufacturing method of array substrate using the same
JP2010245118A (ja) 薄膜トランジスタ基板およびその製造方法
US6495383B2 (en) Manufacturing method of a thin film transistor
US20180254328A1 (en) Thin film transistor, display substrate and display panel having the same, and fabricating method thereof
US20190019814A1 (en) Display substrate, method for fabricating the same, display panel
TWI253538B (en) Thin film transistor flat display and its manufacturing method
KR20080033589A (ko) 금속 배선의 제조 방법 및 표시 기판의 제조 방법
CN106920753A (zh) 薄膜晶体管及其制作方法、阵列基板和显示器
TW420876B (en) Manufacturing method of a thin film transistor
KR20130110916A (ko) 박막 트랜지스터 표시판 제조 방법
JP2008098642A5 (zh)
JP2009194372A (ja) 薄膜トランジスタ基板および表示デバイス
JPH07191347A (ja) 薄膜トランジスタアレイの製造方法
JP2020053638A5 (zh)
KR101226667B1 (ko) 금속 배선의 제조 방법 및 표시 기판의 제조 방법
JP2939783B2 (ja) 薄膜トランジスタの製造方法
JP2692914B2 (ja) 薄膜トランジスタの製造方法
US20050287812A1 (en) Method for repairing plasma damage after spacer formation for integrated circuit devices
TWI246666B (en) A method of manufacturing array substrate
JP3215245B2 (ja) 薄膜表面の粗面形成方法
JP2001257361A (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent