JP3394802B2 - アレイ基板およびこれを用いた表示装置、その製造方法 - Google Patents
アレイ基板およびこれを用いた表示装置、その製造方法Info
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- JP3394802B2 JP3394802B2 JP31716493A JP31716493A JP3394802B2 JP 3394802 B2 JP3394802 B2 JP 3394802B2 JP 31716493 A JP31716493 A JP 31716493A JP 31716493 A JP31716493 A JP 31716493A JP 3394802 B2 JP3394802 B2 JP 3394802B2
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Description
【０００１】
【産業上の利用分野】この発明は、液晶表示装置用アレ
イ基板及びその製造方法に係わり、特にアクティブマト
リクス型液晶表示装置のスイッチング素子として用いら
れる薄膜トランジスタ（ＴＦＴとも略称する）の構造及
びその製造方法に関する。
イ基板及びその製造方法に係わり、特にアクティブマト
リクス型液晶表示装置のスイッチング素子として用いら
れる薄膜トランジスタ（ＴＦＴとも略称する）の構造及
びその製造方法に関する。
【０００２】
【従来の技術】液晶表示装置を用いた画像表示装置は、
それぞれの基板上に所定のピッチで配列された行および
列電極を互いに直交するように対向配置し、これらの行
および列電極で区画された最小領域を画素とし、これら
の間にネマチック型などの液晶組成物を挟持したマトリ
クス型のものが一般に用いられている。中でも、テレビ
画像やグラフィックディスプレイなどを指向した大容量
で高精度の液晶表示装置としては、クロストークのない
高コントラスト表示が行えるように、各画素の駆動と制
御手段として各画素ごとに半導体スイッチング素子を配
置したアクティブマトリクス型のものが実用化されてい
る。
それぞれの基板上に所定のピッチで配列された行および
列電極を互いに直交するように対向配置し、これらの行
および列電極で区画された最小領域を画素とし、これら
の間にネマチック型などの液晶組成物を挟持したマトリ
クス型のものが一般に用いられている。中でも、テレビ
画像やグラフィックディスプレイなどを指向した大容量
で高精度の液晶表示装置としては、クロストークのない
高コントラスト表示が行えるように、各画素の駆動と制
御手段として各画素ごとに半導体スイッチング素子を配
置したアクティブマトリクス型のものが実用化されてい
る。
【０００３】このようなスイッチング素子としては、透
過型表示が可能であり、大面積化も容易であることから
薄膜トランジスタが通常用いられている。さらに、大面
積基板上に形成でき、且つ低温プロセスが可能であるこ
とから非晶質硅素薄膜を用いた３端子型の薄膜トランジ
スタが最も一般的である。
過型表示が可能であり、大面積化も容易であることから
薄膜トランジスタが通常用いられている。さらに、大面
積基板上に形成でき、且つ低温プロセスが可能であるこ
とから非晶質硅素薄膜を用いた３端子型の薄膜トランジ
スタが最も一般的である。
【０００４】また、３端子型の薄膜トランジスタの構造
は、ゲート電極、半導体薄膜層、ソース、ドレイン電極
の相対的な位置関係により、コプラナ型とスタガード型
に大別される。非晶質硅素薄膜トランジスタの場合、製
造プロセス的に有為な面が多いスタガード型を用いる場
合が多く、中でも、絶縁基板上にゲート電極、ゲート絶
縁膜層、非晶質硅素薄膜層、低抵抗半導体薄膜層、ソー
ス、ドレイン電極の順に形成される構造の逆スタガード
型が一般的である。このような薄膜トランジスタを備え
たアレイ基板からなる液晶表示素子は、例えば、IEEE T
rans.on Electron Devices,995-1001,1973にも開示され
ている。
は、ゲート電極、半導体薄膜層、ソース、ドレイン電極
の相対的な位置関係により、コプラナ型とスタガード型
に大別される。非晶質硅素薄膜トランジスタの場合、製
造プロセス的に有為な面が多いスタガード型を用いる場
合が多く、中でも、絶縁基板上にゲート電極、ゲート絶
縁膜層、非晶質硅素薄膜層、低抵抗半導体薄膜層、ソー
ス、ドレイン電極の順に形成される構造の逆スタガード
型が一般的である。このような薄膜トランジスタを備え
たアレイ基板からなる液晶表示素子は、例えば、IEEE T
rans.on Electron Devices,995-1001,1973にも開示され
ている。
【０００５】この種の薄膜トランジスタは、半導体膜と
ソース電極層およびドレイン電極層との間に低抵抗半導
体薄膜層を形成するのが一般的である。この低抵抗半導
体薄膜層は、半導体膜とソース電極およびドレイン電極
とをオーミック状態で電気的に接続する機能を担ってい
る。図６にこのような薄膜トランジスタを備えたアレイ
基板からなる液晶表示素子の断面構成を、図７に薄膜ト
ランジスタの要部を拡大して示し、その製造方法と共に
説明する。
ソース電極層およびドレイン電極層との間に低抵抗半導
体薄膜層を形成するのが一般的である。この低抵抗半導
体薄膜層は、半導体膜とソース電極およびドレイン電極
とをオーミック状態で電気的に接続する機能を担ってい
る。図６にこのような薄膜トランジスタを備えたアレイ
基板からなる液晶表示素子の断面構成を、図７に薄膜ト
ランジスタの要部を拡大して示し、その製造方法と共に
説明する。
【０００６】絶縁基板１上に走査線を兼ねるゲート電極
層２を通常のフォトリソグラフィ法により所定の形状に
加工形成する。次いで、このゲート電極層２を被覆する
ようにゲート絶縁膜３としてプラズマ、常圧、減圧とい
ったＣＶＤ法により、モノシランを原料として窒化硅素
膜をゲート電極上に成膜する。引き続き、例えば、半導
体膜４として非晶質硅素薄膜層と半導体保護膜５を成膜
する。
層２を通常のフォトリソグラフィ法により所定の形状に
加工形成する。次いで、このゲート電極層２を被覆する
ようにゲート絶縁膜３としてプラズマ、常圧、減圧とい
ったＣＶＤ法により、モノシランを原料として窒化硅素
膜をゲート電極上に成膜する。引き続き、例えば、半導
体膜４として非晶質硅素薄膜層と半導体保護膜５を成膜
する。
【０００７】次に、半導体保護膜５上にフォトレジスト
（図示せず）を塗布し、絶縁基板１の裏面側から露光し
てゲート電極２に整合させ、通常のフォトマスクにより
基板表面から再度露光して不要な領域のレジストを除去
し、半導体保護膜５を所定の形状に加工形成する。そし
て、プラズマＣＶＤ法により、燐イオンをドープしたｎ
+ の非晶質硅素薄膜からなる低抵抗半導体膜６を成膜す
る。この時、半導体保護膜５に対応するチャネル領域は
半導体保護膜５が燐イオン注入の際ストッパーとなるた
め、薄膜トランジスタのチャネル部にイオンは打ち込ま
れず、半導体保護膜５に対して整合した低抵抗半導体膜
６が形成される。その後、半導体膜４と低抵抗半導体膜
６のチャネル領域外を同時に所定の形状に加工形成す
る。
（図示せず）を塗布し、絶縁基板１の裏面側から露光し
てゲート電極２に整合させ、通常のフォトマスクにより
基板表面から再度露光して不要な領域のレジストを除去
し、半導体保護膜５を所定の形状に加工形成する。そし
て、プラズマＣＶＤ法により、燐イオンをドープしたｎ
+ の非晶質硅素薄膜からなる低抵抗半導体膜６を成膜す
る。この時、半導体保護膜５に対応するチャネル領域は
半導体保護膜５が燐イオン注入の際ストッパーとなるた
め、薄膜トランジスタのチャネル部にイオンは打ち込ま
れず、半導体保護膜５に対して整合した低抵抗半導体膜
６が形成される。その後、半導体膜４と低抵抗半導体膜
６のチャネル領域外を同時に所定の形状に加工形成す
る。
【０００８】次に、画素電極７を形成し、電極パット上
のゲート絶縁膜の除去を行った後、ソース電極９および
ドレイン電極８となる導電膜を成膜し、チャネル領域と
なる開口部を形成する様にフォトリソグラフィ法により
所定の形状に加工形成する。そして、ソース電極９およ
びドレイン電極８の形成時に用いたレジスト膜をそのま
ま利用してチャネル領域上の低抵抗半導体膜をエッチン
グ除去する。
のゲート絶縁膜の除去を行った後、ソース電極９および
ドレイン電極８となる導電膜を成膜し、チャネル領域と
なる開口部を形成する様にフォトリソグラフィ法により
所定の形状に加工形成する。そして、ソース電極９およ
びドレイン電極８の形成時に用いたレジスト膜をそのま
ま利用してチャネル領域上の低抵抗半導体膜をエッチン
グ除去する。
【０００９】最後にアレイ基板全面を保護するための絶
縁膜10を形成し、この上にポリイミドからなる配向膜14
を被着し、一方向にラビング処理をほどこしてアレイ基
板が準備される。
縁膜10を形成し、この上にポリイミドからなる配向膜14
を被着し、一方向にラビング処理をほどこしてアレイ基
板が準備される。
【００１０】一方、対向基板11上には遮光膜12、対向電
極13および配向膜14を順次形成して対向基板が準備さ
れ、両基板のラビング方向が直交するように所定の間隔
で対向し、両基板の間にＴＮ形液晶組成物15を封入して
液晶表示素子を作製する。さらに、両基板の外側に偏光
板を貼付し、外部駆動回路を接続して液晶表示装置が完
成する。
極13および配向膜14を順次形成して対向基板が準備さ
れ、両基板のラビング方向が直交するように所定の間隔
で対向し、両基板の間にＴＮ形液晶組成物15を封入して
液晶表示素子を作製する。さらに、両基板の外側に偏光
板を貼付し、外部駆動回路を接続して液晶表示装置が完
成する。
【００１１】以上のようなアレイ基板の薄膜トランジス
タの製造工程において、ソース電極９およびドレイン電
極８の加工形成にはウエットエッチングが用いられ、こ
の時のレジストをそのままマスクとして低抵抗半導体膜
６のプラズマエッチングを行っている。ここで、ソース
電極９およびドレイン電極８の加工形成時のウエットエ
ッチングはサイドエッチングが進行する。
タの製造工程において、ソース電極９およびドレイン電
極８の加工形成にはウエットエッチングが用いられ、こ
の時のレジストをそのままマスクとして低抵抗半導体膜
６のプラズマエッチングを行っている。ここで、ソース
電極９およびドレイン電極８の加工形成時のウエットエ
ッチングはサイドエッチングが進行する。
【００１２】これに対して、低抵抗半導体膜６としては
燐をドープしたｎ型半導体や硼素をドープしたｐ型半導
体が用いられる。例えば燐イオンをドープしたｎ+ の非
晶質硅素薄膜からなる低抵抗半導体膜６を用いた場合、
プラズマエッチングガスとしてはSF6 とcl2 と O2 から
なる混合ガスが用いられるが、このプラズマエッチング
では低抵抗半導体膜６のサイドエッチングはソース電極
９およびドレイン電極８のサイドエッチングに比して少
ない。従って、図７に示すように、半導体保護膜５にチ
ャネル領域となるように形成された開口部のソース電極
９とドレイン電極８の間隔はチャネル領域を形成する対
応する前記低抵抗半導体膜６の間隔よりも広く形成され
ることになる。
燐をドープしたｎ型半導体や硼素をドープしたｐ型半導
体が用いられる。例えば燐イオンをドープしたｎ+ の非
晶質硅素薄膜からなる低抵抗半導体膜６を用いた場合、
プラズマエッチングガスとしてはSF6 とcl2 と O2 から
なる混合ガスが用いられるが、このプラズマエッチング
では低抵抗半導体膜６のサイドエッチングはソース電極
９およびドレイン電極８のサイドエッチングに比して少
ない。従って、図７に示すように、半導体保護膜５にチ
ャネル領域となるように形成された開口部のソース電極
９とドレイン電極８の間隔はチャネル領域を形成する対
応する前記低抵抗半導体膜６の間隔よりも広く形成され
ることになる。
【００１３】
【発明が解決しようとする課題】以上のようなアレイ基
板の薄膜トランジスタにおいて、エッチングストッパ層
となる半導体保護膜５は照射された光を透過する。従っ
て、下層の半導体膜４は照射された光によって励起し、
ソース電極９とドレイン電極８の間に光リーク電流が流
れる経路が存在し、薄膜トランジスタのオフ特性を損な
うことになる。この光リーク電流が流れる経路として低
抵抗半導体膜６の形状も大きく影響する。
板の薄膜トランジスタにおいて、エッチングストッパ層
となる半導体保護膜５は照射された光を透過する。従っ
て、下層の半導体膜４は照射された光によって励起し、
ソース電極９とドレイン電極８の間に光リーク電流が流
れる経路が存在し、薄膜トランジスタのオフ特性を損な
うことになる。この光リーク電流が流れる経路として低
抵抗半導体膜６の形状も大きく影響する。
【００１４】図８は薄膜トランジスタのチャネル領域の
上部平面を示し、図９は図８のａ−ａ断面を、図10は図
８のｂ−ｂ断面をそれぞれ示す。即ち、チャネル領域の
半導体保護膜５に外部光が照射された場合、ソース電極
９とドレイン電極８に覆われていない領域Ａの部分は、
半導体膜４中で電子・正孔対が発生するが、ソース電極
９とドレイン電極８に覆われている領域Ｂの部分は、半
導体膜４中で電子・正孔対が発生しない。このため、領
域Ａを経路とするソース電極９とドレイン電極８の間に
は光リーク電流のパスは発生しない。
上部平面を示し、図９は図８のａ−ａ断面を、図10は図
８のｂ−ｂ断面をそれぞれ示す。即ち、チャネル領域の
半導体保護膜５に外部光が照射された場合、ソース電極
９とドレイン電極８に覆われていない領域Ａの部分は、
半導体膜４中で電子・正孔対が発生するが、ソース電極
９とドレイン電極８に覆われている領域Ｂの部分は、半
導体膜４中で電子・正孔対が発生しない。このため、領
域Ａを経路とするソース電極９とドレイン電極８の間に
は光リーク電流のパスは発生しない。
【００１５】一方、領域Ｃの部分に外部光が照射された
場合、その下層の半導体膜４中に電子・正孔対が発生
し、電極で被覆されていない低抵抗半導体膜６と半導体
膜４のコンタクト部ｄを経由してソース電極９とドレイ
ン電極８の間を光リーク電流が流れてしまい、薄膜トラ
ンジスタの非選択時に電流が流れることになる。このよ
うな光リーク電流を削減するために、低抵抗半導体膜６
にサイドエッチ量が多くなるような等方性プラズマエッ
チングのみでエッチングを行い、低抵抗半導体膜６をソ
ース電極９とドレイン電極８の内部までエッチングし、
ソース電極９とドレイン電極８による光遮蔽をすること
も考えられるが、エッチングレートが大きくなりすぎて
エッチングの制御が非常に困難になる問題が生ずる。ま
た、場合によってはエッチングストッパ層がオーバーエ
ッチされ、薄膜トランジスタ特性が劣化する危険も生ず
る。
場合、その下層の半導体膜４中に電子・正孔対が発生
し、電極で被覆されていない低抵抗半導体膜６と半導体
膜４のコンタクト部ｄを経由してソース電極９とドレイ
ン電極８の間を光リーク電流が流れてしまい、薄膜トラ
ンジスタの非選択時に電流が流れることになる。このよ
うな光リーク電流を削減するために、低抵抗半導体膜６
にサイドエッチ量が多くなるような等方性プラズマエッ
チングのみでエッチングを行い、低抵抗半導体膜６をソ
ース電極９とドレイン電極８の内部までエッチングし、
ソース電極９とドレイン電極８による光遮蔽をすること
も考えられるが、エッチングレートが大きくなりすぎて
エッチングの制御が非常に困難になる問題が生ずる。ま
た、場合によってはエッチングストッパ層がオーバーエ
ッチされ、薄膜トランジスタ特性が劣化する危険も生ず
る。
【００１６】さらに、これを回避するために、薄膜トラ
ンジスタ上に別途光遮蔽膜を設ければよいが、製造工程
的にはこの光遮蔽膜の成膜とパターン形状加工工程が余
分に必要となり不利である。
ンジスタ上に別途光遮蔽膜を設ければよいが、製造工程
的にはこの光遮蔽膜の成膜とパターン形状加工工程が余
分に必要となり不利である。
【００１７】この発明は以上の問題点に鑑みてなされた
もので、薄膜トランジスタ部分に外部からの光が照射さ
れても光リーク電流によるオフ特性の損なわれることの
ないアレイ基板およびそれを用いた表示装置、その製造
方法を提供することを目的とする。
もので、薄膜トランジスタ部分に外部からの光が照射さ
れても光リーク電流によるオフ特性の損なわれることの
ないアレイ基板およびそれを用いた表示装置、その製造
方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】この発明は、絶縁基板上
に所定の形状で形成されたゲート電極と、このゲート電
極を被覆するゲート絶縁膜と、このゲート絶縁膜上に前
記ゲート電極に対応して所定の形状で形成された半導体
薄膜と、この半導体薄膜上に前記ゲート電極に対応して
形成された半導体保護膜と、前記半導体薄膜と低抵抗半
導体膜を介してコンタクトし前記半導体保護膜にチャネ
ル領域となる開口部を形成するように前記半導体保護膜
の両端から挟むように形成されたソースおよびドレイン
電極とからなる薄膜トランジスタを備えた液晶表示装置
用アレイ基板において、前記低抵抗半導体膜は前記ソー
ス電極とドレイン電極によって光学的に遮蔽されてなる
液晶表示装置用アレイ基板であり、また、絶縁基板上に
ゲート電極を成膜し所定の形状に加工形成する工程と、
前記ゲート電極を含む前記絶縁基板上にゲート絶縁膜を
成膜する工程と、前記ゲート絶縁膜上に半導体薄膜を成
膜する工程と、前記半導体薄膜上に半導体保護膜を順次
積層し前記ゲート電極に対応して前記半導体保護膜を所
定の形状に加工形成する工程と、前記半導体薄膜および
前記半導体保護膜上に低抵抗半導体膜を成膜する工程
と、前記低抵抗半導体膜上にソースおよびドレイン電極
となる導電膜を成膜する工程と、前記半導体保護膜上の
前記導電膜をチャネル領域となる開口部を形成するよう
に加工形成する工程と、前記チャネル領域となる開口部
の前記低抵抗半導体膜をエッチング除去する工程とをす
くなくとも備えた液晶表示装置用アレイ基板の製造方法
において、前記低抵抗半導体膜をエッチング除去する工
程は塩素イオンまたは塩素ラジカルを形成するガスと、
弗素イオンまたは弗素ラジカルを形成するガスと、不活
性ガスまたは活性ガスの少なくとも一つからなるガスと
の混合ガスからなるプラズマを用いて複数回ステップの
エッチングを行う液晶表示装置用アレイ基板の製造方法
である。
に所定の形状で形成されたゲート電極と、このゲート電
極を被覆するゲート絶縁膜と、このゲート絶縁膜上に前
記ゲート電極に対応して所定の形状で形成された半導体
薄膜と、この半導体薄膜上に前記ゲート電極に対応して
形成された半導体保護膜と、前記半導体薄膜と低抵抗半
導体膜を介してコンタクトし前記半導体保護膜にチャネ
ル領域となる開口部を形成するように前記半導体保護膜
の両端から挟むように形成されたソースおよびドレイン
電極とからなる薄膜トランジスタを備えた液晶表示装置
用アレイ基板において、前記低抵抗半導体膜は前記ソー
ス電極とドレイン電極によって光学的に遮蔽されてなる
液晶表示装置用アレイ基板であり、また、絶縁基板上に
ゲート電極を成膜し所定の形状に加工形成する工程と、
前記ゲート電極を含む前記絶縁基板上にゲート絶縁膜を
成膜する工程と、前記ゲート絶縁膜上に半導体薄膜を成
膜する工程と、前記半導体薄膜上に半導体保護膜を順次
積層し前記ゲート電極に対応して前記半導体保護膜を所
定の形状に加工形成する工程と、前記半導体薄膜および
前記半導体保護膜上に低抵抗半導体膜を成膜する工程
と、前記低抵抗半導体膜上にソースおよびドレイン電極
となる導電膜を成膜する工程と、前記半導体保護膜上の
前記導電膜をチャネル領域となる開口部を形成するよう
に加工形成する工程と、前記チャネル領域となる開口部
の前記低抵抗半導体膜をエッチング除去する工程とをす
くなくとも備えた液晶表示装置用アレイ基板の製造方法
において、前記低抵抗半導体膜をエッチング除去する工
程は塩素イオンまたは塩素ラジカルを形成するガスと、
弗素イオンまたは弗素ラジカルを形成するガスと、不活
性ガスまたは活性ガスの少なくとも一つからなるガスと
の混合ガスからなるプラズマを用いて複数回ステップの
エッチングを行う液晶表示装置用アレイ基板の製造方法
である。
【００１９】
【作用】薄膜トランジスタ部分に外部からの光が照射さ
れた時に光リーク電流が流れ、液晶表示装置用アレイ基
板のスイッチング素子としての薄膜トランジスタのオフ
特性が損なわれることを防止するためには、ソース電極
とドレイン電極の間に光リーク電流が流れるパスが生じ
ないようにすればよい。即ち、薄膜トランジスタの半導
体膜とソース電極およびドレイン電極とを電気的にコン
タクトする低抵抗半導体膜がソース電極とドレイン電極
によって光学的に遮蔽されていればよい。
れた時に光リーク電流が流れ、液晶表示装置用アレイ基
板のスイッチング素子としての薄膜トランジスタのオフ
特性が損なわれることを防止するためには、ソース電極
とドレイン電極の間に光リーク電流が流れるパスが生じ
ないようにすればよい。即ち、薄膜トランジスタの半導
体膜とソース電極およびドレイン電極とを電気的にコン
タクトする低抵抗半導体膜がソース電極とドレイン電極
によって光学的に遮蔽されていればよい。
【００２０】このための有効な手段は、低抵抗半導体膜
をエッチングによって所定の形状に加工形成する際に、
低抵抗半導体膜のサイドエッチを意図的に制御進行させ
ればよい。即ち、サイドエッチ量が均一で且つエッチン
グの制御性を保ちながらも意図的に目的とするサイドエ
ッチ量が確保できればよい。
をエッチングによって所定の形状に加工形成する際に、
低抵抗半導体膜のサイドエッチを意図的に制御進行させ
ればよい。即ち、サイドエッチ量が均一で且つエッチン
グの制御性を保ちながらも意図的に目的とするサイドエ
ッチ量が確保できればよい。
【００２１】このための低抵抗半導体膜のエッチング方
法として、プラズマ中で塩素イオンまたは塩素ラジカル
を形成するガスと、弗素イオンまたは弗素ラジカルを形
成するガスと、不活性ガスまたは酸素などの活性ガスの
少なくとも一つからなるガスとの混合ガスを用いた複数
回ステップのエッチングを用いる。即ち、エッチング量
はガスの種類、ガスの圧力、ガスの混合比及びガスの総
流量によっても変化するが、第１ステップは制御性のよ
いエッチングレートが得られる圧力の低いプラズマを使
用してエッチングを行う。そして、エッチングストッパ
層に塩素分子などからなるエッチングブロッキング層が
できた段階で第２ステップとして圧力を高め、ケミカル
的な等方性エッチングを行う。
法として、プラズマ中で塩素イオンまたは塩素ラジカル
を形成するガスと、弗素イオンまたは弗素ラジカルを形
成するガスと、不活性ガスまたは酸素などの活性ガスの
少なくとも一つからなるガスとの混合ガスを用いた複数
回ステップのエッチングを用いる。即ち、エッチング量
はガスの種類、ガスの圧力、ガスの混合比及びガスの総
流量によっても変化するが、第１ステップは制御性のよ
いエッチングレートが得られる圧力の低いプラズマを使
用してエッチングを行う。そして、エッチングストッパ
層に塩素分子などからなるエッチングブロッキング層が
できた段階で第２ステップとして圧力を高め、ケミカル
的な等方性エッチングを行う。
【００２２】または、第１ステップは通常の反応性イオ
ンエッチングによる異方性エッチングを行ない、第２ス
テップとして等方性エッチングが得られるケミカルドラ
イエッチングを行う。
ンエッチングによる異方性エッチングを行ない、第２ス
テップとして等方性エッチングが得られるケミカルドラ
イエッチングを行う。
【００２３】または、第１ステップとして、プラズマ中
で塩素イオンまたは塩素ラジカルを形成するガスと、プ
ラズマ中で弗素イオンまたは弗素ラジカルを形成するガ
スと、不活性ガスまたは酸素などの活性ガスの少なくと
も一つからなるガスとの混合ガスを使用してエッチング
を行う。そして、エッチングストッパ層に塩素分子など
からなるエッチングブロッキング層ができた段階で第２
ステップとして、プラズマ中で塩素イオンまたは塩素ラ
ジカルを形成するガスを除いて、プラズマ中で弗素イオ
ンまたは弗素ラジカルを形成するガスと、不活性ガスま
たは酸素などの活性ガスの少なくとも一つからなるガス
との混合ガスのプラズマとすることで弗素ラジカルの多
い状態としてエッチングストッパ層が切れ過ぎないよう
に短時間でサイドエッチが行われるようにする。
で塩素イオンまたは塩素ラジカルを形成するガスと、プ
ラズマ中で弗素イオンまたは弗素ラジカルを形成するガ
スと、不活性ガスまたは酸素などの活性ガスの少なくと
も一つからなるガスとの混合ガスを使用してエッチング
を行う。そして、エッチングストッパ層に塩素分子など
からなるエッチングブロッキング層ができた段階で第２
ステップとして、プラズマ中で塩素イオンまたは塩素ラ
ジカルを形成するガスを除いて、プラズマ中で弗素イオ
ンまたは弗素ラジカルを形成するガスと、不活性ガスま
たは酸素などの活性ガスの少なくとも一つからなるガス
との混合ガスのプラズマとすることで弗素ラジカルの多
い状態としてエッチングストッパ層が切れ過ぎないよう
に短時間でサイドエッチが行われるようにする。
【００２４】このようなエッチング工程とすることによ
って、サイドエッチ量が均一で且つエッチングの制御性
を保ちながらも意図的に目的とするサイドエッチ量を確
保することができる。
って、サイドエッチ量が均一で且つエッチングの制御性
を保ちながらも意図的に目的とするサイドエッチ量を確
保することができる。
【００２５】
【実施例】以下に本発明の実施例について詳細に説明す
る。図１に本発明の実施例による薄膜トランジスタの概
略構成を、図２に図１の薄膜トランジスタの要部を拡大
して示し、その製造方法と共に説明する。尚、図１及び
図２において、図６及び図７と同一の構成要素は同一の
符号で示している。また、薄膜トランジスタ部分以外は
従来と同様なので、以下の実施例では薄膜トランジスタ
部分についてのみ説明する 絶縁基板１上にMoとTaの合金膜をスパッタ法により0.2
μｍの厚さに成膜し、通常のフォトリソグラフィ法によ
りゲート電極２を兼ねる走査電極線を所定の形状に加工
形成する。次に、このゲート電極２を覆うように、プラ
ズマ、常圧、減圧といったＣＶＤ法により、モノシラン
を原料に用いて窒化硅素膜を0.3 μｍの厚さに成膜し、
ゲート絶縁膜３を形成する。続いて0.05μｍの厚さの非
晶質硅素薄膜４およびエッチングストッパ層となる半導
体保護膜５として0.3 μｍの厚さの窒化硅素膜を連続成
膜し、フォトリソグラフィ法により半導体保護膜５を所
定の形状に加工形成する。
る。図１に本発明の実施例による薄膜トランジスタの概
略構成を、図２に図１の薄膜トランジスタの要部を拡大
して示し、その製造方法と共に説明する。尚、図１及び
図２において、図６及び図７と同一の構成要素は同一の
符号で示している。また、薄膜トランジスタ部分以外は
従来と同様なので、以下の実施例では薄膜トランジスタ
部分についてのみ説明する 絶縁基板１上にMoとTaの合金膜をスパッタ法により0.2
μｍの厚さに成膜し、通常のフォトリソグラフィ法によ
りゲート電極２を兼ねる走査電極線を所定の形状に加工
形成する。次に、このゲート電極２を覆うように、プラ
ズマ、常圧、減圧といったＣＶＤ法により、モノシラン
を原料に用いて窒化硅素膜を0.3 μｍの厚さに成膜し、
ゲート絶縁膜３を形成する。続いて0.05μｍの厚さの非
晶質硅素薄膜４およびエッチングストッパ層となる半導
体保護膜５として0.3 μｍの厚さの窒化硅素膜を連続成
膜し、フォトリソグラフィ法により半導体保護膜５を所
定の形状に加工形成する。
【００２６】次に、プラズマＣＶＤ法によってドナーと
なり得る元素のイオン、例えば燐イオンを約1020個／mo
l ドープしたｎ+ の非晶質硅素薄膜からなる低抵抗半導
体膜６を0.05μｍの厚さに成膜し、フォトリソグラフィ
法により半導体膜４及び低抵抗半導体膜６の外形を同時
に所定の形状に加工形成する。その後、外部と電気的に
接続が必要な部分、例えば電極パット上のゲート絶縁膜
３をフォトリソグラフィ法により除去する。
なり得る元素のイオン、例えば燐イオンを約1020個／mo
l ドープしたｎ+ の非晶質硅素薄膜からなる低抵抗半導
体膜６を0.05μｍの厚さに成膜し、フォトリソグラフィ
法により半導体膜４及び低抵抗半導体膜６の外形を同時
に所定の形状に加工形成する。その後、外部と電気的に
接続が必要な部分、例えば電極パット上のゲート絶縁膜
３をフォトリソグラフィ法により除去する。
【００２７】次に、スパッタ法により、インジウム・錫
酸化物からなるＩＴＯ膜を約0.1 μｍの厚さに成膜し、
フォトリソグラフィ法によりＩＴＯ膜を所定の形状に加
工し画素電極７を形成する。さらに、スパッタ法によ
り、0.05μｍの厚さのMo膜と1.0 μｍの厚さのAl膜から
なる導電膜を成膜し、フォトリソグラフィ法により信号
線電極と、この信号線電極に電気的に接続するソース電
極９およびドレイン電極８を所定の形状に加工形成す
る。尚、この導電膜は、例えばTa、Cr、Niなども用いる
ことができ、また単一層または異なる材料の２層以上の
復層としてもよい。
酸化物からなるＩＴＯ膜を約0.1 μｍの厚さに成膜し、
フォトリソグラフィ法によりＩＴＯ膜を所定の形状に加
工し画素電極７を形成する。さらに、スパッタ法によ
り、0.05μｍの厚さのMo膜と1.0 μｍの厚さのAl膜から
なる導電膜を成膜し、フォトリソグラフィ法により信号
線電極と、この信号線電極に電気的に接続するソース電
極９およびドレイン電極８を所定の形状に加工形成す
る。尚、この導電膜は、例えばTa、Cr、Niなども用いる
ことができ、また単一層または異なる材料の２層以上の
復層としてもよい。
【００２８】次に、ソース電極９およびドレイン電極８
のエッチング時のレジストマスク20をそのままマスクと
してチャネル領域となる低抵抗半導体膜６のプラズマエ
ッチングを行う。使用するガスはcl2 ガス流量に対して
SF6 ガスと酸素ガスとをそれぞれ50％の比率とした混合
ガスとした。まず、第１ステップは圧力120mTorrでエッ
チングを行い、第２ステップは圧力300mTorrとする２ス
テップのエッチングを行った。この時のエッチング速度
は第１ステップで１分当り約0.1 μｍ、第２ステップで
１分当り約0.1 μｍであった。
のエッチング時のレジストマスク20をそのままマスクと
してチャネル領域となる低抵抗半導体膜６のプラズマエ
ッチングを行う。使用するガスはcl2 ガス流量に対して
SF6 ガスと酸素ガスとをそれぞれ50％の比率とした混合
ガスとした。まず、第１ステップは圧力120mTorrでエッ
チングを行い、第２ステップは圧力300mTorrとする２ス
テップのエッチングを行った。この時のエッチング速度
は第１ステップで１分当り約0.1 μｍ、第２ステップで
１分当り約0.1 μｍであった。
【００２９】この２ステップエッチングにより、サイド
エッチ量が均一で、且つエッチングの制御性を保ちなが
ら約0.8 μｍの大幅なサイドエッチ量を得ることができ
た。図３は薄膜トランジスタのチャネル領域の上部平面
を示し、図４は図３のａ−ａ断面を、図５は図３のｂ−
ｂ断面をそれぞれ示す。即ち、チャネル領域の半導体保
護膜５に外部光が照射された場合、低抵抗半導体膜６は
ソース電極９およびドレイン電極８によって光学的に完
全に遮蔽されている。従って、ソース電極９とドレイン
電極８に覆われていないチャネル領域の部分は、半導体
膜４中で電子・正孔対が発生するが、ソース電極９とド
レイン電極８に覆われている部分は、半導体膜４中で電
子・正孔対が発生しない。このため、ソース電極９とド
レイン電極８の間には光リーク電流のパスは発生しな
い。
エッチ量が均一で、且つエッチングの制御性を保ちなが
ら約0.8 μｍの大幅なサイドエッチ量を得ることができ
た。図３は薄膜トランジスタのチャネル領域の上部平面
を示し、図４は図３のａ−ａ断面を、図５は図３のｂ−
ｂ断面をそれぞれ示す。即ち、チャネル領域の半導体保
護膜５に外部光が照射された場合、低抵抗半導体膜６は
ソース電極９およびドレイン電極８によって光学的に完
全に遮蔽されている。従って、ソース電極９とドレイン
電極８に覆われていないチャネル領域の部分は、半導体
膜４中で電子・正孔対が発生するが、ソース電極９とド
レイン電極８に覆われている部分は、半導体膜４中で電
子・正孔対が発生しない。このため、ソース電極９とド
レイン電極８の間には光リーク電流のパスは発生しな
い。
【００３０】さらに、低抵抗半導体膜６のエッチングの
他の実施例として、第１ステップでは上記の実施例と同
じ条件でプラズマエッチングを行った後、第２ステップ
では上記の実施例と同じ混合ガスでケミカルドライエッ
チングを行った。この時のサイドエッチ量はさらに大き
く約１μｍが得られた。
他の実施例として、第１ステップでは上記の実施例と同
じ条件でプラズマエッチングを行った後、第２ステップ
では上記の実施例と同じ混合ガスでケミカルドライエッ
チングを行った。この時のサイドエッチ量はさらに大き
く約１μｍが得られた。
【００３１】このようにして作製した液晶表示素子用ア
レイ基板を組み込んだ液晶表示装置の耐光性の測定を行
った。従来の液晶表示装置との耐光性比較測定は、薄膜
トランジスタのソース、ドレイン間の電圧を15Ｖとした
状態で、ゲート電圧（Ｖg ）を−15Ｖから＋20Ｖまで変
化させた時のソース、ドレイン間に流れる電流（Ｉds）
を測定する（Ｉds−Ｖg ）特性測定により行った。ま
た、光照射には白色光を用い、薄膜トランジスタの上方
より800 ルクスの光量とし、測定雰囲気は大気中、温度
25℃である。これらの測定の結果、本発明を実施した液
晶表示装置は従来のものに対し光リーク電流が50％以上
も少ないことが確認された。
レイ基板を組み込んだ液晶表示装置の耐光性の測定を行
った。従来の液晶表示装置との耐光性比較測定は、薄膜
トランジスタのソース、ドレイン間の電圧を15Ｖとした
状態で、ゲート電圧（Ｖg ）を−15Ｖから＋20Ｖまで変
化させた時のソース、ドレイン間に流れる電流（Ｉds）
を測定する（Ｉds−Ｖg ）特性測定により行った。ま
た、光照射には白色光を用い、薄膜トランジスタの上方
より800 ルクスの光量とし、測定雰囲気は大気中、温度
25℃である。これらの測定の結果、本発明を実施した液
晶表示装置は従来のものに対し光リーク電流が50％以上
も少ないことが確認された。
【００３２】尚、以上の実施例でのプラズマ中で塩素イ
オンまたは塩素ラジカルを形成するガスとしては、HCl
、cl2 ガスなどの分子中に塩素原子を含むものが使用
できる。また、プラズマ中で弗素イオンまたは弗素ラジ
カルを形成するガスとしては、CF4 、 C2 F6 、 C3 F
8 、 CHF3 などのフルオロカーボン系のガスやSF6 ガス
などが使用できる。また、不活性ガスとしては、ヘリウ
ム、ネオン、クリプトン、キセノンなど、活性ガスとし
ては酸素ガスなどが使用できる。
オンまたは塩素ラジカルを形成するガスとしては、HCl
、cl2 ガスなどの分子中に塩素原子を含むものが使用
できる。また、プラズマ中で弗素イオンまたは弗素ラジ
カルを形成するガスとしては、CF4 、 C2 F6 、 C3 F
8 、 CHF3 などのフルオロカーボン系のガスやSF6 ガス
などが使用できる。また、不活性ガスとしては、ヘリウ
ム、ネオン、クリプトン、キセノンなど、活性ガスとし
ては酸素ガスなどが使用できる。
【００３３】
【発明の効果】以上のように本発明によれば、チャネル
領域の半導体保護膜５に外部光が照射されても、低抵抗
半導体膜６はソース電極９およびドレイン電極８によっ
て光学的に完全に遮蔽されている。従って、ソース電極
９とドレイン電極８に覆われていないチャネル領域の部
分は、半導体膜４中で電子・正孔対が発生するが、ソー
ス電極９とドレイン電極８に覆われている部分は、半導
体膜４中で電子・正孔対が発生しない。このため、ソー
ス電極９とドレイン電極８の間には光リーク電流のパス
は発生しない。
領域の半導体保護膜５に外部光が照射されても、低抵抗
半導体膜６はソース電極９およびドレイン電極８によっ
て光学的に完全に遮蔽されている。従って、ソース電極
９とドレイン電極８に覆われていないチャネル領域の部
分は、半導体膜４中で電子・正孔対が発生するが、ソー
ス電極９とドレイン電極８に覆われている部分は、半導
体膜４中で電子・正孔対が発生しない。このため、ソー
ス電極９とドレイン電極８の間には光リーク電流のパス
は発生しない。
【００３４】また、低抵抗半導体膜６のエッチングとし
て複数ステップのエッチングを採用することにより、サ
イドエッチ量が均一で、且つエッチングの制御性を保ち
ながら大幅なサイドエッチ量を得ることができ、光リー
ク電流を大幅に抑制することができる。
て複数ステップのエッチングを採用することにより、サ
イドエッチ量が均一で、且つエッチングの制御性を保ち
ながら大幅なサイドエッチ量を得ることができ、光リー
ク電流を大幅に抑制することができる。
【図１】本発明の実施例による薄膜トランジスタの構成
を示す概略断面図。
を示す概略断面図。
【図２】図１の薄膜トランジスタの要部を拡大して示す
概略断面図。
概略断面図。
【図３】図１の薄膜トランジスタのチャネル領域の上部
平面を示す概略平面図。
平面を示す概略平面図。
【図４】図３のａ−ａ断面を示す概略断面図。
【図５】図３のｂ−ｂ断面を示す概略断面図。
【図６】従来の薄膜トランジスタを含む液晶表示素子の
構成を示す概略断面図。
構成を示す概略断面図。
【図７】図６の薄膜トランジスタの要部を拡大して示す
概略断面図。
概略断面図。
【図８】図６の薄膜トランジスタのチャネル領域の上部
平面を示す概略平面図。
平面を示す概略平面図。
【図９】図８のａ−ａ断面を示す概略断面図。
【図１０】図８のｂ−ｂ断面を示す概略断面図。
１…基板
２…ゲート電極
３…ゲート絶縁膜
４…半導体膜
５…半導体保護膜
６…低抵抗半導体膜
７…画素電極
８…ドレイン電極
９…ソース電極
Claims (9)
- 【請求項１】 絶縁基板上に所定形状で形成されたゲー
ト電極と、このゲート電極を被覆するゲート絶縁膜と、
このゲート絶縁膜上に前記ゲート電極に対向して所定形
状で形成される半導体薄膜と、この半導体薄膜に低抵抗
半導体膜を介して接続されるとともに、それぞれ離間配
置される第１電極および第２電極とを備えた薄膜トラン
ジスタがマトリクス状に配置されるアレイ基板におい
て、 前記低抵抗半導体膜は、上部平面からみて、前記第１お
よび第２電極に対してサイドエッチ量が大きいことを特
徴とするアレイ基板。 - 【請求項２】 前記半導体薄膜上に半導体保護膜が配置
され、前記第１電極および第２電極とこれら電極に接続
された低抵抗半導体膜は、前記半導体保護膜を両側から
挟むように離間配置されていることを特徴とする請求項
１記載のアレイ基板。 - 【請求項３】 前記半導体薄膜は、非晶質硅素薄膜から
なることを特徴とする請求項１記載のアレイ基板。 - 【請求項４】 画素電極および対向電極が対向配置され
てなる画素がマトリクス状に配置され、前記画素毎に前
記画素電極と接続する半導体スイッチング素子を配置す
る表示装置において、 前記半導体スイッチング素子は、絶縁基板上に所定形状
で形成されたゲート電極と、このゲート電極を被覆する
ゲート絶縁膜と、このゲート絶縁膜上に前記ゲート電極
に対向して所定形状で形成される半導体薄膜と、この半
導体薄膜に低抵抗半導体膜を介して接続されるととも
に、それぞれ離間配置される第１電極および第２電極と
を備え、前記低抵抗半導体膜は、上部平面からみて、前
記第１電極および第２電極に対してサイドエッチ量が大
きいことを特徴とする表示装置。 - 【請求項５】 ゲート電極にゲート絶縁膜を介して対向
する半導体薄膜と、前記半導体薄膜と低抵抗半導体薄膜
を介して接続されると共に、それぞれ離間配置されるソ
ース電極およびドレイン電極を備えた逆スタガード型薄
膜トランジスタをマトリクス状に配置したアレイ基板の
製造方法であって、 前記低抵抗半導体薄膜は複数ステップのエッチング工程
により、前記ソース電極および前記ドレイン電極に対し
てサイドエッチ量が大きくなるよう形成することを特徴
とするアレイ基板の製造方法。 - 【請求項６】 前記低抵抗半導体薄膜の前記エッチング
工程において、前記ソース電極および前記ドレイン電極
形成時のマスクと同一マスクを使用することを特徴とす
る請求項５記載のアレイ基板の製造方法。 - 【請求項７】 前記低抵抗半導体薄膜の前記エッチング
工程において、プラズマ中で塩素イオンまたは塩素ラジ
カルを形成するガスと、弗素イオンまたは弗素ラジカル
を形成するガスと、不活性ガスまたは酸素などの活性ガ
スの少なくとも一つからなるガスとの混合ガスを用いる
ことを特徴とする請求項５記載のアレイ基板の製造方
法。 - 【請求項８】 前記低抵抗半導体薄膜の前記エッチング
工程は、第１エッチングと、前記第１エッチングとはガ
ス圧力の異なる第２エッチングにより行うことを特徴と
する請求項７記載のアレイ基板の製造方法。 - 【請求項９】 前記低抵抗半導体薄膜の前記エッチング
工程は、反応性イオンエッチングによる異方性エッチン
グと、ケミカルドライエッチングによる等方性エッチン
グにより行うことを特徴とする請求項５記載のアレイ基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31716493A JP3394802B2 (ja) | 1993-12-17 | 1993-12-17 | アレイ基板およびこれを用いた表示装置、その製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31716493A JP3394802B2 (ja) | 1993-12-17 | 1993-12-17 | アレイ基板およびこれを用いた表示装置、その製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176747A JPH07176747A (ja) | 1995-07-14 |
| JP3394802B2 true JP3394802B2 (ja) | 2003-04-07 |
Family
ID=18085177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31716493A Expired - Lifetime JP3394802B2 (ja) | 1993-12-17 | 1993-12-17 | アレイ基板およびこれを用いた表示装置、その製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3394802B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW400556B (en) * | 1997-02-26 | 2000-08-01 | Samsung Electronics Co Ltd | Composition for a wiring, a wiring using the composition, a manufacturing method thereof, a display using the wiring and a manufacturing method thereof |
| KR100495808B1 (ko) * | 1998-09-03 | 2005-09-02 | 삼성전자주식회사 | 박막 트랜지스터의 제조 방법 |
| US6372535B1 (en) | 1998-02-02 | 2002-04-16 | Samsung Electronics Co., Ltd. | Manufacturing method of a thin film transistor |
| US8530899B2 (en) | 2009-12-25 | 2013-09-10 | Sharp Kabushiki Kaisha | Thin film transistor, display device, and manufacturing method for thin film transistor and display device |
-
1993
- 1993-12-17 JP JP31716493A patent/JP3394802B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07176747A (ja) | 1995-07-14 |
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