TW419663B - Non-volatile semiconductor - Google Patents

Description

4^ee3_ 五、發明說明（1) 本發明概括而言是關於在可攜式資料處理裝置中用於 儲存資料的非揮發性半導體記憶裝置.。 本說明書以日本專利申請特開平第1 0 - 0 8 7 7 0 7爲依 據，且其内容合併於說明書中。 相關技術之描述 習用的快閃EEPROM的缺點為：由於製程變化或重寫壓 力使寫入臨界電壓減少或抹除臨界電壓增加而引致之讀出 錯誤經常發生。 '因為此問題是由於當寫入臨界電壓下降至一低於讀出 電壓之電壓或當抹除臨界電壓下降使其變化至大於讀出電 壓，故在寫入步驟之前，通常需要調整臨界電壓，使抹除 臨界電壓減至小於讀出電壓且使寫入臨界電壓增至大於 讀出電壓。 為了解決上述問題，在日本專利申請即最新申請特開 平第5 - 2 8 7 8 8號中提出一項技術，應用於寫入用於監測臨 界電壓變化之資料位元至第二記憶單元陣列2的寫入條件 變得與寫入至第一記憶單元陣列1的寫入條件不同，且若 發現寫入條件被降低，則第一記憶單元陣列被重寫。如圖 5所示，在上述說明書中所揭示的技術問題為：不能調整 讀取電壓，因為抹除臨界電壓沒有被監測。 即是，仍存在的問題為：當由於臨界電壓位準的特性 惡化使抹除電壓增至大於讀取電壓時，則將發生讀取錯 誤。

41966 3 五、發明說明（2) 因此，本發明之目的是提供一種非揮發性半導體記憶 裝置，其能夠藉由偵測寫入有隨著時間經過而劣化之監測 用資料位元的記憶單元陣列之讀取電壓寫入臨界電壓和抹 除臨界電壓，而設定或設立相較於抹除臨界電壓的最佳讀 取電壓，並設定或設立依據讀取電壓之最佳寫入時間。 發明概要 本發明之目的是提供一能夠被寫入且被整體電性抹除 的非揮發性記憶體（此後，稱為快閃EEPROM)，其中記憶 體設有一用於偵測在兩種狀態下之臨界電壓之機構，此兩 種狀態指當記憶體中沒有儲存電荷的狀態（此後，稱為π抹 除狀態"）或當記憶體中儲存電荷的狀態（此後，稱為寫入 狀態）；及一用於依據被偵測的臨界電壓來隨機地修改讀 取電壓和寫入時間之機構；其中，可以依據抹除臨界電壓 來設立最佳的讀取電壓和最佳的寫入時間。 在圖1中，假設第一記憶單元陣列1被形成於與第二記 憶單元陣列2相同的記憶單元陣列中，藉由相同的抹除臨 界電壓，可以實施第一和第二記憶單元陣列1和2的抹除， 且在相同的寫入時間内可以執行寫入。且亦假設第一記憶 單元陣列1為一可以自由執行寫入的區域，且第二記憶單 元陣列2為一用於偵測臨界電壓的區域，以使僅當偵測臨 界電壓時能夠對第二記憶單元2進行寫入。 藉由1/Ν電壓分壓器（divider)將從高壓產生電路8所 輸出的電壓分壓成1 / N，且將之提供至第二記憶單元陣列 2，且藉由重複地增加1 / N的電壓直到從讀取控制電路5所

第7頁 41966 3 五、發明說明¢3) 輸出的所有資料變為"Η "，在寫入至第一記憶單元1之前， 進行在第二記憶單元2中臨界電壓之偵測。隨後，對第二 記憶單元陣列2進行寫入，且偵測寫入臨界電壓和抹除臨 界電壓。 進而，計數電路1 3執行一計數操作且輸出計數值 1 2 ，直到偵測第二記憶體陣列2之臨界電壓為止。當偵測 用於抹除之臨界值時，計數值12被輸入至讀取電壓產生電 路1 1中以輸出讀取電壓。當偵測寫入臨界電壓時，計數值 1 2被輸入至一寫入時間控制電路7，且由當偵測抹除的臨 界電壓時計數值1 2之差異來設立寫入時間。 如上所述，藉由當寫入至第一記憶單元陣列1時對於 寫入電壓通常高於讀取電壓之寫入時間内的寫入，且藉由 當讀取時設立一高於抹除臨界電壓但低於寫入臨界電壓之 讀取電壓，本記憶單元陣列能夠執行正確的讀取。 因此，當抹除臨界電壓的下降小於讀取電壓之下降， 或當因為製程變化使寫入臨界電壓下降至小於讀取電壓， 或者由於重新寫入所引起之壓力時，可以避免由於讀取電 壓和臨界電壓的反向所引起的讀取錯誤，且藉由修正讀取 電壓和寫入時間至其最佳的值來提高製程良率。 圖式之簡單說明 圖1為依照本發明的一實施例的非揮發性半導體記憶 裝置之結構方塊圖。 · ' 圖2為依照本發明的一實施例的非揮發性半導體記憶 裝置之作用的時序圖。

五、發明說明（4) 圖3為表示如圖1 之非揮發性半導體記憶裝置的臨界 電壓之變化的示意圖。 圖4為依照本發明的第二實施例的非揮發性半導體記 憶裝置之結構方塊圖^ 圖5為習用的非揮發性半導體記憶裝置之方塊圖。 符號說明 1 :第一記憶單元陣列 2 :第二記憶單元陣列 3 :列解碼器 4 :行解碼器 5 :讀取控制電路 6 :寫入與抹除控制電路 7 :寫入時間控制電路 8 :高壓產生電路 9 : 1 / Ν 電路 11 :讀取電壓產生電路 1 2 :計數值 1 3 :計數電路（計數器） 1 4 : Ν 0 R 閘 1 6 :時鐘 1 0 ' 1 5、1 9 : A N D 閘 2 0 :抹除時間控制電路 較佳實施例之詳細說明 下面將參考所附圖式來說明本發明之較佳實施例。圖

41966 3_ 五、發明說明（5) 1為依照本發明的一實施例的非揮發性半導體記憶裝置之 結構方塊圖，例如，一快閃EEPROM(電-可抹除可編程唯讀 記憶體）。圖1所示的快閃EEPROM 由第一記憶單元陣列 1 、第二記憶單元陣列2、列解碼器3、行解碼器4、讀取控 制電路5、寫入與抹除控制電路6、寫入時間控制電路7、 高壓產生電路8、計數電路13、1/N電路9及讀取電壓產生 電路1 1構成。 第一記憶單元陣列1和第二記憶單元陣列2形成於相同 的記憶單元陣列上，可以一體化地抹除被儲存於兩個陣列 的記憶單元中的資料。這樣，在第一及第二記憶單元陣列 中的記憶單元具有相同的臨界電壓。第一記憶單元陣列1 被設計成一可以隨機地寫入的區域，第二記憶單元陣列被 設計成一用於偵測記憶單元的臨界電壓的區域，使到除了 當偵測臨界電壓之外，不能寫入資料至第二記憶單元陣 列。 寫入和抹除控制電路6施加由高壓產生電路8所產生的 用於寫入/抹除之電壓至藉由列解碼器3和行解碼器4來顯 示位址之一記憶單元。寫入和抹除控制電路6僅在藉由寫 入時間控制電路7所決定的一時段内施加寫入電壓且在一 預定時段中亦施加抹除電壓至此記憶單元。寫入控制電路 5施加藉由讀取電壓產生電路11所產生的讀取電壓至藉由 列解碼器3和行解碼器4來顯示位址之第一記憶單元陣列的 記憶單元中，且輸出資料D至記憶體的外部。 當此讀取電壓低於記憶單元的臨界電壓時，即是當已

第10頁 ^ ^9ββ q_ 五、發明說明（6) 寫入之記憶單元被讀取時，此資料D以位準"L"輸出；當此 讀取電壓高於記憶單元的臨界電壓時，即是當已被抹除之 記憶單元被讀取時，此資料D以位準"Η ”輸出。 設置用於偵測第二記憶單元陣列2之臨界電壓的第二 記憶單元陣列2、計數器1 3及1 / Ν電路9。在寫入至第一個 記憶體之前，第二記憶單元陣列2之抹除臨界電壓被偵 測，然後，第二記憶單元陣列2之所有記憶單元被寫入* 再然後，在此第二記憶單元中的寫入臨界電壓被偵測。 1/Ν電路9將從高壓產生電路8所輸出的電壓分壓，且 施加此被分壓的電壓至第二記憶單元陣列2。藉由重複地 增加1 / Ν之電壓，1 / Ν電路9執行抹除臨界電壓的偵測，直 至從讀取控制電路所輸出的所有資料1 7變為” Η "，因而其 被判斷為第二記憶單元陣列2的各個記憶單元之抹除臨界 電壓被偵測。計數電路1 3執行計數操作且輸出計數值C， 同時，從A N D閘1 9連續地輸入時鐘1 6直到抹除臨界電壓之 偵測完成。計數電路1 3施加計數值C至1 / N電路9。當被輸 入計數值C時，計數電路9重複地增加1/N之電壓。 在第二記憶單元陣列2偵測抹除臨界電壓的時刻，計 數電路13施加計數值C至讀取電壓產生電路，以設立抹除 臨界電壓之最佳讀取電壓°在第二記憶單元陣列2之抹除 臨界電壓被偵測之後，第二記憶單元陣列的所有記憶單元 被執行用於偵測寫入臨界電壓之寫入，其方法類似於抹除 臨界電壓之偵測。 此處，當執行寫入臨界電壓之偵測時，若在資料D中

第11頁 4 1966 3 五、發明說明（7) 有位準” Η” ，則可認為偵測到寫入臨界電壓。在偵測抹除 臨界值的時刻，計數電路1 3由計數值C連續地執行計數操 作。寫入時間控制電路7由當寫入臨界電壓被偵測之時刻 所輸入的計數值C及當偵測抹除臨界值時的計數值C之間的 差異來計算用於讀取電壓之最佳寫入時間。 以下參考圖1和圖2來說明本發明的一實施例的操作例 子。 將參考圖2所示之在寫入模式下的時序圖來解釋本實 施例的操作。假設：第一記憶單元陣列1和第二記憶單元 陣列2皆整體地被抹除且皆維持在相同的抹除臨界電壓。 因為本發明的對第一記憶單元陣列1之操作是在寫入 模式中執行，當寫入模式信號變為"Η ”時，第二記憶單元 陣列的所有位址被選擇，且第二記憶單元陣列2的抹除臨 界電壓被偵測。 當被偵測信號Κ變為"Η ”時，對應於由1 / Ν電路9來分壓 之1 / Ν電壓的被偵測電壓經由A N D閘1 0施加至第二記憶單元 陣列2。當此偵測電壓高於記憶單元之臨界電壓時，第二 記憶單元陣列2的記憶單元導通。因此，從讀取控制電路 所輸出的資料D變為"H” 。當此偵測電壓低於記憶單元之臨 界電壓時，記憶單元關閉，且資料D變為"L"。這樣，當被 輸入計數值C時，1/N電路9以1/N重複地增加電位位準。並 且，重複地執行臨界電壓的偵測，直到第二記憶單元陣列 2的記憶單元導通且資料1 7變為"ΪΓ 。 當所輸出的資料D變為"Η"時，第二記憶單元陣列2的

第12頁 4 ldee3 五、發明說明（8) 抹除臨界電壓被偵測，AND閘1 5的輸出從” L"轉換為” Η"。 因此，AND閘19的輸出轉換至"L"，且沒有從AND閘19輸出 用於輸入至計數電路13的時鐘CK。因此，計數電路13的計 數操作中止。計數值C在當計數電路1 3被中止的時刻被施 加至讀取電壓，且藉由AND閘電路15的輸出信號之方式被 閂鎖於讀取電壓產生電路11中。讀取電壓產生電路11設立 一用於抹除臨界電壓之最佳讀取電壓。結果，當被抹除記 憶單元被讀出時，通常輸出資料"H” 。 資料被寫入至第二記憶單元陣列2的每一記憶單元。 在此至第二記憶單元陣列的寫入操作中之寫入時間是藉由 在先前寫入操作中寫入時間控制電路7所設立的時間。當 寫入完成時，在第二記憶單元2中的寫入臨界電壓被偵 測。當抹除臨界電壓被偵測時，計數電路1 3保存計數值， 且計數操作將繼續。因為當抹除臨界電壓被偵測時，1 / N 電路9從被偵測電壓繼續施加抹除臨界電壓，其藉由重複 地以1 / N電壓來增加電壓位準來偵測寫入臨界電壓。由於 寫入操作所引起的電荷注入，在第二記憶單元陣列中的寫 入臨界電壓變為高於抹除臨界電壓，使到從資料D中僅輸 出信號n L π ，因為藉由能夠偵測抹除臨界電壓之被偵測電 壓的使用，所有記憶單元轉換至關閉狀態。 接著，當即使一個記憶單元的寫入臨界電壓被判斷為 低於偵測電壓，即是，當即使資料D的其中之一變為Μ IT 時，NOR閘1 4的輸出從” Hn轉變為"1/ 。於此時，藉由寫入 時間控制電路7來閂鎖計數值C。從當寫入臨界電壓被偵測

第13頁 ^ ^Θβ 3_ 五、發明說明（9) 時的計數值C與當抹除臨界電壓被偵測時的計數值C之間的 差異來設立在寫入時間控制電路7中之寫入時間。因為藉 由寫入時間控制電路7來閂鎖之計數值C已經從當抹除臨界 值被偵測之時刻繼續計數，故可以設立長的寫入時間，若 從偵測抹除臨界電壓之時刻至偵測寫入臨界電壓之時刻的 計數值很小，則可以設立對讀取電壓之最佳寫入時間。 在完成第二記憶單元陣列2的臨界電壓之偵測的時 刻，偵測信號轉換至M L "，藉由所設立寫入時間的使用， 寫入至第一記憶單元陣列1的操作被執行°對於藉由寫入 時間控制電路7來設立之寫入時間，在第一記憶單元陣列 中之一位址被指定且寫入操作被重複地執行，直到寫入信 號改變至u Η"且直到寫入操作達到一任意位址，故完成寫 入模式。在寫入操作被完成之後，藉由讀取電壓產生電路 1 1所設立之讀取電壓被施加至在第一記憶單元陣列中之一 任意位址以驅動讀取操作。 如下列所述，本發明利用與第一記憶單元陣列1具有 相同功能之第二記憶單元陣列來偵測寫入和抹除臨界電 壓；本發明包含1/N 電路9及計數電路13，藉由高壓產生 電路8所產生之電壓藉由1/N電路9被分壓成1/N且施加至第 二記憶單元陣列2。 因為第二記憶單元陣列2之抹除臨界電壓必須是藉由 讀取電壓來導通之電壓，當所有資料被轉換至"Η ”時可以 判斷所有資料被偵測。計數電路1 3繼續此計數操作，且從 計數電路13所輸出之計數值被輸入至1/Ν電路9，且當對於

第14頁 41966 3 五、發明說明（ίο) 每一輸入位準增加1 / N時，則重複進行偵測。當偵測第二 記憶單元陣列2的抹除臨界電壓完成之後，計數值1 2被施 加至讀取電壓產生電路11 ，且對於抹除臨界電壓之最佳讀 取電壓被設立。 接著，對第二記憶單元陣列2中之所有記憶單元執行 寫入操作。當寫入操作被完成時，第二記憶單元陣列2之 寫入臨界電壓被偵測。因為計數電路1 3保存在偵測抹除臨 界電壓時的計數值12，計數電路13繼續計數。因為1/N電 路9由抹除臨界電壓之偵測繼續提供寫入電壓，藉由重複 地增加1 / N的位準來偵測寫入臨界電壓。寫入臨界電壓必 須是一藉由讀取電壓來關閉的電壓。 相應地，當即使記憶單元之其中之一的電壓變為低於 偵測電壓時，則判斷為寫入臨界電壓被偵測，且當寫入臨 界電壓被偵測時藉由寫入時間控制電路7來閂鎖計數值C。 因為此計數值1 2從抹除臨界電壓被偵測之時刻已經繼續， 在偵測抹除臨界電壓的時刻及偵測寫入臨界電壓的時刻之 間的計數值被限制之情形下，可以藉由設立一長的寫入時 間來設立對讀取電壓之最佳寫入時間。 因此，藉由偵測與第一記憶單元陣列性質相同之第二 記憶單元陣列2的抹除臨界電壓和寫入臨界電壓，當在第 一記憶單元陣列1進行寫入時，藉由一經常高於讀取電壓 之寫入電壓，可以在寫入時間進行寫入；且於讀取時，藉 由-設定讀取電壓高於抹除臨界電壓且低於寫入臨界電壓， 能夠執行正確的讀取。

第15頁 ^ & 3 五、發明說明（π) 結果，當由於製造上之不均一及因為寫入所致之壓 力，致使抹除臨界電壓被降低至低於讀取電壓或致使寫入 臨界電壓被降低至低於讀取電壓的情形時，本發明藉由使 讀取電壓和寫入時間達於最佳化之修正處理，而提供防止 因為讀取電壓和臨界電壓的反向而致發生讀取錯誤的功 能。 圖3表示藉由本發明所提供之各種功能。在習用的 EEPROM中，重新寫入時間之增加量使其難以藉由寫入將電 荷注入至記憶單元，如此使寫入臨界電壓減小。另一方 面，難以藉由抹除將儲存於記憶單元中之電荷釋放出來， 以致抹除臨界電壓變至一高電壓。

由於製程變化，讀取電壓通常在一電壓範圍内變化。 這樣，當寫入時間和讀取電壓被固定且記憶單元之臨界電 壓下降，因為讀取電壓和臨界電壓之間的反向，讀取錯誤 可能會發生D 因為本發明之裝置設有一用於偵測寫入臨界電壓和抹 除臨界電壓之記憶單元陣列，且這樣設計此裝置以使由寫 入臨界電壓來設立讀取電壓，且使到由抹除臨界電壓來設 立寫入時間，故即使重新寫入之時間量增加，抹除臨界低 於讀取電壓且寫入臨界高於讀取電壓。例如，對於讀取電 壓2，因為在第（m + 1 )’時刻抹除臨界電壓被偵測，在第m時 刻讀取電壓2 (圖3 )可以被設立在一高於被偵測值之值，這 裡"m "為自然數。進而，在第（m + 1 + 1 2 ) ’時刻偵測寫入臨 界電壓，其意味著在偵測抹除臨界電壓之後的第1 2時刻寫

第16頁 4 1966 3 五、發明說明（12) 入臨界電壓被偵測；即是，，寫入時間比較長且寫入臨界電 壓高於先前在第1 3時刻所設立的。 如上所述，在較佳實施例之詳細說明中所提出之具體 的實施例僅為了易於說明本發明之技術内容，而並非將本 發明狹義地限制於該實施例，在不超出本發明之精神及以 下申請專利範圍之情況，可作種種變化實施。 例如，依照本發明的第二態樣之非揮發性半導體記憶 裝置在第一實施例的電路結構上附加一抹除時間控制電路 2 0。抹除時間控制電路2 0之外的其他元件的解釋被省略。 抹除時間控制電路2 0接收計數值C之輸入，且執行當抹除 臨界電壓被以先前的寫入模式偵測時的計數值C與當抹除 臨界電壓在目前時刻被偵測時的計數值C之間的比較。當 此時的計數值C大於先前偵測時的計數值C時，抹除時間控 制電路2 0使到可以設立一較長的抹除時間。相應地，在接 下來的抹除中可以減小抹除臨界電壓，因為記憶單元陣列 進入一易於釋於電荷的狀態。 另外，抹除時間依據抹除時間控制電路2 0的計數值C 來設立，且抹除時間僅在抹除時段經由寫入和抹除控制電 路6被施加於第一及第二記憶單元陣列。 在第二實施例中，藉由設立一較長的抹除時間，抹除 臨界電壓可被最佳化，且可以將抹除臨界電壓減至讀取臨 界電壓之下，而不會使讀取和寫入電壓上升。 依照本發明之第一態樣，一非揮發性半導體記憶裝置 包括：一記憶單元陣列，該記憶單元陣列包含可以執行重

第17頁 4 ^66 3 五、發明說明（13) 新寫入的第一記憶體區域及為了偵測臨界電壓而設置的第 二記憶體區域；一抹除裝置，用於將抹除資料儲存於該記 憶單元陣列之記憶單元中；一寫入裝置，用於寫入將要被 儲存於此記憶單元陣列的上述記憶單元之資料；一讀取裝 置，用於讀取儲存於此記憶單元陣列之資料；一時間計算 裝置，用於藉由計算在偵測上述第二記憶體區域中用於寫 入和抹除資料之上述臨界電壓時所需要的時間來計算及輸 出作為計算結果之一抹除時間及一寫入時間；及一電壓轉 變裝置，用於在轉變藉由對應於該抹除時間的上述電壓產 生電路所提供的電壓之後，輸出一作為讀取電壓的電壓， 且用於在轉變藉由對應於該寫入時間的上述電壓產生電路 所提供的電壓之後，輸出一作為寫入電壓的電壓；其中， 該讀取裝置藉由讀取電壓來讀取儲存於第一記憶單元陣列 的記憶單元中之資料，且該寫入裝置藉由該寫入電壓來寫 入將要被儲存於上述記憶單元陣列的上述記憶單元之資 料。 因此，若由於製造上之不均一及因為寫入所引致的應 力，致使記憶單元陣列裝置之抹除臨界電壓下降至一高於 讀取電壓之電壓，或致使記憶單元陣列之寫入臨界電壓下 降至一低於讀取電壓之電壓之情形時，藉由將利用第二記 憶體區域所求取之讀取電壓和寫入電壓施加於第一記憶體 區域之記憶單元，使讀取電壓和寫入電壓達於最佳化之狀 態，可令記憶單元成為易於釋放電荷的狀態而能降低抹除 臨界電壓，防止讀取錯誤的產生且提高生產良率。

第18頁 4ΐ9β6 3 五、發明說明（Η) 依照本發明之第二態樣，本裝置能夠設立精確的讀取 電壓，因為隨著抹除時間之增加，此電壓轉變裝置輸出在 由電壓產生電路所提供的電壓之1/Ν步驟中被增加之讀取 電壓。 依照本發明之第三態樣，本裝置能夠設立一精確的寫 入電壓，因為當寫入時間增加，該電壓轉變裝置每一次將 此寫入電壓增加由上述電壓產生電路所提供的此寫入電壓 之 1 / Ν ° 依照本發明之第四態樣，本裝置之優點是能夠調整寫 入時間至最佳值，因為此裝置包含寫入時間計算裝置，用 以從該寫入時間和該抹除時間之間的差異來計算寫入時 間。如此，由於製程變化及藉由寫入所引致的壓力，若記 憶單元陣列裝置之抹除臨界電壓下降至一高於讀取電壓之 電壓或若記憶單元陣列之寫入臨界電壓下降至一低於讀取 電壓之電壓，當偵測抹除臨界電壓及寫入臨界電壓之間的 時間間隔很短時，此裝置能夠設立較長的寫入時間。 依照本發明之第五態樣，本記憶裝置之優點是其提供 一抹除時間設立裝置，用於當所需要的抹除時間長於先前 的抹除時，設立長於一預定值之一抹除時間，以使儲存於 記憶單元中之資料被足分地抹除，且藉由在不會過度提高 讀取和寫入臨界電壓之情形下使記憶單元的抹除臨界電壓 達於最佳化，可防止抹除臨界電壓下降至低於讀取電壓。

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Claims (1)

1. 4ί9663 t、申請專利範圍 1. 一種非揮發性半導體記憶裝置，包含： 一記憶單元陣列，該記憶單元陣列包含可以自由地執 行重新寫入的第一記憶體區域及為了偵測臨界電壓而設置 的第二記憶體區域 ； 一抹除裝置，用於將抹除資料儲存於該記憶單元陣列 之記憶單元中； 一寫入裝置，用於寫入待儲存於該記憶單元陣列的上 述記憶單元之資料； 一讀取裝置，用於讀取儲存於該記憶單元陣列之資 料； 一時間計算裝置，藉由計算在上述第二記憶體區域中 寫入和抹除資料用之臨界電壓所需要之偵測時間的計算結 果，而計算並輸出一抹除時間及一寫入時間；及 一電壓轉變裝置，用於在將由電壓產生電路所提供的 電壓轉變為對應於該抹除時間的電壓之後，輸出該電/壓作 為讀取電壓，且用於將由電壓產生電路所提供的電壓轉變 為對應於該寫入時間的電壓之後，輸出該電壓作為寫入電 壓； 其中，該讀取裝置藉由該讀取電壓歸取儲存於第一記 憶單元陣列的記憶單元中之資料，且該寫入裝置藉由該寫 入電壓寫入將要被儲存於上述記憶單元陣列的上述記憶單 元之資料。 . 2. 如申請專利範圍第1項之非#發性半導體記憶裝 置，其中，該電壓轉變裝置隨著抹除時間之增加而將該讀

   第20頁 4l9ee3 六、申請專利範圍 取電壓增大了由上述電壓產生電路所提供的上述電壓值之 1/N(N為一自然數）並予以輸出。 3. 如申請專利範圍第1項之非揮發性半導體記憶裝 置，其中，該電壓轉變裝置隨著寫入時間之增加而將上述 寫入電壓重複地增加由上述電壓產生電路所提供的上述寫 入電壓之1 /N。 4. 如申請專利範圍第1項之非揮發性半導體記憶裝 置，其中，該裝置尚包含一寫入時間計算裝置，用以從該 寫入時間和該抹除時間之間的差值求取用於在上述第一記 憶單元陣列的上述記憶單元中寫入資料之寫入時間。 5. 如申請專利範圍第1項之非揮發性半導體記憶裝 置，其中，該裝置尚包含上述抹除裝置之抹除時間設立裝 置，用以在抹除該第一記憶單元陣列中之記憶單元中之資 料的抹除時間大於前次之抹除時間之情形時，將下一次的 抹除時間設定成增大一預定值。

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