TW416050B - Semiconductor memory device - Google Patents

Description

416050 五、發明說明（1) --- 發明背景 1. 發明領域： 本發明是有關於一種非揮發性半導體記憶裝置，利用夾 在電容器中二電極之間的鐵電薄膜的偏極化狀態，來儲存 並保持資訊。 2. 相關技術說明： 使用鐵電材料的半導體記憶裝置（在此是指鐵電記憶裝 置）’是非揮發性記憶裝置，利用鐵電材料的偏極化方 向’來儲存資料。圖6顯示出使用這型鐵電材料的典型傳 統的非揮發性半導體記憶裝置。例如，參考由T. Sumi等 人在 1 9 94 IEEE International Solid-State Circuits

Conference 中Digest of Technical Papers上268—269 頁 所提出的文章。 圖6所顯示的鐵電記憶裝置包含複數個記憶單元jjc，每 個記憶單元都包含有電容Cs與M0S電晶體QC ^電容cs具有 二相反的電極’以及鐵電薄膜，夾在電容器中二電極之 間。電容Cs的其中一個電極連接到M0S電晶體QC的源極或 汲極。該複數個記憶單元MC是以行與列的方向做排列。 複數個字線WL〇到WL2d]+i，是安排成對應於複數個記憶單 元MC的列，使得每個字線都連接到記憶單元MC中對應列的 M0S電晶體Qc的閘極。當選取到複數個字線WLD到^‘+1中的 任何一個時，連接到被選取字線上的記憶單元MC便會在被 選取狀態》 複數個位元線BL。到BLn，以及複數個反位元線/BLD到

O:\57\57162.PTD 第5頁 416050 -~—________ 五、發明說明⑵ "" ^ ^ — 一——Π /BLn，是安排成對應於複數個記憶單元MC的行，使得每個 !位凡線與反位元線都連接到記憶單元MC中對應列的M0S電| I晶體Qc的源極或汲極。 i 在列方向上延伸的複數個位元線PLfl到？、，被安排成在 複數個記憶單元MC中的每隔一個列内，使得每個板線都連 接到對應一列兄憶單元M C中每個電容Cs的其它電極上，並 |不連接到相對應的電晶體Qc (此時，這種電容Cs的電極稱 I作板電極）。 複數個M0S電晶體τβ到！'2“]是對應到複數個字線到 WL2n+1，使得複數個M0S電晶體TG到T2ll+]的閘極連接到相對應 的複數個子線WLo到WLZm+1，源極連接到相對應的複數個板 線PLQ aPLm，而且没極是連接到驅動線儿。 板驅動k號產生電路1提供板驅動信號給驅動線儿。 圖6中具有上述組合的傳統鐵電記憶裝置，其操作將參 考圖7來做說明。 圖7是圖6中鐵電記憶裝置的時序圖。在字線（比如字線 WLo)上升到已選定準位（高準位）之前的待命狀態中，位元 線BLD到BLn，反位元線/BLa到/BLn ’以及驅動線DL是在接地 電壓^位。當字線上升到高準位時，連接到字線wu的 記憶單tcMC會變成選取狀態，而打開電晶體^，讓板線 連接到驅動線DL。 然後板線信號變成高準位，提供板線驅動信號Vp丨，加 到板線PLo上。結果，儲存在連接到該板線上記憶單元MC 内的資訊，被讀到位元線BLq到BLn上。分別與位元線Bu到

五 BLn成配對的反位元線/BLq到/ BLn，選擇性的連接到參考單 丨元（未顯示）上’以便產生參考電壓準位。參考電壓是設定 |成當記憶單元MC所讀取的資訊為，'r時，位元線上的中間 |電壓’且為。該設定是利用調節每個參考單元上電容 的大小來達到的。 在位元線BL〇到BLn與成對反位元線到/β、之間的電壓 差被感測放大，以便於選擇狀態中讀出儲存於記憶單元内 之情報。因此’板線驅動信號變成一低位準以提供一接地 電位’其被施加到板線P h »此允許情報於選擇狀態再被 寫於記憶單元。 在此一鐵電記憶裝置申，每一記憶單元紅之電容器Cs2 鐵電膜具有正向與負向偏極化’以儲存資訊到記憶單元MC 内。為此’需要提供預設電壓，比如電壓Vpl，給相對應 的板線，如上所述。既然電容Cs是由鐵電材料構成，其電 容值很容易大於傳統DRAM的值。此外，板線一般是用貴中 金屬所構成’比如Au，Pt以及Ru，以驗與電容的介電性一 致。很難將這種的貴中金屬加厚’因為其可處理性是個問 題。增加互連線寬度的努力（補償較差的厚度），對實現縮 小化以及尚雄、度結構來成疋不利的。 此外，在傳統鐵電記憶裝置中，既然板線被充電並放 電，功率消耗便會增加。 所以’如上所述，在傳統鐵電記憶裝置的結構中，板線 的每次存取都是被預設電壓所驅動。這是需要較長時間來 驅動板線’而很難實現高速操作。此外，對板線進行充電 五 與放電會增加功率消耗。 發明摘要 本發明的半導體記憶裝置包含有一電容，一第一電晶 體，以及一第二電晶體’其中該電容包含第一電極，第二 電極’以及鐵電薄膜，第二電極是與第一電極相反，而鐵 電薄膜是夾在第一電極與第二電極之間，該半導體記憶裝 置利用鐵電薄膜的偏極化狀態’能儲存並保持二位元的資 訊，第一電晶體包含第一電極，第二電極，以及閘極，其 第一電極是連接到電容的第一電極，而第二電晶體包含第 一電極，第二電極，以及閘極，其第一電極是連接到電容 的第二電極。 在本發明的實施例中，半導體記憶裝置進一步包含有字 線，位元線’反位元線，以及複數個行選擇板驅動線，其 中第一電晶趙的第一電極連接到位元線或反位元線，第一 電晶體的閘極連接到字線，第二電晶體的第二電極連接到 複數個行選擇板驅動線的其中之一，而第二電晶體的的開 極連接到字線。 在本發明的另一直實施例中’半導體記憶裝置進一步包 含行選擇板驅動電路，依據行位址解碼信號，選取出複數 個行選擇板驅動線的其中之一。 在本發明的另一直實施例中，行選擇板驅動電路包含主 驅動線，板驅動信號產生電路，提供板驅動信號給主驅動 線，以及複數個MOS電晶體’複數個MOS電晶體的閘極分別 連接到複數個位址解碼信號線，複數個MOS電晶體的第—

------ 五、發明說明（5) 電極連接到主驅動線，複數個MOS電晶體的第二電極分別 連接到複數個行選擇板驅動線。 另外，在本發明的半導體記憶裝置包含：複數個以行方 向與列方向做排列的記憶單元，複數個沿著列方向排列的 字線，複數個沿著行方向排列的位元線，複數個沿著行方 向排列的反位元線’複數個沿著行方向排列的行選擇板驅 動線’以及複數個第二電晶體，其中每個複數個記憶單元 都包含電容以及第一電晶體，該電容包含第一電極，與第 一電極相反的第二電極，以及夾在第一電極與第二電極之 間的鐵電薄膜，並利用鐵電薄膜的偏極化狀態，來儲存且 保持住二位元資訊，該第一電晶體包含第一電極，第二電 極’以及閘極，每個複數個第二電晶體包含第一電極，第 =電極，以及閘極，第一電極的第一電極連接到複數個位 凡線與反位元線的其中之一，第一電極的第二電極連接到 電容的第一電極，複數個記憶單元分成複數個群組，在第 一列上同一群組複數個記憶單元中電容的第二電極經由板 線，而連接到複數個第二電晶體的第一電極，在第一列上 複數個第二電晶體之的其之一，其第二電極連接到複數個 行選擇板驅動線的其中之一’在第一列上複數個第二電晶 體的其中之一’其閘極連接到複數個字線的其中之一，第 一列上的第二電晶體連接到該字線上，在第二列上同一群 組複數個記憶單元中電容的第二電極，經由板線，連接到 f數個第二電晶體的第—電極，在第二列上複數個第二電 曰曰體的，、之，其第一電極連接到複數個行選擇板驅動線

第9頁 416050 —--------------------- 五、發明說明（6) =其中之-，纟第二列上複數個第二電晶體的其之一並 $極連接到複數個字線的其中之一，而且在第二列上複數 第一電晶體的其之一，其閘極連接到複數個字線的其中 之一，第二列上的第二電晶體連接到該字線上。 因此，在此所述的本發明所具有的優點是，可以讓半導 體記憶裝置能在較低的功率消耗下，做高速操作。 對於熟知該技術領域的人士來說，當讀到並瞭解到以下 參考相關圖式的詳細說明後，本發明的這個以及其它的優 •點將變得更為明顯。 圖式的簡單說明 圖1是依據本發明實例1鐵電記憶裝置的電路圖； 圖2 A到圖2 B是實例1鐵電記憶裝置的時序圖； 圖3是依據本發明實例2鐵電記憶裝置的電路圖； 圖4是實例2鐵電記憶裝置的時序圖； 圖5是依據本發明實例3鐵電記憶裝置的電路圖； 圖6是傳統鐵電記憶裝置； 圖7是圖6傳統鐵電記憶裝置的時序圖；以及 圖8顯示出外加電場對電記憶裝置偏極化的遲滯特性。 較佳實施例之敘述 本發明將藉由舉例參照附圖而敘述。 (實例1 ) 依據本發明實例1的鐵電記憶裝置將參閱圖1 ’圖2 A到圖 2B來做說明。 圖1是實例1鐵電記憶裝置丨〇 〇的電路圖。圖2A到圖2B是

第10頁 416050 五、發明說明（7) 實例1鐵電記憶裝置100的時序圖。 圖1中的鐵電記憶裝置1 0 0包含複數個記憶單元MC，以行 方向與列方向做排列。每個記憶單元MC都具有電容Cs，第 一晶體Qa，以及第二晶體Qd。 電容Cs包含第一電極以及與第一電極相反的第二電極， 鐵電薄膜夾在第一電極與第二電極之間。電容。利用鐵電 薄膜的偏極化狀癌’來儲存並保持住二位元資訊。此後， 電容Cs的第二電極也稱作板電極β 第一晶趙Qa包含源極與及極（其中之一也稱作第一電 極’而其它的也稱作第二電極），以及閘極β第一晶體Qa 的第二電極連接到電容Cs的第一電極。 第二晶髅Qd包含源極與汲極（其中之—也稱作第一電 極’而其它的也稱作第二電極），以及閘極。第二晶體Qd 的第一電極連接到電容Cs的第二電極。 複數個子線WLfl , ，. · ·是對應到複數個記憶單元 MC的列上’使得每個字線都連接到相對應記憶單元眈列上 第一晶體Qa與第二晶體Qd的閘極。 位元線BLQ，BL!，...以及反位元線/BL〇， BL,，. ·.是對應到複數個記憶單元眈的行上，使得每 個位几線與反位元線都連接到相對應記憶單元MC行上每個 行第一晶體Qa的第一電極（源極與汲極的其中之一）。 記憶單元MC行上每個第二晶體Qd的第一電極（源極與汲 極的其中之一），都連接到相對應複數個行選擇板驅動線 的其中之一，CD。’ CDi ’ ·.，。此時，在第I列與第j行

第11頁 416050 ^~———________ 五、發明說明（8) 的此憶單元中，電容Cs的板電極當作是節點，稱作pL( i， j ) ° 圖Ϊ中的鐵電記憶裝置100進一步包含：位址緩衝器2， 接外部（或内部）產生的位址信號；列解碼器3以及行解 碑器4 ’接收由位址緩衝器2所輸出的信號；字線驅動電路 5 ’接‘收由列解碼器3所輸出的位址解碼信號，並驅動字線 ’ WLl ’ ’ · ·；以及行選擇板驅動電路6接收由行解碼 器4所輸出的行位址解碼信號，並驅動行選擇板驅動線 ’ CD】，· · ·。 行選擇板驅動線CDfl，CD】，..·是用多晶矽互連線， 或一般的金屬互連線（比如鋁互連線）所構成。 圖1中鐵電記憶裝置1〇〇的的操作，將參閱圖^做詳細說 明。 在字線上升到已選定準位（高準位）之前的待命狀態中， 位元線BL。，BL!，. . ’ 反位元線/bl〇，/BL,，·..， 以及行選擇板驅動線CDd ’CDi，...是在接地電麼準 位。當預設的字線（比如WLt)上升到高準位以反應外部位 址信號時，連接到字線WL!上記憶單元MC的電晶體Qa會被 打開，讓記憶單元MC中每個電容Cs的第一電極到接地電 位，而該接地電位是與位元線以及反位元線的接地電位相 同。 當連接到字線WL〗上記憶單元MC的電晶體Qd被打開時， 行選擇板驅動線CDfl，CD】（未顯示），..·是分別連接到 板電極？以丨，0)，？1^(丨，1)(未顯示）*··。

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_I 416050 五、發明說明（9) 在上述狀態下，a 板驅動線CD j)變成= :選擇板驅動線(比如行選擇 只有板電極PL( i 、選疋的準位以反應外部位址輸入時， 板電極仍在接地V位是在高準位Vpi ’而同-列上的其它 結果，只有傲产▲ 才被讀取到位元二L幻列第j行上記憶單元吡内的資訊， h是在'，"< 狀離V膝更二別的是，參閱圖8，當電晶體 極PL(i i)之門〜、杂將負電場-E咖加到位元線BL.與板電 c的"1"時，可以1 '、夺在遲滯特性線上點 』Μ謂取出相對於p & 而當儲存的資訊是佯捭在^ $ D .°立元線BLi， 疋1承得在遲滯特性線上點a的"0 "眭 π ” 讀取出相對於？邮-卜的電荷。 的〇時，可以 一與位το線BL〗·配成對的反位元線/队，被參考單 不）放在參考電壓準位。可以利用感測_放 與反位元線/BL』·之間的電壓差，來讀取兀線KLi nr- ^ s I λ, ^ 本璜取出儲存在選定狀態 下記憶單兀MC内的資訊。 不在第j行内的非選定記憶單元中，位元線與反位元線 之間沒有電壓差。因此，儲存在這種記憶單元中的資訊並 不會被感測-放大而讀取到外面。亦即，只有在第i列第. 行的記憶單元MC，才會被感測-放大。 所以’行選擇板驅動線CDj的信號會變成接地電壓準 位，並且板電極PL (i， j)的電壓會變成接地電壓準位。這 會讓要再一次寫到s己憶單元内的資訊在被選定的狀態。在 圖2A的時序圖中，在一個行選擇板驅動信號的脈衝下，便 完成讀取與再寫入的操作。另外’鐵電記憶裝置丨0 〇可以

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416050 五、發明說明（ίο) 依照圖2B所示的時序圖進行操作。 中，當字線是在選定準位時，在—=巧不_圖 脈衝P1下，完成讀取的操彳，缺後 、=板驅動k號的 板驅動信號脈衝寫；=來的-個行選擇 再寫入是指如下的操作。參閱圖8 ’在上述 二::人的狀態已經改變到點a的狀態、，造成點 c上資料被打斷掉。所以，電場加到電容中的鐵電薄 膜上，以喚醒點c的狀態。 對於不在第！列上的非選定記憶單元此，既然用電晶想 Qa與Qd將記憶單元MC的電容Cs與位元線（或反位元線）隔絕 開’所以電容Cs上電極間的電壓不會改變，而不論電壓 Vpl是否加到行選擇板驅動線CDx上（χ是除土以外的整數）， |避免偏極化資訊損壞掉。對於連接到選定字線並連接 I到未選定電位之行選擇板驅動線CD的記憶單元MC，並沒有 進行感測-放大，避免偏極化資訊損壞掉β 在圖1的鐵電記憶裝置丨00中，對每個存取操作，只需要 I行選擇板驅動電路6來驅動單一記憶單元MC的板電極PL(i， I j )’且電容值與電阻值很小。這會縮短驅動板電極所需的 時間’並實現哥速操作以及低功率消耗。此外，既然只有 儲存在單一記憶單元MC的資訊被感測-放大到，所以目前 感測-放大的功率消耗也會大幅的降低。 (實例2 ) 依據本發明實例2的鐵電記憶裝置將參閱圖3與圖4來做 說明。

第14頁 416050 五、發明說明（π) 圖3是依據本發明實例2鐵電記憶裝置2〇〇的電路圖。鐵 電記憶裝置2 00包含複數個記憶單元MC，複數個字線WL〇， WLi，·.，，位元線BL〇，βΐ^，. ·.，反位元線/BL0， /BLi ’ · · ’以及行選擇板驅動電路6，。 圖3中鐵電記憶裝置200的結構，是與鐵電記憶裝置10〇 相同，除了行選擇板驅動電路6，以外。在鐵電記憶裝置 200中’與鐵電記憶裝置1〇〇相同的單元都使用相同的參考 數號，其說明也省略掉。 行選擇板驅動電路6’包含主驅動線8，輸出板驅動信號 到主驅動線8的板驅動信號產生電路7，以及複數個m〇s電 晶體QCq ’ · · · QCj，. * ·。 複數個MOS電晶體QC〇 ’ · . · QCj，·..的閘極連接到 位址解碼信號線ADfl， · · . ADj，* ..，而位址解碼信 號線AD。，. · . AD〗，...是分別連接到行解碼器4上。 複數個MOS電晶體QCq ’ · . . Qq，♦ ••的汲極或源極一 般是連接到主驅動線8。複數個MOS電晶體QCD，· ·. ’ · ·.的其它汲極與源極，是分別連接到行選擇板 驅動線CD〇 ’ · . . CD;，...上。 以下’將圖4來說明鐵電記憶裝置2〇〇的操作。 圖4是鐵電記憶裝置200的時序圖。在字線上升到已選定 準位（高準位）之前的待命狀態中，位元線以。，Β μ， ...反位元線/BLQ，/BL丨，.· ·以及行選擇板驅動線 CD〇 ’ CD! ’ . . ·是在接地電壓準位。 當外部列位址信號被輸入到鐵電記憶裝置2〇〇時，字線

O:\57\57162.PTD 第15頁 416050 1 ------------------ i五、發明說明（丨2) ~~~ " i (比如字線WL])會變成選定準位，以反應該當列位址信 I號。當字線WL變成選定準位時，連接到選定字線玎/記憶 !單元MC的電晶體Qa會被打開，並讓記憶單元MC中電容Cs的 i第一電極在接地電位，該接地電位與位元線以及反位元線 的電位相同。 連接到選定字線WL·上記憶單元MC的電晶體Qd也會被打 開，並讓記憶單元MC中電容Cs的第二電極連接到相對應的 行選擇板驅動線CD。 ’ 板驅動信號產生電路7輸出主驅動信號jjDL(高電壓Vpl ) 給主驅動線8，當作板驅動信號。行解碼器4輸出位址解碼 Ί吕號ADSfl，· . ADS」，..·給行選擇板驅動電路6’。 |行選擇板驅動電路6’依照位址解碼信號，·.. ADS』· ’ · ’ ’選取出至少一個行選擇板驅動線CD。提供 主驅動彳s被MDL給行選擇板驅動線⑶β 例如，當只有位址解碼信號ADSj是在與其它電壓不同的 某電壓準位時’只有行選擇板驅動線CDj是在Vpi準位。這 只會將板電極PL(i， j)變到Vpl準位，而其它的板電極仍 在高阻抗狀態。 結果’如上述的實例1 ，只有儲存在第i行第j列之記憶 單元MC的資訊，才會被讀取到位元線上BLj，並作感測-放 大處理。然後感測-放大處理過的資訊被讀取到外面。在 讀取操作後，當位址解碼信號AD』.仍在選定準位時，主驅 動線8會回到接地電壓準位。這會再一次的將行選擇板驅 動線CDj與板電極PL( i， j )變到接地電壓準位，讓要再一

第16頁 五、發明說明（13) 丨次寫到記憶單元内的資訊是在選定狀態。 (實例3) 依據本發明實例3鐵電記憶裝置將參閱圓5來做說明。 圖5是實例3鐵電記憶裝置3 0 0的電路圖。鐵電記憶裝置 300包含複數個記憶單元MC，複數個字線lffLo，Wq， • · * ’ 位元線BL。，BL, ’ ...，反位元線/blq，/BL,， _ ·.，以及行選擇板驅動電路6 ” p 在實例3中，第a到（a+ j)行是當作一個單元。例如，位 元線BL^JBLi，以及反位元線/BL^j/BLj是當作一個單元， 而BLi+1到βΙ^.+1 ’以及反位元線/BLj + 1到/BL2川是當作一個單 元。 在某一列中’第0列到第（〇 + j )列記憶單元MC上電容c s的 第一電極，是連接到相對應記憶單元MC的電晶體Qa。在某 一列中，第0列到第（Ο + j)列記憶單元MC上電容Cs的第二電 極，是經由某一板線，而連接到相對應記憶單元Mc的電晶 體Qd »在某一列中，每個電晶體Qa與電晶體Qd的閘極是連 接到字線WL上。 例如，連接到字線WLQ並連接到位元線bL()至BLj上複數個 s己憶單元MC的電谷Cs的第二電極，是經由某一板線，而連 接到電晶體QdD之第一電極。電晶體Qd(j的閘極是連接到字 線WL0。 連接到字線WL〗並連接到反位元線/BL()到几^上的複數個 記憶單元MC，其電容Cs的第二電極，是經由某一板線，而 連接到電晶體Qd!。電晶體Qdi的閘極是連接到字線。

第17頁 416050 五、發明說明（14) 連接到字線WLi並連接到位元線bld到61^·上的複數個記憶 單元MC，其電容Cs的第二電極，是經由某一板線，而連接 到電晶體Qdi ^電晶體Qt的閘極是連接到字線wl。 電晶體Qd〇，. · . Qdi ’連接到共用行選擇板驅動線cd^ 上。在此的第一電極是指電晶體的源極或汲極，而在此的 第二電極是指電晶體的其它源極或汲極。 雖然圖5沒有顯示出來’連接到字線wm並連接到位元線 BLj+1到ΒΙ^+1上的複數個記憶單元MC，其電容Cs的第二電 極’是經由相對應電晶體，而連接到共用行選擇板驅動線 CD,。 行選擇板驅動電路6"包含主驅動線8，輸出板驅動信號 到主驅動線8的板驅動信號產生電路7，以及複數個電 晶體QC。， ，. . QC.，. ·.。 複數個M0S電晶體QC〇 位址解碼信號線ADo， 破線 A D。. . A D j， 複數個M0S電晶體 • QC; • · •的閘極連接到 ADj.....而位址解碼信 是分別連接到行解碼器4上。 .· Qci， . ， ·的第一電極一 般疋連接到主驅動線複數個M0S電晶體QCq，· · · 5 丄·的第二電極’—般是連接到行選擇板驅動線 CD0上。在此的第一電極是指電晶體的源極或汲極，而在 此的第二電極是指電晶體的其它源極或汲極。 4而\選认取*第0行到第〕彳的任何一自，以反應從行解碼器 4而來的位址解碼輸出信號時，用共用行選擇板 傳送出板驅動信號產生電路7的輸r ° J糊I5號。在此例中，第〇 I麵

第18頁 416050 五、發明說明（15) 行到第j行位址解碼信號’分別被輸入到電晶體QCD到QCj的 閘極上。 用上述結構，鐵電記憶裝置中所需的電晶體Qd數目吁以 降到1 / ( j +1 )。這會縮小記憶單元MC的面積，並降低鐵電 記憶裝置的製造成本。 因此，在鐵電記憶裝置中 方向與行方向上被分成數個 元中，藉半導體記憶裝置的 憶單元，並進行操作《結果 較’可以縮短板驅動時間， 作。此外，依據本發明的半 率消耗。 對於熟知S亥技術領域的人 與精神下，其它不同的改變 說明並不是用來限定所提出 利範圍做廣泛的解釋。 ，依據本發明，記憶單元在列 區段。而可以在複數個記憶單 早一存取操作，只選取一個5已 ，與傳統的半導體記憶裝置比 並可以實現記憶單元的高速操 導體記憶裝置中，可以降低功 士來說’在不偏離本發明範圍 是很明顯的。因此，所提出的 的專利範圍，而是，要對該專

Claims (1)

1. ϋ605ϋ 丨六、申請專利範圍 1. —種半導體記憶裝置，係包含有一電容，一第一電晶 丨體，以及第二電晶體， 其中該電容包含有一第一電極，一第二電極，以及一鐵 電薄膜，而第二電極是與第一電極相反，且鐵電薄膜是夾 在第一電極與第二電極之間，利用鐵電薄膜的偏極化狀 態，來儲存並保持住二位元資訊， 第一電晶體包含有一第一電極，一第二電極，以及一閘 極，該第二電極連接到電容的第一電極，以及 第二電晶體包含有一第一電極，一第二電極，以及一閘 極，該第二電極連接到電容的第二電極。 2. 如申請專利範圍中第1項之半導體記憶裝置，進一步 包含一字線，一位元線，一反位元線，以及複數個行選擇 板驅動線， 其中該第一電晶體的第一電極連接到位元線與反位元線 的其中之一， 該第一電晶體的閘極連接到字線， 該第二電晶體的第二電極連接到複數個行選擇板驅動線 的其中之一， 該第二電晶體的閘極連接到字線。 3. 如申請專利範圍中第2項之半導體記憶裝置，進一步 包含一行選擇板驅動電路，依照行位址解碼信號，選取出 複數個行選擇板驅動線的其中之一。 4. 如申請專利範圍中第3項之半導體記憶裝置，其中該 行選擇板驅動電路包含一主驅動線，一板驅動信號產生電

   第20頁 416050 六、申請專利範圍 路，以及複數個M0S電晶體’而該板驅動信號產生電路提 供板驅動信號給主驅動線， 複數個Μ 0 S電晶體的閘極分別連接到複數個位址解碼信 號線， 複數個M0S電晶體的第一電極連接到主驅動線，以及 複數個M0S電晶體的第二電極分別連接到複數個行選擇 板驅動線。 5. —種半導體記憶裝置，係包含：複數個記憶單元，複 數個字線’複數個位元線，複數個反位元線，複數個行選 擇板驅動線’以及複數個第二電晶體，其中複數個記憶單 元是安置在列方向與行方向上，複數個字線是在列方向上 延伸’複數個位元線在行方向上延伸，複數個反位元線在 行方向上延伸，複數個行選擇板驅動線在行方向上延伸， 其中每個該複數個記憶單元都包含一電容以及一第一電 晶體， 該電容包含一第一電極，一第二電極，以及一鐵電薄 膜，第二電極與第一電極相反，鐵電薄膜是夾在第一電極 與第二電極之間，該電容利用鐵電薄膜的偏極化狀態，能 儲存並保持二位元的資訊， 該第一電晶體包含一第一電極，—第二電極，以及一閘 極， 每個複數個第二電晶體都包含一第一電極，一第二電 極，以及一閘極， 該第一電晶體的第一電極連接到複數個位元線與反位元

   416050 六、申請專利範圍 ' "~~一^ ί線的其中之一， I |該第一電晶體的第二電極連接到該電容的第一電極， I 該複數個記憶單元被分成複數個群組， 第一列上同一群組中的複數個記憶單元，立電容的第二 電極經由板線’而連接到複數個第二電晶體之一的第一電 丨極，· 第一列上複數個第二電晶體之一的第二電極，連接到 數個行選擇板驅動線的其中之一， 閘極’連接到複數個 第一列上複數個第二電晶體之一的 字線的其中之一， 第一列上第一電晶體的閘極， 連接到第一列上的第二電晶體， 連接到字線上，該字線是| 第二列上同 極經由板線， 極， 一群組中複數個記憶單元，其電容的第二電 而連接到複數個第二電晶體之一的第一電 第一列上複數個第—雷月科士 & Hr JrB - -g ^ 弟一電晶體之—的第二電極，連接到複 數個打選擇板驅動線的其中之一， 逆按』祓 I字1的個第二電晶體之-的閘極，連接到複數個 第二列上第一 連接到第二列上 電晶體的閘極， 的第二電晶體。 連接到字線上，該字線是

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