TW412857B - Semiconductor device with DLL circuit avoiding excessive power consumption - Google Patents

Semiconductor device with DLL circuit avoiding excessive power consumption Download PDF

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TW412857B
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signal
clock
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Yasuharu Sato
Kenichi Kawasaki
Hiroyoshi Tomita
Original Assignee
Fujitsu Ltd
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Description

412857 經浐部中夾";4,·^，，κ-τ;νί抡合作拉卬31 A7 B7 五、發明説明（i ) 0明铕域 本發明偽關於半導體装置，且待別關於配備有一 DL L (延遲鎖定迴路）電路的一種半導體装置。 相關枝術描述 有些半導體裝置藉由使用一 DLL電路或類似者來控制 一時鐘信號之時序。 第1圖偽在其中對於資料輸出操作一DU電路被使用 為一時序穩定化電路的一組態之一方塊圖。 第1圖之組態包括一輸入電路50 1.、一可變延遲電路 5 0 2、一畤鐘控制電路5 0 3、一信號線延遲器5 0 4、 一輸岀 電路505、一除頻器5 0 6、一相位比較器507、 一延遲控制 電路508.、一可變延遲電路5()9、一假時鑌控制電路510、 一假信號線延S器511、一假_出電路512、一笸負載電路 513、一假輸入電路514、及一湓位偵測器515,
輸入至输入電路501的一時鐘信號CLK被與一參考電壓 比較，並從輸入電路501被供應為一内部畤鐘信號i-c lk ; 内部時鐘信號i-c lit被可變延遲電路5D2以一適當延遲量被 延遲，並經由時鐘控制電路503和信號绵延遲器504被供應 至输出電路5 05 ;輸出電路5 ΰ 5使用具有適當延遲量的内部 時鐘信號i-elk作為一同步化信號以閂鎖資料DATA ;經閂 鎖資料DATA然後從輸出電路505被供應至半導體装置之外 部作為責料DCU 從時潼信號CLK2 _入點至翰出電路505的信號路徑無 可避免地引入對於該電路為天生的延遲，使得從輸出電踣
本紙張尺及速川中國國家异準（CNS ) A4規格（21〇ϋ_7公釐A (請先閲讀背面之注^^項再填{:"本頁) T、j-装. 訂 412857 A7 B7 五、發明说明（ 2 輕7"部中央ir^^h工消拎合作打卬製 505_出至裝置外的資料DATA具有關於時倍號CLK的一時 間位移；為了確定從輸出電路5 05輸出至装置外的資料DAT A 被調整以具有與外部提供的時鐘信號CLK相關的一預定時 序，主要包含相位比較器507、延遲控制電路5 08、及可變 延遲電路509的一腩DU電路被使用。 内部時鐘信號i-elk在除頻器506中受到除頻以産生一 假時鐘信號d-elk和一参考時鐘信號c-c Ik ;具有與内部時 鐘信號c U相同相位的假時鐘倍號d- c lk被供應至可變延 遲電路5Q3;可變延遲電路5G 9被控制以用與被可變延遲電 路50 2施用者相同的延遲量來延遲假時鐘倍號d- c Ik ;從可 變延遲電路5 G 9輸出的一經延遲假時鐘信號d-d 11-c lk然後 經由假時鐘控制電路5 1 Q和假信號線延遲器5 U被供應至假 翰出電路5 12 ;假輸出電路5 12做照輸出電路505 ;從假輸 出電路5 1 2輸出的一時鐘倍號作為一假時鐘倍號d- i-c lkiS 經由假負載電路5 1 3和假輸入電路5 1 4被供應至相位比較器 507 ;在此，假負載電路513做照輸出電路505之輸出負載 ,且假輸入電路5 14具有與輸入電路5 0 L相同的延遷特性。 相位比較器5D7做参考時鐘信號e-elk與假時鐘信號d-elk以它們相位的一鐘比較；為了確定兩時鐘信號具有 相同相位，相位比較器507經由延遲控制電路508控制可變 延遲電路50 9之延遲量；以此方式，從假輸出電路512翰出 的時鐘信號被調整以具有與輸入時鐘信號CLK相關的一湏 定時序： 可變延遲電路5C 2、時鐘控制電路5D 3、信號線延遲器 -------.--:裳-- {請先閱讀背面之注意事項再4'Jt?本頁) 丁 -9 -ο 本紙張尺度適川t國國家標準（CNS〉A4規格（210X297公釐） A7 B7 五、發明说明（3 ) 5 04、及輸出電路505之延遲總和傜等於可變延遲電路509 、假時鐘控制電路5 10、假信號線延遲器5 11、及假輸出電 路512之延遲绾和；再者，内部時鐘信號i-elk具有與假時 镜信號d-elk相同的相位；因此，當從假輸出電路512輸出 的時鐘信號具有與輸入時鐘信號CLK相關的預定時序時， 從輸出電路505輸出的資料叫結果具有與輸入時鐘倍號CLK 相闋的相間預定時序。 當參考時鐘信號e-elk之上升邊綠被延遲以例如時鐘 信號CLK之一週期落後假時鐘信號d-clk之對應上升邊綠時 ,從假輸出電路512輸出的時鐘g號之上升邊緣將具有與 時鐘信號CLK之上升邊绨相同的時序；第2圖偽顯示在其 中從假_出電路512輸出的時鑌信號之上升邊绨具有與時 鐘信號CLK之上升邊線相同的時序之情形的一時序圖；在 此情形中，資料叫與時鐘信號CLK之上升邊绨同步地被翰 出〇 在此組態中，既使當輸入電路501、可變延遲電路502 、時鐘控制電路50 3、信號線延遲器504、及輸出電路505 之特性因在一電力電壓及/或溫度上的變化而改賽時，假 輸入電路514、可變延遲電路5 0 9、假時鐘控制電路510、 假倍號線延遲器511、及假输出電路512之特性也以相同方 式改薆；因此，不管一電力電壓變化及/或一溫度變化， 從輸出電路505輸出至裝置外的資料DQ總是S持與輸入時 鐘信號CU相閜的相同時序。 當延遲控制電路5 G S被設定於最大延遲時延趕控制電 本紙張尺度過;丨〗中囷國家標隼（CNS ) A4規格（210X 297公釐） . ^ ^裝------訂-----—Ί (請先閲讀背面之注意事項再填巧本I) A7 412S57 B7 五、發明説明（4 ) 路508檢知設定於一最大延遲的一延遲；被延S控制電路 5 08控制的可變延遲電路5 02和509包含以串聯連接的一預 定數目之延遲装置，且對於可被使用的延遲裝置之最大數 目無可避免地有一限制；當做一嘗試以增大一延遲量超過 此限制時，如此一I試易於失敗；在此情形中.湓位偵測 器5 15基於從延遲控制電路508供應的一最大延羥撿知信號 而産生一溢位信號；該溢位信號被提供至時鐘控制電路 5 0 3 , 當該溢位信號被供應時時鐘控制電路5 0 3 g取己迴避 可變延遲電路5Q2的内部時鐘信號i_elk,而非從可變延遲 電路5 02供應的一經延遲時鐘信號dll-elk;時鐘控制電路 5 03然後經由信號線延遲器504將内部時鐘信號i-e lk供應 至輸出電路5 05。 在第1圖之組態中，參考時鐘信號c - C Ik較佳使其之 相位被調整於與内部時鐘信號i-elk之相位相關的一預定 相位，匣得來自輸出電路505的資料DQ在波以Ι + ιπ(!ΐι<1)延 遲落後時鐘信號CU之上升邊縴的一時.序被輸出；當時鐘 信號CU之一週期偽以ΙΒ為1/4的例如10ns時，在時鐘信號 CLK之一上升邊綠後12.5ns (顯出2.5ns)資料DQ被輸出； 當時鐘倍號CLK之週期被延丨申至例如20ns時，在時鐘倍號 CLK之一上升邊縴後25ns (顯出5ns)資科DQ被輸出：. 如在較後例子中當時鐘信號CLK具有一相當長週期時 ，來自可變延遲電路5C2的經延遲時鐘信號dll-elk可具有 以多於一時期波延a落後内部時鐘信號卜cIk的一相 本紙張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） ^ ^、裝 訂 (請先閱讀背面之注意事項再填巧本頁) ^溁，部中J"打^^^^工消费合作.^印^ A7 412857 B7 五、發明説明（5 ) 位；在如此一情形中，傜内部時鐘信號i-c Ik,而非經延 遲時潼信號(Η 1 - c lk，被時鐘控制電路5 0 3選取以在基於内 部時鐘信號i-c 1 k的一時序而輸岀資料DQ ;藉由如此做， 資料DQ可以例如3 ns之一延遲被輸出；因為較佳能儘早取 用資料DQ ,當時鐘信號CLK具有一相當長週期時使用内部 時鐘信號i-elk以輸出資料為要被採取的一期望手段。 在當經延遲時鐘信號dU-cU以多於一時鐘週期被延 遲落後内部時鐘信號i-clk時内部時鐘信號i-clk被選取處 ,有過度的電力消耗；這是因為DLL電路不营内部時鐘信 號i - c lk被使用以«1出資料DQ的事實而仍不適切地持缜它 的操作。 再者，該DLL電路之持續操作導致可變延g電路502和 50 9之延遲量被無一正當需要地增大；在此情形中，當一 較短週期之一時鐘信號在一後鑛操作中被使用時延遅量需 要一階段接一階段地被減小；此意卽在該DU電路鎖上前 需要一過大數目之週期 據此，對於一半導體装置有需要配備可減小過量電力 消耗，並當一時鐘信號從一較長週期切換至一較短週期時 縮短為達成一鎮上情況所需的一時期之一 DL L電路,:， 本發明之槪要 據此，本發明之一個一般目的係提供可®足上逑需要 的一種半導體裝置。 本發明之另一且更特別目的偽提供配備可減小過量電 力消耗，並當一時鐘信號從一較長週期切換至一較短週期 本紙張尺度通用中®國家標準（CNS ) A4規格（210X297公釐） ---·1 - - - - - i —1« vn ^ tK^i I • * _v. ·.' (請先閲讀背面之注意事項再填寫本頁) 訂
•Q 412857 A7 .- B7 五、發明説明（6 ) 時縮短為逹成一鎖上情況所需的一時期之一DLL電路的一 半導體装置.:， 為了逹到上述目的，根據本發明的一半導譆裝置包括 延遲一輸入時鐘信號以産生一延遲時鐘信號的一可變延遲 電路、選取輸入時鐘信號與經延遲時鐘信號中之一的一時 鐘控制電路、與被時鐘控制電路選取的一時鐘信號同步地 輸出資料的一輸出電路、及調整可變延遲電路之一延遲的 一 DLL電路；該DU電路包括調整可變延遲電路之延遲的一 延踁控制電路、及控制時鐘控制電路以薛取輸入時鐘倍號 與經延遲時鐘信號中之一的時鐘選取電路；可變延羥電路 被控制使得當輸入時鐘信號被時鐘選取電路選取時延遲並 不增大 在上逑的半導體裝置中，當偽輸入時鐘倍號，而非經 延遲時鐘信號，被選取供用為資料輸出的一同步化信號時 ，該可變延羥電路之一增量操作在該DLL電路中被阻停； 此使得可能減小在該DLL電路中的電力消耗，並可當該輸 入時鐘信號被後績切换至一較短時鐘週.期之者時縮短為逹 成一鎖上情況所需的一時期。 根據本發明之一層面，該半導髏裝置係使得該時鐘選 取電路比較在該輸入時鐘信號和該經延遲時鐘信號間的相 位，並1取具有一較早相位者。 在上述的半導體裝置中，在輸入時鐘信號之一相位和 缇延遲時鐘谱號之一相位間做一比較以對該输入時鐘信號 之週期是否比一預定時鐘週期長做一險査；根據牝檢査， f I n^i (請先閲讀背1之注意事項再4寫本育) 訂
.Q 1 _______—_- 9 -__ 本紙乐尺度通川中國國家標隼（CNS ) A4規格（210X 297公釐） 412857 A7 ,.. B7 ' I -^― ·· - ._”一· I ,. 丨·· — 五、發明説明（7 ) 可對時鐘信號中之一被選取做一決定： 根據本發明之另一層面，該半導體装置偽使得該DLL 電路更包括將一除頻施加於該輸入時鐘信號的一除頻器、 及根據被除頻所獲的一信號透過一回授迺路控制該延S控 制電路的一迴路控制單元.其中當該輸入時鐘信號被選取 時該時鐘選取電路降低除頻之一比例。 在上述的半導體裝置中，當傜該輸入時鐘信號，而非 該經延遲畤鐘信號，被選取供用為資料輸出的一同步化信 號時被除頻器的除頻之比例被降低；此逹成在一過度電力 消耗上的一減小 根據本發明之另一層面，該半導體裝置傺使得當該延 遅控制電路將一最大延g量設定於該可變延遲電路以導致 一溘位情況時除頻比例波降低。 在上逑的半導體裝置中，當該可變延S電路被置在一 s位倩況上時可避免一過度電力消耗。 根據本發明之另一層面，該半導賭裝置傺使得該時鐘 選取電路將一第一時序與一第二時序比較，其中一第一信 號指示以一固定延遲量被延遲落後該輸入時鐘信號之一預 定時序的該第一時序，而一第二信號指示以正比於該輸入 時鐘信號之一週期的一延羥被延遲落後該輸入時鐘信號之 該預定時序的該第二時序，並當該第二時序落後該第一時 序時選取該输入時鐘信號。 在上逑的半導體裝置中，在被該固定延遲量代表的一 時期和正比於該輸入時鐘信號之週期的一時期間做一比較 —___-10-___ ^紙掁尺度適中國S家標準（CNS ) A4規格（210X 297公釐〉 —.--.---.--ί/·-·.,裝丨-----訂----- (請先閱讀背面之注意事項再遠寫本頁) 412857 at B7 五、發明説明（8 ) 以檢査該輪入時鐘信號之週期是苔比一預定時間長度長； 根據此檢査，對該等時鐘信號中之一被遘取做一決定 根據本發明之另一層面，該半導髏装置偽使得該DLL 電路更包括將一除頻施於該輸入時鐘信號的一除頻器、及 根據被該除頻所獲的一信號透過一回授迺路控制該延羥控 制電路的一迴路控制單元，其中當該輸入時鐘信號被選取 時該時鐘選取電路降低該除頻之一比例。 在上逑的半導髏裝置中，當偽該輸入時鐘信號，而非 該經延遲時鐘倍號，被選取供用為資料輸出的一同步化信 號時被除頻器的除頻之比洌被降低；此逹成在一過度電力 消耗上的一減小：， 根據本發明之S—層面，該半導髏装置偽使得當該延 羥控制電路將一最大延遲量設定於該可變延遅電路以導致 一湓位情況時除頻比洌被降低。 在上述的半導體裝置中，當該可變延S電路被置在一 溢位情況上時可避免一過度電力捎耗。 根據本發明之另一層面，該半導體.裝置更包括以該画 定延遲量延遲一第三信號來産生該第一信號的一固定延遲 電路，其中該除頻器産生該第三信號和該第二信號c, 在上述的半導體装置中，在被該固定延遲量代表的該 時期和正比於該輸入時鐘信號之週期的該時期間可拫據被 該除頻器産生的該等信號做比較。 根據本發明之另一層面，一半導體裝置包括調整—時 鐘時序的一DU電路、選取被該電路諫整的一輸入時蕹 -----—__- 11 - __ 本紙張尺度通;1]中®國家標準（CMS ) Α4規格（2Ι0Χ297公釐） — -------*--- ------ -----7、^^-- (請先閱讀背面之注意事項再遠寫表頁) 412857 at _· B7 五、發明説明（9 ) 信號和一經延遅時鐘信號中之一的一時鐘控制電路、及與 被該時鐘控制電路選取的一時鐘倍號苘步地_出資料的一 輸出電路，其中該可變延遲電路被控制使得當該輸入時鑌 信號被選取時該延遲並不增大 在上述的半導體裝置中，當像該輸入時鐘信號，而非 該經延遲時鐘倍號，被選取供用為資料输出的一同步化信 號時，一增量操作在該DLL電路中被阻停；此使得可能減 小在該DU電路中的電力消耗，並可當該輸入時鐘信號被 後績切揆至一較短時鐘週期之者時縮短為逹成一鎖上情況 所需的一時期。 當與伴隨圖式一起閲讀時本發明之其它目的和進一步-特擻將從下面詳細描逑而為清楚,:， 圖式.之簡翬描沭 第1圖詻一相關技術組態的一方塊圖，其中一SU電 路被使用為資料輸出操作的一時序穩定化電路； 第2圖偽顯示其中從一假輸出電路輸出的一時鐘信號 之上升邊緣具有與一輸入時鐘信號之上升邊绨相同時序的 一情形之一時序圖； 第3圖偽根據本發明配備有一 DLL電路的一半導護元 件之一實施例的一方塊謹； 第4圖偽顯示一時鐘選取電路之一電路組態的一電路 圔； 第5 A至5 D圏偽用以解說時鐘葚取電路之操作的時 序圖； 本紙张尺度適州中阈國家棉丰（CNS ) A4規格（2丨0X 297公釐） --^----1--'-裝-- (請先閲讀背面之注意事項再读寫本頁) 訂
Q 412857 A7 … * A · , B7 五、發明説明（i〇 ) 第6圖傜顯示一時鐘控制電路之一電踣組態的一電路 圖； 第7圖偽顯示一除頻器之一組態的方塊圖； 第8A至8F圖傜用以解說除頻器之操作的時序圖； 第9圖像顯示一相位比較器之一電路組態的一電路圖； 第10圖偽顯示一可變延遲電路之一電路組態的一電路 圔； 第U_傜顯示一延遲控制電路之一電路組態的一電路 圖；及 第12圖偽根據本發明配備有一 DLL電路的一半導體元 件之另一實施例的一方塊圖。 較佳奮旃例之描沭 下面，本發明之實施例將参照於伴隨圖式被描述： 第3圖偽根據本發明配備有一DU電路的一半導體元 件之一實施例的一方塊圖。 第3圖之半導體裝置包括一輸人電路U、一可變延遲 電路12、一時鐘控制電路13、一信號線.延遲器14、一輸出 電路15、一除頻器16、一相位比較器17、一延1控制電路 18、一可變延邐電路19、一假時鐘控制電路20、一假信號 線延遲器21、一假輸出電路22、一假負載電路23、一假輸 入電路24、一溢位偵測器25、及一時鐘選取電路30。 輸入至輸入電路11的一時鑌信號被與一参考電壓比較 ，並從輸入電路11被供應為一内部時鐘信號i - c Ik ;内部 時鐘信號i-clk被可變延遲電路12以一適當延踁量被延遲 ---1 __ 本紙張尺度適/丨]中囤國家榇準（CNS ) A4規格（210X29·?公釐） - ..W ^私 . 訂 {請先閲讀背面之注意事項再填寫本頁) 412857 A 7 B7 _ 五、發明説明（11 ) ,並經由時鐘控制電路13和信號線延遲器14被供應至輸出 電路15;輸岀電路15使用具有適當延1量的内部時鐘信號 i-c lk作為一同步化信號以閂鎖資料DATA ;經閂鎖資料DATA 然後從輸出電路15被供應至半導體裝置外作為資钭Dl 從時鐘信號CLK之輸入點至輸出電路15的信號路徑無 可避免地引入對於該電路為天生的延遲，使得從输出電路 15輸出至裝置外的資料DATA具有關於時鐘信號CLK的一時 間位移；為了確定從輸出電路15輸出至裝置外的資料DAT A 被調整以具有與外部提供的時鐘佶號CLK相關的一預定時 序，主要包含相位比較器17、延遲控制電路13、及可變延 遲電路19的一 DLL電路被使用。 内部時鐘信號i-cik在除頻器16中受到除頻以産生一 假時鐘信號d-elk和一参考時鐘信號c-elk ;具有與内部時 鐘信號i- cIk相同相位的假時鐘倍號d-c lk被供®至可變延 遲電路19;可變延遲電路19被控制以用與被可變延遲電路 12施用者相同的延遲量來延遲假時鐘信號d- c Ik ;從可爱 延遲電路19輸出的一經延遅假時鐘信號d-d 11-elk然後經 由假時鐘控制電路20和假倍號線延遲器2 1被供應至假翰出 電路22;假輸出電路2 2做照輸出電路15;從假輸出電輅22 輸出的一時鐘倍號作為一假時鐘信號d-i-elk地绖由假負 載電路23和假輸入電路24被供應至相位tb較器17 ;在此， 假負載電路23做照輸出電路15之輸出負載，且假輸人電路 24具有與輸入電路11相同的延遲特性.:， 相位比較器17做参考時镜信號c-c Ik與假時鐘信號d_ ___- 1 4- _____ 本紙張尺A適圯屮國國家標準（CNS ) A4規格（210X297公釐） --；----.--^ ’ 裝-- {請先閱讀背面之注意事項再填窍本頁) 訂
Q 412857 A7 ... B7 五、發明説明（12 ) i-c Ik以它們相位的一©比較；為了確定兩時鐘信號具有 相同相位，相位比較器17經由延遲控制電路1S控制可變延 遲電路13之延遲量；以此方式，從假輸出霄路22輸出的時 鐘信號被調整以具有與輸入時鐘信號CL!(相關的一預定時 序。 * 可變延遲電路12、時鐘控制電路13、信號線延遲器14 、及輸出電路15之延羥總和傺等於可變延遲電路19、假時 鐘控制電路20、假信號線延遲器21、及假輸出電路22之延 遲總和；再者，内部時鐘信號i-clk具有與假時鐘信號d-c Ik相同的相位；因此，當從假耥出電路2 2輸出的時鐘信 號具有與輸入時鐘信號CLK相關的預定時序時，從輸出電 路15輸出的資料DQ結果具有與輸入時鐘信號CLK相關的相 同預定時序。 在此組態中，既使當輸入電路11、可變延遲電路Π、 時鐘控制電路13、信號線延遲器14、及輸出電路15之待性 因在一電力電壓及/或溫度上的變化而改變時，假輸入電 路24、可變延遲電路19、假時鐘控制電路20、假信號绵延 羥器21k及假輸出電路22之待性也以相同方式改變；因此 ，不管一電力電壓變化及/或一溫度變化，從輸出電路15 輸出至裝置外的資钭D9總是保持與输入時鐘信號CU相闋 的相同時序s 當延遲控制電路13被設定於最大延遲時延遲控制電路 18檢知設定於一最大延遲的一延遲；被延運控制電路18控 制的可變延遲電路1 2和1 9包含以串聯連接的一預定數目之 本紙張尺度適〗1]中國囤家標準（CNS ) A4規格（210X 297公釐） .-----U--;/裝-- (請先閱讀背面之注意事項再填寫本頁) 訂
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I -. I ...... ' ' ' -- ~ 1»^^—! . — ,....- ... I I 五、發明説明（l3 ) 延遅裝置，且對於可被使用的延運裝置之最大數目無可避 免地有一限制；當做一I試以增大一延遲量超過此限制時 ，如此一苜試易於失敗；在此情形中，溘位偵測器25基於 從延遲控制電路13供窸的一最大延遲檢知信號而産生一溘 位倍號；該溢位信號OF被提供至時鐘控制電路13。 當該溢位倍號OF被供應時時鐘控制電路13篯取己迴避 可變延遲電路12的内部時鐘信號i-clk,而非從可變延遲 電路12供應的一經延遲時鐘倍號dll-cllt;時鐘控制電路 13然後經由倍號線延遲器14將内部時鐘信號i-clk供應至 輸出電路15。 時鐘選取電路30比較在内部時鐘信號i-c Ik和缕延® 時鐘信號d U- c Ik間的相位；此bb較傜當考虜内部時鐘信 號i-clk之一給予週期時而在被可爰延踁電路12延8的經 延遲時鐘信號dll-clk之一對應週期和内部時鐘倍號i-clk 之一次一週期間被做的；以此方式，對於經延遲時鏡信號 dll-elk是否以多於一週期被延運落後内部時鐘倍號i-cu 而歃一檢查；當多於一週期之一延遲被.測知時，時鐘選取 電路30將一時鐘選取信號CKS設於高；時鐘選取信號CKS被 供應至時鐘控制電路13、除頻器16、及相位比較器17。 當時鐘選取信號CKS變為高時，時鐘控制電路13實施 與當溘位信號被偵潮時柑同的操作；意即，時鐘控制電路 13選取己迴避可變延遲電路丨2的内部時鐘信號i-clk,而 非從可變延遲電路12供應的經延8時鐘信號dll-elk,並 將内部時鐘信號i-clk經由信號線延遲器14供應至輸出電 本紙張尺度適州中丨司固家標準（CNS ) Λ4規格（210X297公釐） ----------r λ-- . - • · ··· <讀先閱讀背面之注意事項再填寫本頁)
、1T ύ A7 412857 _________B7 五、發明説明（Μ ) 路15: 當時鐘選取信號CKS變為高時除頻器is降低除頻之一 比例；替代地，除頻器16可能阻停其之一除頻操作；藉由 如此做，當偽内部時鐘信號i-clk,而非經延遲時鐘倍號 dl卜elk,根據内部時鐘信號i-Clk被選取以輸出資料DQ時 該DLL電路可避免其之過度電力消耗_。 當時鐘選取信號CKS變為高時，相位比較器17敦促延 遲控制電路1S阻停其之一增量操作；意卽，延羥控制電路 18通常根據相位比較器17之相位比較結果而調整可變延遲 電路12和19之延羥暈，但是當時鐘選取信號CKS變為高時 阻停其之一增量操作以延伸可變延遲電路12和13之延遲量 ;此可避免過度電力消耗，並當時鐘信號從一較長時鐘週 期切換至一較短時鐘週期時在逹到一鎖上情況前除掉花費 一過度數目之週期的一需要。 來自溘位偵測器25的溘位信號QF也被供態至除頻器1S ;在接收湓位信號OF時，除頻器16降低除頻之一比例；以 此方式，當傜内部時鐘倍號i-clk,而.非經延遲時鐘倍號 d 1卜c lk ,在測知溘位上被選取以在根據内部時鐘信號i-c lk的一時序輸出資料D£t時該DLL電路可避免過度電力消耗。 第4圖偽頚示一時鐘選取電路30之一電路組態的一電 路圖 第4圖之時鐘選取電路30包括一除頻器31、一除頻器 32、及一相位比較器33 ;除頻器31接收來自輸入電路11的 内部時鐘倍號i-elk,並以η除其之一頻率；除頻器32接收 ____________-17-_ 本紙浪尺度適川t國國家標準（CNS ) Α4規格（210X297公釐） --；---：------{^I ------訂------0^ (請先閱讀背面之注意事項再读寫本頁) 好沪部中"45·4*·^,*^工消於合作私印纪 412857 A7 A / B7 五、發明説明（is ) 來自可變延遲電路12的經延遲時鐘信號dU-elk,並在經 延遲時鐘信號dil-clk上簧施一 1/n除頻；除頻器之組態傣 在本發明之範踽内，旦其之一描述將被省略。 相位it較器33包活反相器41至43、一 NOR電路44、及NA ND電路4 5至51。 · 相位比較器33接收在内部時鐘信號i-c Ik之一除頻後 獲得的一倍號i-clk-div及在經延遲時鐘倍號dll-elk之一 除頻後獲得的一信號dH-clk-div,並檢査信號i-clk-div 和dll-clk-div中何者具有領先它者的一上升遴綈。 在洌如信號i-c lk-div之一上升邊緣領先它者窩，包 含HAND電路46和4 7的一閂鎖閂住信號i-c U-diiv之一上升 邊縴，ί吏得閂鎖之輸出L1和L 2分別變為低和高；當兩信號 i-eik-div和dll-clk-div接續變為高時，NMD電路45之一 输出變為飫，使得NOR電路44 _出一高倍號有一預定時期 ;NOR電路44之高輸出打開包含NAND電路4S和4 9的閛，導 致被供應至包含NAND50和51的一閂鎖之閂鎖輸出L1和L2的 反相；結果，包含NAHD電路50和51的閂屬之一輸出CKS變 為高。 以此方式，當信號i-clk-div之一上升邊绿領先信號 dl c lk-d i v之一對應上升邊緣時該時鐘選取信號CKS變為 高。 另一方面，富信號dU-cIk-div之一上升連緣領先它 者時閂鎮輸出L1和L 2分別變為高和低；因比時鐘選取信號 CKS在此情況中為低 —--.丨 — ….一· _— — _____ . — ] 8 J - 本紙張尺度適用中囤囷家榇準（CNS ) A4^格（210X297公釐） J ^ ϊ^------,1τ_------ (請先閱讀背面之注意事項再填寫本頁) A7 B7 412857 五、發明説明（16 ) 第5 A至5 D圖傜用以解說時鐘選取電路30之操作的 時序圖。 如在圖中所示，内部時鐘信號i-c lk在其之一頻率上 被例如2除以産生信號i-clk-div;同樣的，經延遲時鐘信 號dll-clk受到一1/2除頻以産生倍號dU-clk-div;信號 1-£；1!4-(1&和<][11-(：11(-!1:17以它們上升邊緣之相位被彼此比 較，且對該等倍號中何者領先它者做一檢査；根據檢査结 果，時鐘選取信號CKS被控制；第5A至5D圖顯示内部 時鐘信號i_ c 1 k之相位領先的一情形。 第6圖傜顯示一時鐘控制電路13之一電路組態的一電 路圖， 第6圖之時鐘控制電路13包括一NOR電路61、一反相 器62、及NAND電路63至S5 ;當輸入至NOR電路S1的時鐘選 取倍號CKS或溢位佶號OF任一變為高時.反相器62之_出 改變至高；此導致内部時鐘信號i-clk之選取，其然後被 供應至倍號線延遲器14 ;在時鐘選取信號CKS或溢位倍號 OF兩者皆為低處，經延遅時鐘信號dll-.c lk被選取，並被 供窸至信號線延遲器14。 第7圖偽顯不一除頻器1δ之一組態的一方塊圖。 第7圖之除頻器16包括第1圖之除頻器506、一傾1/η 除頻器71、AND電路72和73、及一個OR電路74, 1/n除頻器71為以η除内部時鐘信號i-clk之一頻率的 一傳統除頻器，且當全都輸入至0R電路74的一镇上信號JST 、時鐘選取信號CKS、及溢位信號〇 F中之任一値被改變至 ___________________________ -1 g 一 本紙張尺度適扣中國國家標準（CNS ) A4規格（210X297公釐） .---；--U--.裝-- (請先閲讀背面之注意事項再.填寫本f )
’IT ο 好"·部中央i;-4,-^^:-T'消论合作私印^ 412857 A7 … B7 五、發明説明（17 ) 高時卽操作；在此，當DU電路鎖上時鎖上信號JST改變至 高，且其之描述將稍後提供；當該1/n除頻器不操作時， 該1/n除頻器之一輸出Η被固設於高。 第8Α至8 F圖偽用以解說除顆器16之操作的時序圖 —起參照第7圖，除頻器50S輸出經除頻信號D和C; 當該1/η除頻器71不操作時（亦即，當輸出H被固設於高時 ),經除頻信號D和cm分別與假時鐘信號d-c lk和參考時 鐘倍號c-elk柑同；如在第8 B圖中所示，1/η除頻器71之 操作導致輸出Ν在高和低間以和内部時鐘信號i- c lk之者的 η倍一樣長的一週期作切換；只有當输出Η為高時，AHD電 路72和73才輸出經除頻信號D和C分別作為假畤鐘信號d-elk 和#考時鐘信號c - c 1 k。 以此方式，當鎖上信號JST、時鐘S取信號CKS、及镒 位信號OF中之任一艏被改變至高時被除頻器16的除頻之比 例被降低。 第9圖偽顯示一相位比較器17之一電路組態的一電路 圖。 - 第9圖之相位比較器17包括一邊緣時序比較電路130 、一館二進位計數器160、及一脈波産生電路180。 邊緣時序比較電路130包括HAND電路131至144、反相 器145至148、一 N0R電路143、一 AND電路150、及一反相器 151 ;二進位計數器16Q包括HAND電路161至168及反相器169 至171;眤波産生電路1㈣包括HAND電路181至186、多痼反 相器187至192、及一反相器193。 _______~ 2 0 »--- ____ 本紙張尺度適則中國國家標皁（CNS ) A4規格（2〗0X 297公釐） m - 1 ml V r ^^^1 ^^^1 i^—* t^i— (誚先閱讀背面之注意事項再填寫本頁) A7 412857 _________Ιί__ 五、發明説明（ia ) npn fill· P-T^^i - . ^^^^1 ^11 - · (請先閲讀背面之注意事項再逍荇本頁) 邊緯時序比較電路13G接收輸入倍號S1和S2，並判定 輸入信號S1和S2何者具有超前另一膣的一上升邊緣；_入 信號S1對應於來自假輸入電路24 !看第3圖）的假時鐘信 號d-i-clk,而輸λ信號S2對應於來自除頻器1S的參考時 鑌信號c - c 1 k。 如果輸入信號S1之一上升邊緣偽超前輸入信號S2之一 上升邊绨，則包含NAND電路131和13 2的一閂鎖産生分别為 低和高的輸出L1和L2;同時，被NAND電路133和134形成的 —閂鎖産生分別為低和高的輸出L3和L4.:, ό 此後，輸入信號S1和S2兩者皆變為高，其將NAHD電路 13S之一_出改變至低；此敦促NGR電路143對於一預定時-期産生一高輸出；NOR電路149之該高輸出打開HAND電路U7 至140之閛，使得閂鎖_出L1至L4被反轉並輸入至包含HAND 電路14 1至144的兩閂瑣；包含NAND電路141和142的閂鎖因 此具有分別為高和低的_出Φ b和Φ c ;同時，包含NAHD電 路14 3和14 4的閂鎖具有分別為高和低的輸出φ d和Φ e :, 好於部中央"'4,'^HX消贽合作·衫卬％ 以此方式，當輸入信號S 1具有時間-超前的一上升邊续 時，脈波産生電路180之NAND電路181将其之一输出改變至 低；在此，如果時鐘選取信號CKS為高，則NAND電路181之 輸出保留在一高位準。 當輸入信號S 2之一上升邊緣偽超前輸入信號S1之一上 升邊綠有一充分邊限時，閂鎖輸出Φ b和Φ e分別變為低和 高，且同時，閂鎖輸出Φ d和Φ e分別變為低和高；因此在 此情形中，脈波産生電路18 Q之N A N D電路1 8 2將其之一輸出 _______-卩 1 一__ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 好淤部中央":^Γ^Β-τ消赀合作扣印" A7 B7 ^、發明説明（19 ) 改變至低。 當輸入信號S2之一上升邊緣偽超前輸入信號S1之一上 升邊綠只有一小邊限時，因為被NAHD電路135和反相器148 引入的一倍號延遲，故包含NAND電路133和134的閂鎖産生 分别為低和髙的輸出L3和L4 ;在此情形中，閂鎖輸出Φ b 和Φ c分别為低和高，然而閂鎖輸出Φ d和Φ e分別為高和 低；脈波産生電路180之NAND電路181和182因此不改變其 之输出，旦這些輸出仍留在高位準上。 以此方式，當在輸入信號S1和輸入信號S2間在上升邊 绨時序上的一差異為小時，亦即，富該等上升邊緣可被視 為具有相同時序時，第9圖之相位比較電輅1?不産生輸出 Φ S0、Φ SE、φ RO、及 φ R£,:. 當從邊緣時序比較電路130之NAHD電路136接收一信號 時二進位計數器ISO以二除該信號之一頻率；二進位計數 器160從反相器171輸出一除頻信號D1，並從反相器170輸 出一除頻信號D2 ;除頻信號D2為除頻信號D1之一反轉；來 自NAND電路136之信號具有與輸入信號.S1和S2相同的週期 ;因此，在例如輸入信號之偶數週期時從二進位計數器160 輸出的除頻倍號D1變為高；在此情形中，在奇數週期時除 頻信號D2變為高。 在眤波産生電路180中，當_入信號S1如先前所述地 超前輸入信號S2時NAND電路181之輸出變為低；另一方面 ，當输入信號S2在時間上以一充分邊限超前時.HAN D電路 182之輸出變為低。 -17- 本紙張尺度適用中®國家栳率（CNS ) Α4規格（210X297公釐） --：---Γ-------- {請先閱讀背面之注意事項再填寫本I) 訂 0 好济部中央；sr4'-^v=:工消费合作社印聚 412657 A7 ... B7 五、發明説明（2〇 ) 當輸入倍號S1在時間上超前時，NAND電路181之輸出 被反相器187反相，並被供應至NAND電路183和184作為一 高信號；NAND電路183更接牧除頻信號DI,且NAND電路184 更接收除頻信號D2 ;因此在此情形中，脈波産生電路180 産生高脈波作為倍號<I>SS或換為信號Φ30。 當輸入倍號S2在時間上以一充分邊限超前時，HAND電 路182之輸出被反相器188反相，並被供應至NAND電路185 和186作為一高信號；NAND電踣185更接收除頻信號D1,且 NAHD電路更接收除頻信號D2 ;因此在此情形中，脈波 産生電路18C産生高脈波作為信號CDR0或換為信號φ RE。 這些信號<I>SE、OSO、ΦΙΪΕ、及ORO被供應至在第3 - 圃所示的延遲控制電路13;當假時鐘信號d-i-clk在時間 上超前時，信號Φ S0和Φ SE被供應至延遲控制電路18以增 大延遲量；當参考時鐘信號c-c Ik在時間上超前時，（言號 Φ R0和Φ RE被供應至延1控制電路18,因而減小延遅量。 然而在時鐘選取信號CKS為高時，如先前所逑的，NAND 電路181之輸出被固設於高，使得信號_Φ S0和<DSE保留在 低位準；在此情形中，延遲控制電路13不增加可變延遲電 路12和19之延遲量。 第10圖偽顯示一可變延遲電路之一電路結構的一電路 圖；第10圖之可變延遲電路被用為在第3 _中的各個可變 延遲電路丨2和19。
第10圖之可變延遲電路包活多傾反相器101.,多個反 相器10夂多個反相器1〇3、多値NAND電路104、及多傾HAND ___-23- ____ 本紙張尺度適川十國國家標隼（CNS ) A4規格（210X 297公釐） _---；----裝------訂------0W (請先閲讀背面之注意事項再填寫本頁) 412857 A7 .... B7 五、發明説明（Μ ) 電路105 ;反相器1ί)3之一給予者和HAND電路105之一對應 者一起形成一延遲裝置的一階段，使得多個反相器103和 多® NAND電路1 05 —起形成一条列具有多痼延遲階段的延 遲裝置；控制信號TC1至TC8被供瞜至HAND電路104,偽從 延遲控制電路18提供；稻後將提供控制信號TC1至TC8之詳 細描述；為了瞭解第10圖之電路操作，（1指出在控制信號 TC1至TC8中只有兩相鄰信號為高，旦其餘控制倍號為低。 一輸入信號SI經由多個反相器ltn被供瞜至多値NAND 電路104 ;當此NAND電路1G4接收作為控制信號TC1至TCS的 一高信號時輸入倍號SI通過HAND電路104之一給予者，並 進入包含多値反相器103和多値電路105的該条列之延 遲装置；輸入信號SI傳播通過該条列之延遲裝置，並在通 過多傾反相器1G 2後被輸出作為一輸出SG ;依賴於在控制 信號了 C 1至T C8中為高的兩相鄰信號之位置，輸入倍號SI通 過一不同數目之延遲階段；此位置之控制使得可能調整輸 入信號SI被延踁多少。 第11圖偽顯示一延遲控制電路18之一電路組態的一電 路圖；延遲控制電路18産生上逑的控制信號TC1至TC8。 延ffi控制電路U包括NOR電路121-1至121-8、反相器 122-1 至 122-8、NAND 電路 123-1 至123-3、HM0S 電晶謖 124-1 至124-8、NH0S電晶體 125-1 至 125-8、NM0S電晶蘐 126-1 至 12S-8、及NM0S電晶體127-1至127-8;當一重置信號β被轉 成低時，延遲控制電路1.S被重置；意即，當重置信號Η愛 為低時，NAND電路123-1至123-8之輸出變為高，而反相器 _____________ 4 _ _ _ - _ 本紙張尺度適用中國國家標準（CMS〉Α4規格（210X297公釐） --；-----.--t—-----tT------Q (請先閲讀背面之；4意事項再运寫泰頁〕 經",部中央樣苹^^^工消费合作^印來 412857 A7 .· ___B7 五、發明説明（22 ) 122-1至122-8之輸出變為低；一對之HAND電路123-1至123 -8給予者和度相器122-1至122-8之一對應者形成在其中該 對之一装置接收另一装置之一輸出作為一輸入的一問鎖； 因此既使在重置信號S回到高後被重置信號R産生的一初始 狀態仍被保持。 · 在此初始狀態中，如在第11圖中所示，NOR電路12卜1 之輸出TC1為高，且其餘NOR電路12 1-2至121-8分別具有為 低的輸出TC2至TC8;亦即，在输出TC1至TC3中只有鈴出TC1 當有需要增大對應於受制於相位諏整的一 ig號的延遲 量時，高腕波被供應至信號線A並再到B ;有了供應至信號 線A的一信號Φ SE之一高脈波，NH0S霄晶體124-1即被開通 ;因為NH0S電晶體12S-1傜在一開通狀態，故HAND電路123 -1之一輸出被連接至大地，並被迫使從高改變至低，使得 反相器12 2-1之一輪出變為高；此情況被包含！JAND電路123 -1和反相器122-1的閂鎖所閂住；結果，輸出TC2從低被改 變至高；因此在此倩況中，只有輸出ται和Γ(：2為高 有了供應至倍號線B的一倍號φ SO之一高脈波，NM0S 電晶髏124-2被開通；因為NH0S電晶體126-2己經在一開通 狀態，故ΝΑΟ電路123-2之輸出被連接至大地，Μ被迫使 從高改變至低，使得反相器122-2之一輸出愛為高；此情 況被包含NAND電路123-2和反相器122-2的閂辑所閂住；结 果，輸出TC1從高被改變.至低，而輸出TC3從低被轉變至高 ，•因此在此情況中，R有輪出TC2和TC3為高 ____-25-__ 木紙張尺度遶州中國國家標準（CNS )六4规格（210X 297公釐） --：---^—U--¾------1T------0 (請先閱讀背面之注意事項再填寫本頁) 赶浐部中央ir.率而U工消*;仓作扣印^ 412857 - A 7 .. ____ _____B7_ 五、發明説明（23) 如上所述，當一位置在輸出TC1至TC8中只標示兩個高 輸出時高脈波再被供應至信號線A和8以一傾接一健地将該 位置向右移。 當有需要減小延遲量時，高脈波被供應至倍號線C並 再到D;在此情形中的操作只是上述操作之一反轉，且其 之描逑被省酪；以此方式産生的輸出信號TC1至TC8被供應 至該可變延遲電路以當一信號受到一相位調整時用來調整 此信號之一延遲。 如可從延遲控制電路18之描逑而瞭解的，當信號φ SO 之一脈波被供應至倍號绵B時反相器1 2 2-3之輸出改變至高 ,而在控制信號TC1至TC8中控制信號TC7和TC8為高，以進 —步增加延遲量使得控制倍號T C7被改變至低；此情況代 表在延遲控制電路18中一谥位之發生；意即，反相器122-8可被使用以檢查湓位是否發生；反相器122-8之輸出被供 應至溢位偵測器25 (第3圖1 ,在此根據此輸出産生溢位 信號OF ;至於使信號邏輯産生溢位信號0F，溘位信號OF具 有與來自反相器122-3的輸出之者相同的邏輯； 第12画偽根據本發明配備有一 DU電路的一半導體裝 置之另一實施例的一方塊圔；在第12圖中，與那些第3圖 者相同的裝置被相同编號參照，且其之描述被省略。 第12圖之半導體装置包括取代第3圖之時鐘選取電路 30的一時鐘選取電路3QA,並更包括一固定延遲電路29; 固定延遲電路23以一固定延遲量延遲從除頻器16供的假 時鐘信號d-elk以産生一固定延遲時鐘信號fixd-elk;固 _ ~ 2 6 -_ 本紙張尺度適用中國國家榡準（CMS ) Μ規格（210X297公釐） ----------^1-----1Τ------Q (請先閱讀背面之注意事項再-^艿本頁) 412857 Λ7 B7五、發明説明（25 ) 再者，本發明並不限於這些實施例，而可做各種變化 和修正不致偏離本發明之範疇。 元件編號對照表 501 ' 11 輸入電路 502 ' 509 ' 12， •19 可變延 遲電路 503 ' 13 時鐘 控制電路 511、 21 假信號線延遲器 504， 14 信號線延遲器 512 ' 22 假輸出電路 505 ' 15 輸出 電路 513 ' 23 假負載電路 506、 16、 3卜 32 除頻器 514、 24 假輸入電路 507 ' 17、 33 相位比較器 515 ' 25 溢位偵測器 508、 18 延遲 控制電路 30 ' 30A 時鐘選取電路 510、 20 假時 鐘控制電路 41〜43、62、145〜148、151、169〜171、187 〜.192、193 、101、102 ' 103、122-1 〜122-8 反相器 44、 61、149、12卜1 〜12卜8 NOR電路 45、 46、47、48、49、50、51、63〜65、131 〜144、150 (請先閱讀背面之注意事項再填{巧本頁) 經濟部中央榡準局員工消费合作社印製 ' 16卜 168、181〜186，104、105、123-1〜123-8 NAND電路 71 1/n 除頻器 130 邊緣時序比較電路 72、73 AND電路 160 二進位計數器 74 OR電路 180 脈波產生電路 124-1〜124-8 、 125-1， -125-8 ' 126- 1〜126-8 、 127-卜 127-8 MMOS電晶體 29 固定延遲電路 本紙張尺度適用中國國家椋準（CNS ) A4規格（210X297公1 ) -28-

Claims (1)

  1. 412857 A8 B8 C8 D8 經濟部中央標準局負工消費合作社印製 六、申請專利範圍 1.一種半導韹裝置，其特徵在於包含： 一可變延羥電路（12),其延遲一輸入時鐘倍號以 産生一延遲時鐘信號； 一時鐘控制電路（13)，其選取該輸人時鐘信號與 該經延遲時鐘信號中之一； 一輸出電路（15),其與由該時鐘控制電路（13)選 取的一時鐘信號同步地輸出資料；及 一 DLL電路，其調整該可變延遲電路（12)之一延 遲， 其中該DU電路包括： 一延遲控制電路（18),其調整該可變延趕電 路（12)之該延遲，及 —時鐘選取電路（30),其控制該時鐘控制電 路（13)以選取該輸入時鐘信號與該經延遲時鐘信 號中之一， 其中該可菱延遲電路（12)偽波控制成使得當 該輪入時鐘信號被該時鐘選取電路（30)選取時， 該延運逾不增大， 2 .依據申請專利範菌第1項之半導體装置，其待激在於 該時鐘選取電路（30)比較該输入時鐘倍號和該經延羥 時鐘信號間的相位，並莛取具有一較早相位者。 3 .依據申請專利範圍第1項之半導體裝置，其待歃在於 該DLL電路更包活：. 一除頻器（1S)，其對於該輸入時鐘信號施加一除 --；--.：--.----飞裝-- (請先聞讀背面之注意事項再填寫本頁} 訂 •Q 各紙浪尺度適用中國國家標準（CNS ) A4規格（2〗0X297公釐） 29 鯉濟部中夬榡牟局員工消費合作社印聚 ,412857 A8 B8 C8 ” D8 _____________________ 六、申請專利範圍 頻作業；及 一迺路控制單元，其根據經該除頻作業所獲的一 信號透過一回授迴路控制該延遲控制電路（18), 其中當該輸入時鐘信號被選取時，該時鐘選取電 路（3 0)降低該除頻作業之一比例， 4.依據申請專利範圍第3項之半導體裝置，其持擻在於 當該延遲控制電路（18)將一最大延遲量設定於該可愛 延遲電路（12)而導致一湓位倩況時，該除頻作業之該 比例被降低。 5 .依據申請專利範圍第1項之半導髏裝置，其特獻在於 該時鐘選取電路（30)將一第一時序與一第二時序比較 ，其中一第一信號指出以一固定延遲量延遲落後該輸 入時鐘信號之一預定時序的該第一時序，而一第二信 號指出以正比於該輸入時鐘信號之一週期的一延踁而 被延羥落後該輸入時鐘信號之該預定時序的該第二時 序，並於該第二時序落後該第一時序時選取該_入時 鐘信號。 6.依據申請專利範圍第5項之半導體裝置，其特激在於 該DU電路更包括： 一除頻器（1S),其對於該输入時鐘佶號施加一除 頻作業；及 一迴路控制單元，其根據經該除頻作業所獲之一 信號透過一回授迴路控制該延遲控制電路（18), 其中當該輸入時鐘信號被選取時，該時鐘選取電 _____ ~ 3 0 ~ 本紙張尺度逋用中國國家橾準（匚1^)八4洗格（210/297公釐） ----：--·--d—-----訂----- (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局员工消費合作社印氧 412857 A8 B8 ‘· C8 D8六、申請專利範圍 路（30)降低該除頻之一比例c 7. 依據申請專利範圍第6項之半導體裝置》其特擻在於 當該延遲控制電路（18)將一最大延遲量設定於該可變 延遲電路（12)而導致一湓位情況時，該除頻作業之該 比例被降低。 ' 8. 依據申請專利範圍第6項之半導證装置.其特激在於 更包含一固定延遲電路，其以該固定延遲量延遲一第 三信號來産生該第一信號，其中該除頻器（1S)産生該 第三信號和該第二信號。 9 · 一種半導體装置，其待歃在於包含： 一 DLL電路，其調整一時鐘時序； 一時鐘控制電路（13),其遘取被該DLL電路調整 的一輸入時鐘信號和一經延遲時鐘信號中之一；及 一輸出電路（15),其與由該時鐘控制電路（13)選 取的一時鐘信號同步地_出資料， 其中該DLL電路偽被控制成使得當該輸入時鐘倍 號被選取時，該延遲並不增大。 10. —種半導體裝置，其特激在於包含： —可變延遅電路（12)，其延遲一輸入時鐘信號以 産生一延遲時鐘倍號； 一時鐘控制電路（13)，其選取該輸入時鐘倍號與 該經延遲時鐘信號中之一； 一輸出電路（15)，其與由該時鐘控制電路（13)1 取的一時鐘信號同步地輸出資料；及 _-31- _ 本紙浪尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） ~ ^ * 裝 .¾ (請先閱讀背面之注意事項再填寫本頁) 412857 A8 B8 C8 … D8 々、申請專利範圍 一 DLL電路，其調整該可變延遅電路（12)之一延 遲， 其中該可變延遲電路（12)偽被控制成使得當該輸 入時鐘信號在該時鐘控制電路（13)中被選取時，該延 遲並不增大。 (請先閱讀背面之注意事項再填寫本頁〕 經濟部中央標準局負工消費合作社印裝 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨OX2?7公釐） 32-
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