TW405215B - The method of isolating the inner metal lining - Google Patents
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Description
__4Q.S 五、發明說明(1) β本發明是有關於一種隔離金屬内連線之方法, 疋有關於利用空氣隔離金屬内連線之方法。 ’別 隨著積體電路的積集度增加,在晶 足夠的面積來製作所需要的内連線 =去'供 體縮小後所增加的内連線需求,兩層以上的金;=Va, 便逐漸地成為許多積體電路所必須採用的方二 些功能較為複雜的產品,如微處理器,甚至需要 的金屬層,才得以完成微處理器内各個元件間的連接。 多重金屬内連線的製作,是在M0S電晶體的主 成之後才開始進行,因此击# AAAil ^ u此多重金屬内連線的製作,可視為 獨立的+導體製程。在多重金屬内連線製程中,兩 立的金屬内連線係相互交錯的,為了不讓第一層金屬内 線與第二層金屬内連線互相接觸而發生短路現象,因此金 屬層之間必須以介電材料加以隔離,也就是所謂的内金介 電材料(IMD),而需要相互導通的金屬内連線則以插栓 (plug)相連接。如第1A圖所示,提供一包含半導體元件之 基底1 0 0。其次,形成一絕緣層丨丨〇,例如氧化矽層於基 底1 0 0上。然後’再以習知的金屬化製程,形成複數個相 間隔的金屬内連線1 20於氧化矽絕緣層11 〇上。接著,請參 照第1B圖,利用化學氣相沉積法形成一低阻值介電層丨3〇 於絕緣層110以及金屬内連線12〇上。然後’再以習知的金 屬化製程’形成複數條方向與金屬内連線丨2〇相交錯的金 屬内連線140於低阻值介電層13〇上。如此,便可完成利用 低阻值介電層130隔離金屬内連線12〇以及140。
C:\Program Files\Patent\0548-3914-E.ptd第 4 頁 五、發明說明(2) 目前,適用於上述製程之介電材料有氧化矽(介電係 數4〜5)、四乙氧基矽化物(介電係數4〜5)、氮化矽(介'電 係數6〜9)、氮氧矽化物、磷矽玻璃(PSG)以及硼磷矽玻璃 (BPSG)等,且該些介電材料主要是利用化學氣相沉積法形 成;在線寬0 . 32 m,m製程中,該些介電材料之介電係數約為 4左右。有鑑於未來DRAM面積勢必越來越小,金屬内連線 之間的距離也越來越近,造成導線間的電阻—電容延遲效 應(RC-de 1 ay )將明顯影響到訊號速度,故發展出—低阻值 介電材料(K〈3)為當務之急。 本發明之特徵是揭示一種隔離金屬内連線之方法,其 步驟包括:提供一基底;形成一第一絕緣層於該基底上形 成一第一金屬内連線圖案於該第一絕緣層上;形成一第一 阻絕層適順性地覆蓋該第一金屬内連線圖案及該第一絕緣 層表面;形成一第二絕緣層於該第一阻絕層上;形成一光 阻圖案於該第二絕緣層上,並以該光阻圖案為罩幕,蝕刻 裸露的該第二絕緣層至該第一阻絕層為止,在該第一金屬 内連線圖案兩側分別定義出一架橋結構;形成一第二阻絕 層適順性地覆蓋該第一阻絕層以及該架橋結構;形成一厚 度大於該架橋結構之内金屬介電層於該第二阻絕層上;施 一平坦化處理,回蝕刻該内金屬介電層至位在該架橋結構 上之該第一阻絕層為止;形成一第三阻絕層於該第二内金 屬介電層上;形成一與該第—金屬内連線之方向互相交錯 的第二金屬内連線圖案於該第三阻絕層上;形成一保護層 適順性地覆蓋該第二金屬内連線圖案以及不含該第二金屬
C:\ProgramFiles\Patent\0548-3914-E.ptd第 5 頁 五、發明說明(3) 405215--1-—— 内連線圖案之該第三阻絕層;以微影及蝕刻的技術在不含 該第二金屬内連線圖案之保護層,定義出至少一貫穿該保 護層、該第三阻絕層、該第二阻絕層並使該内金屬介電層 裸露出來之微孔;以及經由該些微孔’使用適當的溶劑將 該内金屬介電層溶解之,並將該内金屬介電層掏空,形成 一隔離金屬内連線用的空穴。 ‘ 如上所述之方法,其中該第一、第二絕緣層是選自氧 化矽、四乙氧基矽化物(TE0S)、懸塗式玻璃(s〇G)、硼磷 矽玻璃(BPSG)、磷矽玻璃(PSG)等絕緣材料所構成之% 群,第金屬内連線之材料是選自鋁、銅、鋁銅合金、鋁 矽銅合金等導電材料所構成之族群;内金屬介電層係由低 陴值介電材料所構成,例如氧化矽、四乙氧基矽化物、 矽玻璃(PSG)、硼磷矽玻璃(BPSG)等;第一阻絕層、第二 阻絕層、第三阻絕層以及該保護層均可由氮化矽或者一 矽化物所構成;該第二金屬内連線之材料是選自鋁、銅、 鋁銅合金、鋁矽銅合金等導電材料所構成之族群。此 利用適當溶劑將該第二内金屬介電層掏空後,更可再施— 高溫烘烤處理步驟,將空穴内部的水氣及溶劑揮發 後再將該些微孔封住。另外,在將該些微孔封住前,在、 在該空穴内填入惰性氣體,然後再施行封口步驟, 惰性氣體可為氮氣或者鈍氣。 、Sx 為使本發明之優點以及特徵更清楚可見,玆將以 明之較佳實施例並配合相關圖式,於實施發 圖式之簡單說日月: τ #細說明。
五、發明說明(4) 五、發明說明(4) 用低阻值介電層隔離 較佳實施例的剖面製 140〜金屬内連線; 300〜金屬内連線; 〜硼磷矽玻璃層; ;280〜内金屬介電 丨;3 3 0〜空穴。 第1A〜1B圖顯示的是習知一種利 金屬内連線之剖面製程部分立體圖。 第2A〜2H圖顯示的是本發明之一 程部分立體圖。 符號說明: 130 230 250 層 1 0 0〜基底;11 0〜絕緣層;1 2 〇 、内金屬介電層。 200〜基底;210〜絕緣層;22〇, 、270、290〜氮化矽阻絕層;24〇 、光阻圖案;2 60〜架橋支撐結構 310〜氮化矽保護層;32〇〜微孔 實施例: 首先’請參照第2A圖’先提供一基底2〇〇,且該基底 200上可包含有其他的半導體元件(未顯示)。其次,形成 一絕緣層210 ’例如硼磷矽玻璃層(BPSG),於基底2 00上。 然後’再以習知的金屬化製程在硼磷矽玻璃層2 1 〇上形成 複數條相間隔的金屬内連線220。 然後’請參照第圖,以習知的化學氣相沉積法形成 一氮化矽層230,適順性地覆蓋於金屬内連線220以及硼磷 矽玻璃層21 0上,作為後續蝕刻製程的阻絕層。 然後,請參照第2C圖,先形成一硼磷矽玻璃層240於 氮化矽層230上,然後再利用微影程序形成一光阻圖案250
C:\ProgramFiles\Patent\0548-3914-E.ptd第 7 頁 _405215___ 五、發明說明(5) 於领填矽玻璃層240上,用以定義出預定的架橋支推結 構。 、。 然後’請參照第2D圖,以光阻圖案250為蝕刻罩幕, 利用習知的乾蝕刻法’去除未被光阻圖案250所覆蓋之棚 磷矽玻璃層240至氮化矽層230為止,在金屬内連線22〇兩 侧分別定義出一架橋支撐結構2 6 0。 接著’請參照第2E圖,去除光阻圖案250後,再以習 知的化學氣相沉積法形成另一氮化石夕層2 7 〇,適順性地覆 蓋於氮化矽層23 0以及架橋支撐結構260表面。然後,形成 一厚度大於架橋支撐結構26 0的内金屬介電層28 0,例如硼 填石夕玻璃層,於氮化矽層270表面,再以化學機械研磨法 進行平坦化處理,去除多餘的硼磷矽玻璃層280至位在硼 磷矽玻璃層240表面的氮化矽層270為止。 然後,請參照第2 F圖,於平坦的领填石夕玻璃層2 8 〇表 面形成另一氮化矽層2 9 0 ’然後再以習知的金屬化製程, 形成複數條與金屬内連線220相交錯的金屬内連線30〇於氮 化矽層2 9 0上。接著,再以化學氣相沉積法形成一氮化矽 所構成之保護層31 0適順性地覆蓋金屬内連線3 0 〇以及氮化 矽層2 9 0。 然後,請參照第2G圖’利用微影程序及蝕刻技術在兩 架橋支樓結構260之間的區域定義出複數個貫穿氮化石夕層 保護層310、氮化矽層29 0、氮化矽層270的微孔320,並使 蝴鱗碎玻璃層280裸露出來’其直徑大小可視線寬大小加 以調整。在此實施例中’該些微孔3 2〇之直徑大小約為
C:\ProgramFiles\Patent\0548-3914-E. ptd第 8 頁 40521^ 五、發明說明(6) 0. 2mm。然後’再以可溶解硼磷矽玻璃的適當溶劑,例如 稀氫氟酸(DHF),經由微孔32〇逐漸地將硼磷矽玻璃層280 溶解’並且掏空,形成一如第2G圖所if示的空穴330。利 用空穴3 30内的空氣,便可取代原先隔離金屬内連線22〇以 及30〇的硼峨梦玻璃層28(),其介電係數約為1.〇〇4,比習 知的任何一種低阻值介電層之介電係數還來得低。 此外’利用稀氫氟酸(j)HF)將硼磷矽破璃240掏空後, 可再施一咼溫烘烤處理步驟,將空穴32〇内的水氣以及溶 劑揮發掉’然後再施—封孔的步驟;或者,高溫烘烤後, 於封孔前先將惰性氣體例如氮氣或者鈍氣經由微孔32〇灌 入空穴330内,然後再施行封孔的步驟。 如上所述,利用本發明所揭示的方法,選擇適當的溶 劑將低阻值介電層溶解掠後,伟·4卩田办友 电曰冷解禪後,便可利用空氣或者惰性氣體 知的低阻值介電材料,而獲得一介電係數約為Μ Λ 僅可隔離金屬内連線’並且可有效地改善電阻 -電容延遲現象(RC-delay)。 电 限定發:較佳實施例揭露如上’然其並非用以 所Γ習此技藝者,在不脫離本發明之精神 _範圍内,所作之各種更動與潤#,均落在 範圍内。此外’本發明之伴嘈e 赞月的專利 圍所界定者為準保護範圍當視後附之申請專利範
Claims (1)
- _405215_ 六、申請專利範圍 1. 一種隔離金屬内連線之方法,其步驟包括: 提供一基底; 形成一第一絕緣層於該基底上 形成一第一金屬内連線圖案於該第一絕緣層上; 形成一第一阻絕層適順性地覆蓋該第一金屬内連線圖 案及該第一絕緣層表面; 形成一第二絕緣層於該第一阻絕層上; 形成一光阻圖案於該第二絕緣層上,並以該光阻圖案 為罩幕,蝕刻裸露的該第二絕緣層至該第一阻絕層為止, 在該第一金屬内連線圖案兩側分別定義出一架橋結構; 形成一第二阻絕層適順性地覆蓋該第一阻絕層以及該 架橋結構; 形成一厚度大於該架橋結構之内金屬介電層於該第二 阻絕層上; 施一平坦化處理,回蝕刻該内金屬介電層至位在該架 橋結構上之該第二阻絕層為止; 形成一第三阻絕層於該第二内金屬介電層上; 形成一與該第一金屬内連線之方向互相交錯的第二金 屬内連線圖案於該第三阻絕層上; 形成一保護層適順性地覆蓋該第二金屬内連線圖案以 及不含該第二金屬内連線圖案之該第三阻絕層; 以微影及蝕刻的技術在不含該第二金屬内連線圖案之 保護層,定義出至少一貫穿該保護層、該第三阻絕層、該 第二阻絕層並使該内金屬介電層裸露出來之微孔;以及C:\ProgramFiles\Patent\0548-3914-E. ptd第 10 頁 經由該些微孔,使用適當的溶劑將該内金屬 解之,並將該内金屬介電層掏空,形成一隔離金 用的空穴。 2. 如申請專範圍第1項所述之方法,其中該j 層是選自氧化矽、四乙氧基矽化物(TE〇s)、懸塗 (SOG)、硼磷矽玻璃(BPSG)、以及磷矽玻璃(pSG) 料所構成之族群。 3. 如申請專利範圍第2項所述之方法,其中該 緣層是领碌石夕玻璃(BPSG)。 4. 如申請專利範圍第1項所述之方法,其中該 屬内連線之材料是選自鋁、銅、鋁銅合金、鋁矽姜 導電材料所構成之族群。 5. 如申請專範圍第1項所述之方法’其中該第 層是選自氧化矽、四乙氧基矽化物(TE〇s)、懸塗3 (SOG)、硼磷矽玻璃(BPSG)、以及磷矽玻璃(psG)考 料所構成之族群。 6. 如申請專利範圍第5項所述之方法,其中該 緣層係硼磷矽玻璃(BPSG)。 7·如申請專利範圍第丨項所述之方法,其中該 介電層係由低阻值介電材料所構成。 8. 如申請專利範圍第7項所述之方法,其中該 介電材料係選自氧化矽、四乙氧基矽化物(H〇s)、 璃(psg)以及;硼磷矽玻璃(BPSG)m構成之族群。 9. 如申請專利範圍第8項所述之方法,其中該 介電層浮 屬内連鱗 $ —絕緣 式玻璃 等絕緣材 第一絕 第一金 同合金等 二絕緣 C玻璃 [絕緣材 第二絕 内金屬 低阻值 磷矽玻 低阻值 六、申請專利範圍 η電材料係硼磷矽破璃(BPSG)。 1 〇 .如申凊專利範圍第1項所述之方法 絕層係由氮化矽所構成。 @ @ ^ 申請專利範圍第1項所述之方法 ,邑層係由虱化矽所構成。 12 ·如申請專利範圍第1項所述之方法 絕層係由氮化矽所構成。 13.如申凊專利範圍第1項所述之方法 係由氮化石夕所構成。 14如申請專利範圍第1項所述之方法 其中該第一阻 其中該第二阻 其中該第三阻 其中該保護層 其中該第二金 紹石夕銅合金等 銅、鋁銅合金 屬内連線之材料是選自鋁 導電材料所構成之族群。 其中該適當溶 其中在以適當 15. 如申請專利範圍第9項所述之方法 劑為稀氩氟酸(DHF )。 16. 如申请專利範圍第1項所述之方法’其中在以適售 命劑將該内金屬介電層溶解並掏空後,更包括一高溫烘轉 處理步驟,將空穴内部的水氣及溶劑揮發掉。 17. 如申請專利範圍第16項所述之方法’其中在高溫 烘烤步驟完成後,更包括一將該呰微孔封住的步驟。 18. 如申請專利範圍第17項所述之方法,其中在將該 些微孔封住前,可在該空穴内填入惰性氣體,然後再施行 封口步驟。 19. 如申請專利範圍第18項所述之方法,其中該惰性 氣艘可為氮氣或者鈍氣。 C:\Program Files\Patent\〇548-3914-E.ptd第 12 頁
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US5559055A (en) * | 1994-12-21 | 1996-09-24 | Advanced Micro Devices, Inc. | Method of decreased interlayer dielectric constant in a multilayer interconnect structure to increase device speed performance |
US5783864A (en) * | 1996-06-05 | 1998-07-21 | Advanced Micro Devices, Inc. | Multilevel interconnect structure of an integrated circuit having air gaps and pillars separating levels of interconnect |
US5759913A (en) * | 1996-06-05 | 1998-06-02 | Advanced Micro Devices, Inc. | Method of formation of an air gap within a semiconductor dielectric by solvent desorption |
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US5968851A (en) * | 1997-03-19 | 1999-10-19 | Cypress Semiconductor Corp. | Controlled isotropic etch process and method of forming an opening in a dielectric layer |
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