A7 3962pif.doc/008 B7 五、發明説明（（） ' — 本發明是有關於一種積體電路半導體記憶體裝竈，且 特別是有關於一種此種裝置之預燒（burn_in)電路，用以篩 選有缺陷的內部電路裝置。 半導體裝置製造商通常都會對新產品、設計變化以及 製程變化來控制測試裝置可靠度，以增進裝置效能表現及 增加生產良率。 半導體記憶體裝置例如動態隨機存取記憶體 (DRAMs)、靜態隨機存取記憶體（SRAMs)或可電除且可程 式唯讀記憶體(EEPROMs)，經歷先前於努力偵測缺陷或裝 置功效之應力測試（一般稱爲”預燒測試"），藉以防止其他無 缺1¾裝置之惡化。此種應力測試一般都是在裝置進行封裝 製程之前或之後來執行。裝置在經歷嚴格的操作狀況〜段 時期’舉例來說’將裝置置放在一高溫及高電壓之不正常 狀況中’則許多正常狀況下之裝置壽命及效能可被預知， 藉以確保裝置的可靠度。發現有缺陷的裝置時將之丟棄。 舉例來說，目前應力測試技術已被揭露於美國專利第 4,380,805 ; 5,363,333 ;以及 5,590,079 號中，均倂入本案 供參考。 具有主子兀..f與次子兀線之階層式子兀線結構（亦如 同”分開"或元線結構）之積體電路半導體記憶體裝 置’其具有一 例如16Mb或以上。若此種字元線 結構要求每4 晶矽之次字元線僅有一金屬線做爲 一主字兀線，最好爲提供一充足的金屬間距，以便 更多的記憶胞可形成於相鄰之主字元線間。在此結構下， 可建構一高積集密度（例如64Mb或更大）裝置而無須增加 I I I I i . 訂 線 (誚先閱讀背面之注意事項再填寫本頁} 本紙乐尺度適用中國國家榡肀（>NS ) μ規格（210X297公f ) 3962pii\doc/008 A7 B7 ~~一… 五、發明説明（2 ) 晶片面積。例如此種字元線結構已揭露於美國專利第 5，148,401 ; 5,416,748 ; 5,761，135 ;以及 5,764,585 號中。 般主字元線間之間距減小’則記憶胞的大小亦隨之 降低。因此，在具有相對小幾何排列之高積集記憶胞裝置 中，相鄰主字元線之細微橋接現象將較易發生。如習知所 述，此種細微橋接現象將導致主字元線發生短路現象，因 而造成更多的裝置失敗率。 爲了降低預燒時間並改善賦予應力之效能，具有階層 式字元線結構之高密度記憶體裝置之預燒測試，可以下列 方法來完成，一是同時選擇所有次字元線，另一是依序選 擇奇數及偶數之字元線。 在此種預燒測試期間，因爲每一字元線對應於多條次 字元線，佔據一晶片之相對大面積的所有主字元線將會被 選擇，以便使相鄰主字元線間不會有電位差產生。因此， 由於在測試時其爲無應力，故主字元線上之細微橋接現象 將無法消除，因此造成降低裝置可靠度。 因此，本發明的目的，就是在改善積體電路半導體記 憶體裝置的可靠度。 本發明的另一目的，提出一種預燒電路，適用於具有 階層式字元線結構之半導體記億體裝置。 本發明的再一目的，提出一種預燒電路，其可消除具 有階層式字元線結構之半導體記憶體裝置之主字元線上的 細微橋接缺陷。 爲達成上述和其他目的，本發明提供一種積體電路記 億體裝置，包括複數條第一字元線耦接複數個記億胞，複 本紙银尺度珀川中國囤家標率（rNS ) Λ4規格（2!OX 297公釐） ---·---^----^------ΐτ------^ (銪先閱讀背面之注意事項再填寫本頁) A7 B7 3962pif.doc/008 五、發明説明（乃） 數條第二字元線，每一第二字元線對應於一部份之第一字 元線，一列位址緩衝電路產生複數個內部列位址訊號，以 回應外部列位址訊號，以及一預燒控制電路於相鄰第二字 元線間產生一電位差，以回應在預燒測試模式期間之一部 份之外部列位址訊號。上述預燒控制電路控制列位址緩衝 電路，以選擇性地調整一部份之內部列位址訊號的電位， 並伴隨定址在預燒測試模式中之第二字元線。 依照本發明一較佳實施例，一種具有階層式字元線結 構之積體電路記憶體裝置，包括一列位址緩衝電路，產生 內部位址訊號來選擇性地驅動主字元線，以回應外部列位 址訊號，以及一預燒控制電路，產生第一與第二控制訊號， 以回應一部份之外部列位址訊號與代表預燒測試模式之一 外部供給訊號。列位址緩衝電路可選擇性地調整一部份之 內部列位址訊號的電位用以主字元線之選擇，以回應第一 與第二控制訊號。特別是，列位址緩衝電路調整最小有效 位元位置之一對內部列位址訊號的電位，以回應第一與第 二控制訊號。依照此實施例，當主字元線選擇性地在預燒 測試模式下被驅動時，可有效地完成賦予應力於記憶體裝 置上’藉以改善裝置可靠度。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂’下文特舉較佳實施例，並配合所附圖式，作詳細 說明如下： 圖式之簡單說明： 弟1圖繪7K的是依照本發明一較佳實施例的一種半導 體記憶體裝置的方塊圖； 本紙认尺度適川中國國家標今（（’NS ) Λ4規格（210X 297公f ) (誚先閲讀背面之注意事項再填寫本頁) 、-* "
3962pif'.tt〇c/008 A ——---——^ _B7 _ 五、發明説明（u) — 第2 _繪示的是第1圖之預燒控制電路的範例圖；
第3 ®繪不的是第1圖之第一（1st)位址緩衝器的範例 圖；I 弟4陶繪不的是第1圖之個別第二（2nd)位址緩衝器的 範例圖；以及 第5 I®繪示的是依照本發明之半導體記憶體裝置於預 燒測試模式下的時序圖。 實施例 請參照第1圖，其繪示的是依照本發明一較佳實施例 的一種積體電路半導體記憶體裝置的方塊圖。半導體記憶 體裝置包括一記憶胞陣列100、主字元線MWLO-MWL127,以及次字元線SWL0-SWL511。四條次字元線（例 如SWL0-SWL3)對應於一條主字元線(例如MWL0)。主字 元線MWL0-MWL127耦接一列解碼器120。TTL準位之外 部列位址訊號A0-A8提供至一列位址緩衝電路160，其中 列位址緩衝電路160係由9個位址緩衝器162，164-1〜164-8所組成。位址緩衝器162,164-1〜164-8係經由一位址緩衝 致能訊號4 RAE來致能。在正常模式期間，訊號RAE會 被觸發（"高"），以及在預燒測試模式期間，訊號4 RAE不 會被觸發（”低"）。在正常操作模式期間’當一位址鎖存致能 訊號(/) RAL被觸發時（"高”），每一位址緩衝器162，164_ 1〜164-8鎖住一對應外部列位址訊號A0-A8之一。在預燒 模式期間，位址鎖存致能訊號4 RAL會變爲非觸發（"低"）。 列位址緩衝器162,164-1〜164-8經由外部列位址訊號 A0-A8，會產生內部歹丨J位址訊號RA0-RA8以及CMOS準位 -----·----餐------1Τ------.^ ; (鄣先閱讀背面之注意事項再填寫本頁) 木紙乐尺度进川中國κ家標彳（（、NS)規格（2丨0x 297公茇） A7 3962pil'.doc/008 五、發明説明（< ) 之瓦而-瓦石。換句話說，位址緩衝器162(”第一位址緩衝器 ”）接收外部列位址訊號A2,並產生一對內部列位址訊號 RA2與^。其他位址緩衝器164-1〜164-8("第二位址緩衝 器··)分別接收外部列位址訊號A0,A1，A3,...,A8，並分別產 生八對內部列位址訊號RAO與瓦函；RA1與; RA3與 瓦石；...；以及RA8與瓦石。內部列位址訊號RAO-瓦石被提 供至列解碼器120。 內部位址訊號RAO、RA1、瓦而及巧Ϊ用以可選擇性地 驅動對應一條主字元線（例如MWL0或MWL127)之四條次 字元線（SWL0-SWL3或SWL508-SW511)。列解碼器120經 由解碼位址訊號RAO、RA1、瓦函及Μ，產生次字元線選 擇訊號ΡΧ0-ΡΧ3。次字元線選擇訊號ΡΧ0-ΡΧ3被提供至個 別次字元線驅動器（未顯示），其佈置在次字元線之交叉點 及次字元線選擇訊號傳輸線垂直於次字元線之位置。每一 次字元線驅動器可選擇性地驅動對應之四條次字元線，以 回應訊號ΡΧ0-ΡΧ3。 其他內部位址訊號RA2-RA8及石ϊ-瓦否用以可選擇性 地驅動主字元線MWL0-MWL127。也就是說，經由解碼位 址訊號RA2-RA8及瓦石-瓦石，列解碼器120可選擇性地驅 動主字元線MWL0-MWL127。 所有的位址緩衝器162,164-1-164-8可經由一位址重設 訊號(/» RAR重設。當位址重設訊號0 RAR觸發時（"高"）’ 緩衝器162,164-1〜164-8會分別輸出低準位之位址訊號 汉八0，艮八1，汉八3,...,11八8,^0，涵，涵，...以及.。 本發明之半導體記憶體裝置也包括一預燒控制電路 8 $紙张尺度道州中國國家標帑((’NS)A4規格（210X297公漦) 111 5^* n 訂 線 . 产 (誚先閱讀背面之注意事項再填寫本頁) A7 3962pif.doc/008 五、發明説明（G ) 14〇。預燒控制電路14〇接收一預燒測試致能訊號 及兩位元之外部列位址訊號A2與A3。在預燒模式τ，位 址訊號Α2與A3用以決定要選擇全部、偶數或奇數之主字 元線。在預燒測試模式期間，訊號0 WBE會被觸發（”高”）， 在正常模式期間，訊號0 WBE不會被觸發（"低”）。訊號^ WBE也會被傳送至位址緩衝器164-1〜164-8。在預燒測試 模式期間，爲了在相鄰主字元線MWL0-MWL127間產生— 電位差，預燒控制電路140產生兩個控制訊號0 NWEO與 0NWE1，以回應預燒測試致能訊號0WBE及外部列位址 訊號Α2與A3。控制訊號(/> NWE0與0 NWE1會被提供給 位址緩衝器162。 預燒控制電路140之真値表如下： (誚先閲讀背面之注意事項再填寫本頁) -裝. *1Τ 附表1 輸入 輸出 φ WBE Α2 A3 φ NWEO φ NWE1 L X X L L Η L L H H Η L H H L Η H L L H X :不確定，Η :高準位，L :低準位 線 預燒控制電路140及位址緩衝器162會在預燒測試模 式期間，於相鄰主字元線間產生一電位差。換句話說，在 預燒測試模式期間，預燒控制電路140控制列位址緩衝器 162選擇性地調整伴隨主第二字元線之內部列位址訊號的 一部份(亦即RA2與電位，將詳細描述於下。 本紙張尺度iijj种酬諸( ('NS ) Λ视格（2丨0X297公黎） A7 B7 3962pi Γ.doc/008 五、發明説明（7 )
第2圖繪示的是第1圖之預燒控制電路140的範例電 路架構圖。請參照第2圖，預燒控制電路140包括反相器 10與’以及NOR閘11與12。預燒測試致能訊號0 WBE —般是經由反相器1〇供應至NOR閘11與12。外部 位址A2與A3分別供給至NOR閘11與12。NOR閘11之 輸出端經由反相器13與14提供控制訊號0 NWE0。NOR 閘12之輸出端經由反相器I5與16提供控制訊號0 NWE1。 在正常模式下，若訊號4 WBE是非觸發（”低”），則控 制訊號4NWE0與0NWE1都會變成低準位而與位址訊號 A2與A3無關。在預燒測試模式下，訊號0 WBE會變爲主 動（”高”），然而，控制訊號</> NWE0與0 NWEi之準位會依 據訊號WBE與外部位址訊號A2與A3之可能組合。在 此種情形下，當位址訊號A2與A3都是低準位時，訊號0 NWE0與</» NWE1會變爲高準位。此外，當位址訊號A2與 A3都是高準位時，個別訊號0NWEO與0NWE1會變爲低 準位。 請參照第3圖，其繪示的是第1圖之第一位址緩衝器 120的範例圖。第一位址緩衝器120包括反相器17,18,38,37 與44;N通道MOS(NMOS)開關電晶體22,36與43; — CMOS 傳輸閘電路23 ; —鎖存電路27 ;以及NAND邏輯電路32 與39。傳輸閘電路23包括一 PMOS電晶體24、一 NMOS 電晶體25及一反相器26。 鎖存電路27係由兩個交錯耦合反相器28與29所組 成。反相器18與NAND邏輯電路32與39具有相同之架 本纸依足戾用中國國家榡率（rNS ) Λ4規格（210Χ 297公釐） _ _ n n D m T _ n I _ n _ (請先閱讀背面之注意事項再填寫本頁) ^•"^ψ^^^^ρ^'^^ίρ^-'ν A7 39A2pir.d〇c/008 五、發明説明（》） 構’如同具有時間變化特質之動態邏輯電路。動態反相器 18包括P通道MOS電晶體19與20以及一NMOS電晶體 21 ’其源極-汲極傳導路徑（亦即通道）串接於一電源供應電 壓Vcc與一參考電壓（亦即接地電壓）Vss之間。 TTL準位之外部列位址訊號A2供給至電晶體20與21 之閘極。動態NAND邏輯電路32包括一 PMOS電晶體33 與一 NAND閘34。動態NAND邏輯電路39包括一 PMOS 電晶體4〇與一 NAND閘41。開關電晶體22之傳導路徑與 動態反相器18內之電晶體22的傳導路徑平行。 位址緩衝致能訊號4 RAE供給至電晶體19與22之閘 極。一對應外部列位址訊號A2供給至電晶體20與21之 閘極。外部位址訊號A2經由動態反相器18與傳輸閘電路 23傳送至鎖存電路27中。傳輸閘電路23之開啓/關閉以回 應位址鎖存致能訊號4 RAL。 鎖存電路27之輸出提供至動態邏輯電路32內之 NAND閘34之一輸入端，以及經由反相器38提供至動態 邏輯電路39內之NAND閘41之一輸入端。NAND閘34 與41之其他輸入端接收位址重設訊號0 RARaNMOS開關 電晶體36具有其本身之傳導路徑耦接於節點35與接地電 壓Vss間。NMOS開關電晶體43也具有其本身之傳導路徑 耦接於節點42與接地電壓Vss間。 訊號0NWE1提供至電晶體33與36之閘極。訊號0 NWE0提供至電晶體40與43之閘極。反相器37與44分 別輸出CMOS準位之列位址訊號RA2與瓦石。列位址訊號 RA2用以選擇奇數主字元線MWL1，MWL3，..·，以及 本紙张尺度邊用中國围家標準（（、NS ) Λ4規格（210X 297公釐） ---,--^----策------,玎------^ (誚先閲讀背面之注意事項再填寫本頁) A7 A7 3962pH.doc/()08 B7 _ 五、發明説明（^ ) MWLI27。換言之，當列位址訊號RA2被觸發時，奇數主 字元線MWL1，MWL3，...，以及MWL127也會被觸發。位址 訊號瓦石用以選擇偶數主字元線MWL0,MWL2,..·,以及 MWL126。 第4圖繪示的是個別第二位址緩衝器164-1至164-8 的範例圖。請參照第4圖，位址緩衝器164-k(其中k=l,2，·..， 或8)包括反相器45,46,58與61; — NMOS開關電晶體5〇 ; —傳輸閘電路51 ;—鎖存電路55 ;以及NAND閘59,60,62 與63。 反相器46是一動態電路，其係由電晶體47,48與49 所組成。電晶體47-49之傳導路徑串接於電源供應電壓Vcc 與接地電壓Vss之間。開關電晶體50之傳導路徑與動態反 相器46內之電晶體49的傳導路徑平行。 位址緩衝致能訊號4 RAE供給至電晶體45與50之閘 極。TTL準位之一對應外部列位址訊號Ai(其中i=〇，l，3,4，···， 或8)經由動態反相器46與傳輸閘電路51供給至鎖存電路 55中，其中鎖存電路55係由父錯锅合之反相器56與5<7 所組成。傳輸閘電路51之開啓/關閉以回應位址鎖存致能 訊號0 RAL。 鎖存電路55之輸出提供至NAND閘59之一輸入端’ 以及經由反相器58提供至NAND閘60之一輸入端。NAND 閘59與60之其他輸入端接收位址重設訊號</> RAR°NMOS 閘59之輸出提供至NAND閘62之一輸入端，以及NAND 閘60之輸出提供至NAND閘63之一輸入端。預燒測試致 能訊號0 WBE經由反相器61供給至NAND閘62與63之 )、紙張尺廋诮用中國國家標率（（，NS ) Λ4規格（210X 297公t ) 111 11 訂—— — 線 (讀先閱讀背面之注意事項再填寫f ) A7 A7 3962pit.d«c/008 B7 五、發明説明（) 其他輸入端。NAND閘62與63分別輸出CMOS準位之〜 對應對之內部列位址訊號RAi與其中或 8) ° - 第5圖繪示的是依照本發明之半導體記憶體裝置於預 燒測試模式下的時序圖° 請參照第5圖，預燒測試模式開始於下列應用：高準 位之晶片致能訊號茂、低準位之位址緩衝致能訊號0 RAE、低準位之位址重設訊號4 RAR ’以及高準位之外部 與內部預燒測試致能訊號WBE與4 WBE。 在週期T1中，當外部列位址訊號A2與A3都是低準 位時，控制訊號0 NWE0與0 NWE1兩者都是高準位(請參 照第2圖及附表1)。因此’第一位址緩衝器內162之開關 電晶體3 6與4 3會被開啓，而其電晶體3 3與4 0會被關閉（請 參照第3圖），以便內部位址訊號RA2與瓦石爲高準位。因 此，所有的主字元線（亦即包括偶數與奇數主字元 線)MWL0-MWL127會被觸發。 在週期T2期間’假如外部列位址訊號A2與A3分別 變爲低準位與高準位，則控制訊號0NWEO與</»NWEl分 別會變爲高準位與低準位（請參照第2圖及附表1)。因此， NAND邏輯電路32會變爲致能，開關電晶體36會變爲不 可傳導’而NAMD邏輯電路39會維持在抑制（disabled)， 以及開關電晶體43會被開啓，使得節點35變爲高準位而 節點42維持在低準位（請參照第3圖）。內部位址訊號RA2 與瓦ϊΐ因此分別爲低準位與高準位。因此，只有偶數主字 元線MWLO，MWL2,…，MWL126會被觸發。結果，在相鄰 ---_--1----^------1T------m {"先閱讀背面之注意事項再填寫本頁j 本纸张尺度珀用中國國家標肀（rNS ) Μ規格（210X297公f ) A7 3902pi('.doc/0 0 8 五、發明説明（（f ) .奇數與偶數主字元線間會有一電位差產生。 在週期T3期間，假如外部列位址訊號A2與A3分別 變爲高準位與低準位，則控制訊號0NWEO與0NWE1分 別會變爲低準位與高準位（請參照第2圖及附表1)。因此， NAND邏輯電路32會變爲抑制，開關電晶體36會變爲可 傳導，而NAND邏輯電路39會變爲致能，以及開關電晶 體43會變爲不可傳導，使得節點35變爲低準位而節點42 變爲高準位（請參照第3圖）。內部位址訊號RA2與^因 此分別爲高準位與低準位。因此，只有奇數主字元線MWL1, MWL3,...,MWL127會被觸發。結果，在相鄰主字元線間會 有一電位差產生。 綜上所述，依照本發明，當具有階層式字元線結構之 半導體記憶體裝置的主字元線選擇性地在預燒測試模式下 被驅動時，可有效地完成賦予應力於記憶體裝置上，藉以 改善裝置可靠度。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 t 种衣 訂 線 > 零 (誚先閲讀背面之注意事項再填寫本頁) 本紙张尺廋適用中國國家標哼（rNS Μ4規格（210Χ 297公梵）