KR19990042146A - 반도체 메모리 장치의 번-인 제어 회로 - Google Patents

반도체 메모리 장치의 번-인 제어 회로 Download PDF

Info

Publication number
KR19990042146A
KR19990042146A KR1019970062868A KR19970062868A KR19990042146A KR 19990042146 A KR19990042146 A KR 19990042146A KR 1019970062868 A KR1019970062868 A KR 1019970062868A KR 19970062868 A KR19970062868 A KR 19970062868A KR 19990042146 A KR19990042146 A KR 19990042146A
Authority
KR
South Korea
Prior art keywords
word lines
burn
address signals
signals
row address
Prior art date
Application number
KR1019970062868A
Other languages
English (en)
Other versions
KR100257580B1 (ko
Inventor
임종형
강상석
류병일
이진석
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019970062868A priority Critical patent/KR100257580B1/ko
Priority to TW087116950A priority patent/TW399213B/zh
Priority to JP33478598A priority patent/JP4068241B2/ja
Priority to US09/199,903 priority patent/US6084808A/en
Publication of KR19990042146A publication Critical patent/KR19990042146A/ko
Application granted granted Critical
Publication of KR100257580B1 publication Critical patent/KR100257580B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/025—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in signal lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명의 신규한 반도체 메모리 장치는 번-인 제어 회로를 제공하며, 상기 번-인 제어 회로는 번-인 테스트 동작 동안에 번-인 동작을 알리는 신호 및 적어도 2 비트의 어드레스 신호들에 응답하여서 메인 워드 라인들을 어드레싱하기 위한 행 어드레스 신호들 중 최하위 비트를 제어하기 위한 제어 신호들을 발생한다. 그리고, 상기 제어 신호들에 제어되는 어드레스 버퍼는 그것의 레벨에 따라 짝수번째/홀수번째 메인 워드 라인들을 선택하기 위한 행 어드레스 신호들을 발생한다. 이로써, 번-인 테스트 동작 동안에 메인 워드 라인들이 선택적으로 활성화된다. 즉, 인접한 메인 워드 라인들 사이에 전위차가 형성되기 때문에 번-인 테스트 동작 동안에 스트레스 효과를 극대화함으로써 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.

Description

반도체 메모리 장치의 번-인 제어 회로(BURN-IN CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 신뢰성을 향상시킬 수 있는 번-인 제어 회로 (burn-in control circuit)를 갖는 반도체 메모리 장치에 관한 것이다.
다이나믹 램 (dynamic RAM : DRAM) 또는 스태틱 램 (static RAM : SRAM)과 같은 반도체 메모리 장치에서, 칩의 패키지 공정 이전 또는 이후에 번-인 동작 (또는 스트레스 동작)이 일반적으로 수행된다. 그러한 번-인 테스트는 동일한 칩에 저장된 메모리 셀들의 결합들 (예컨대, 브리지성 공정 결함) 또는 내구력 (strength)을 검사하기 위해서 요구되며, 외부 전원 전압 (exterior supply voltage) 또는 상기 전원 전압보다 더 높은 전압이 각 메모리 셀들에 공급됨으로서, 메모리 셀들이 좋은 상태 (good state)인지 또는 나쁜 상태 (bad state)인지를 검사할 수 있다. 번-인 테스트는 실질적으로 반도체 산업에서 수행되어 왔고 그리고 더욱 효과적인 번-인 테스트를 수행하기 위한 노력들이 행해져 왔다.
반도체 메모리 장치가 고집적화됨에 따라 그것의 레이 아웃 역시 고집적화에 적합한 구조로 변화되어 왔다. 그 중 하나가 계층적인 워드 라인 구조 (hierarchical word line structure, 또는 분할 워드 라인 구조)이다. 예컨대, 16M DRAM에서 복수 개의 메모리 영역들 중 하나의 메모리 영역에 할당된 512개의 워드 라인들을 선택하고 구동할 경우 워드 라인용 도전선이 길어짐에 따라 유발될 수 있는 문제점들이 많다. 이를 해결하기 위한, 앞서 언급된, 계층적인 워드 라인 구조 또는 분할 워드 라인 구조에 의하면, 512개의 워드 라인 (이후, 서브 워드 라인이라 칭함)들 중 n개 (예컨대, 4 개) 당 하나의 도전선 (예컨대, 메인 워드 라인)을 할당함으로써 서브 워드 라인들이 선택적으로 구동된다(도 1 참조).
n개의 서브 워드 라인들 (통상적으로, 폴리 실리콘으로 이루어짐)에 대응하는 메인 워드 라인 (통상적으로, 금속선으로 이루어짐)은, 레이 아웃 측면에서 살펴볼 때, 일반적으로 대응하는 서브 워드 라인들 상에 그리고 셀 어레이 영역 (복수개의 메모리 영역들을 구비함)에 걸쳐 전체적으로 배치된다 (도 1 참조).
앞서 언급된 계층적인 (또는 분할) 워드 라인 구조를 갖는 DRAM에서 번-인 동작이 수행되는 경우, 일반적으로 행 어드레스 신호들 (row address signals)를 기준으로 하여서 서브 워드 라인들 중 짝수번째/홀수번째 라인들이 번갈아 활성화되거나 또는 모든 서브 워드 라인들이 동시에 활성화된다. 이로 인해서, 인접한 서브 워드 라인들 사이에 전위차가 발생되도록 하여서 공정 결함 예컨대, 브리지성 공정 결함에 스트레스를 가함으로써, 브리지성 공정 결함을 없앨 수 있거나 또는 제거되지 않은 경우 패키지 공정 이전에 즉, 웨이퍼 상태에서 불량 다이를 판별할 수 있게 된다.
하지만, 종래 기술에 따른 번-인 테스트 동안에 분할 또는 계층적인 워드 라인 구조를 갖는 DRAM에서 n개의 서브 워드 라인들에 대응하는 각 메인 워드 라인은 모두 활성화되어 있기 때문에, 브리지성 공정 결함이 발생할 가능성이 높은 메인 워드 라인들에 스트레스를 가할 수 없다. 즉, 모든 메인 워드 라인들이 번-인 테스트 동작 동안에 동일한 전위 레벨을 갖기 때문에, 메인 워드 라인들 사이에 전위차가 형성되지 않는다.
따라서 본 발명의 목적은 메인 워드 라인과 서브 워드 라인으로 분할된 워드 라인 구조에서 번-인 테스트 동작에 메인 워드 라인들 사이에 전위차를 발생시킴으로써 메인 워드 라인에 스트레스를 가할 수 있는 번-인 제어 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 신뢰성을 향상시킬 수 있는 번-인 제어 회로를 갖는 반도체 메모리 장치를 제공하는 것이다.
도 1은 본 발명의 바람직한 실시 예에 따른 번-인 제어 회로를 구비한 반도체 메모리 장치의 구성을 보여주는 블록도;
도 2는 본 발명의 바람직한 실시 예에 따른 도 1의 번-인 제어 회로를 보여주는 회로도;
도 3은 본 발명의 바람직한 실시 예에 따른 도 1의 제 1 어드레스 버퍼 회로를 보여주는 회로도;
도 4는 본 발명의 바람직한 실시 예에 따른 도 1의 제 2 어드레스 버퍼 회로를 보여주는 회로도;
도 5는 본 발명의 번-인 동작 모드에 따른 신호들의 타이밍을 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
100 : 메모리 셀 어레이 120 : 행 디코더
140 : 번-인 제어 회로 160 : 어드레스 버퍼 회로
162 : 제 1 어드레스 버퍼 164 : 제 2 어드레스 버퍼
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 행들과 열들의 매트릭스로 배열된 메모리 셀들을 구비한 셀 어레이와; 상기 행들에 각각 대응하는 복수 개의 제 1 워드 라인들과; 행 방향으로 신장하는 복수 개의 제 2 워드 라인들과; 상기 제 2 워드 라인들과 상기 제 1 워드 라인들의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고; 정상 동작 동안에 상기 제 2 워드 라인들 중 외부 어드레스 신호들에 대응하는 하나의 워드 라인을 선택하고 그리고 상기 선택된 워드 라인에 대응하는 제 1 워드 라인들 중 하나의 워드 라인을 선택하기 위한 디코더와; 번-인 동작 동안에 상기 외부 어드레스 신호들 중 적어도 2비트의 어드레스 신호들을 받아들여서 제 1 및 제 2 제어 신호들을 발생하는 수단 및; 상기 번-인 동작 동안에 상기 제 1 및 제 2 제어 신호들에 응답하여서 상기 제 2 워드 라인들이 선택적으로 어드레싱되도록 결정하는, 상기 외부 어드레스 신호들 중 하나에 대응하는, 한쌍의 제 1 행 어드레스 신호를 발생하고 그리고 번-인 동작을 알리는 신호에 응답하여서 나머지 외부 어드레스 신호들에 대응하는, 각각 쌍으로 이루어진, 제 2 행 어드레스 신호들을 발생하는 수단을 포함하고; 상기 번-인 동작 동안에, 상기 디코더는 상기 활성화된 제 2 행 어드레스 신호들을 받아들이고 그리고 한 쌍의 상기 제 1 행 어드레스 신호에 응답하여서 인접한 제 2 워드 라인들 사이에 전위차가 발생되도록 상기 제 2 워드 라인들을 선택적으로 활성화시킨다.
이 실시 예에 있어서, 상기 각 메모리 셀은 하나의 저장 커패시터와 하나의 스위치 트랜지스터를 포함한다.
이 실시 예에 있어서, 상기 제 1 및 제 2 행 어드레스 신호들을 발생하는 수단은, 정상 동작 동안에 상기 제 1 행 어드레스 신호에 대응하는 외부 어드레스 신호를 받아들이기 위한 제 1 어드레스 버퍼 및; 상기 각 제 2 행 어드레스 신호에 대응하는 외부 어드레스 신호들을 각각 받아들이기 위한 제 2 어드레스 버퍼들을 포함한다.
이 실시 예에 있어서, 상기 제 1 어드레스 버퍼는, 상기 번-인 동작 동안에, 상기 제 1 및 제 2 제어 신호들에 응답하여서 한쌍의 상기 제 1 행 어드레스 신호를 발생하여서 상기 디코더에 제공한다.
이 실시 예에 있어서, 상기 제 2 어드레스 버퍼들은, 상기 번-인 동작 동안에, 상기 번-인 동작을 알리는 신호에 응답하여서 상기 제 2 행 어드레스 신호들을 활성화시킨다.
본 발명의 다른 특징에 의하면, 행들과 열들의 매트릭스로 배열되며, 각각이 하나의 저장 커패시터와 하나의 스위치 트랜지스터를 구비한 메모리 셀들의 어레이와; 행 방향으로 신장하는 복수 개의 메인 워드 라인들과; 상기 행들에 각각 대응하는 복수 개의 서브 워드 라인들과; 상기 메인 워드 라인들과 상기 서브 워드 라인들의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고; 번-인 동작을 알리는 신호 및 상기 메인 워드 라인들을 어드레싱하기 위한 외부 어드레스 신호들 중 적어도 2 비트의 외부 어드레스 신호들에 응답하여서 제 1 및 제 2 제어 신호들을 발생하는 수단과; 상기 외부 어드레스 신호들을 각각 받아들이기 위한 어드레스 버퍼들과; 상기 번-인 동작 동안에 상기 어드레스 버퍼들 중 하나는 상기 제 1 및 제 2 제어 신호들에 응답하여서 상기 메인 워드 라인들이 선택적으로 어드레싱되도록 결정하는 한 쌍의 제 1 행 어드레스 신호를 발생하고 그리고 나머지 어드레스 버퍼들은 상기 번-인 동작을 알리는 신호에 응답하여서, 각각 쌍으로 이루어진, 제 2 행 어드레스 신호들을 각각 활성화시키며; 상기 번-인 동작 동안에 상기 활성화된 제 2 행 어드레스 신호들을 받아들이고 그리고 한쌍의 상기 제 1 행 어드레스 신호에 응답하여서 상기 제 2 워드 라인들 중 인접한 라인들 사이에 전위차가 발생하도록 상기 제 2 워드 라인들을 선택적으로 활성화시키는 디코더를 포함한다.
이 실시 예에 있어서, 상기 디코더는 상기 제 2 행 어드레스 신호들 중 적어도 2 비트의 신호들에 응답하여서 상기 선택된 제 2 워드 라인들에 대응하는 서브 워드 라인들을 모두 또는 인접한 서브 워드 라인들 사이에 전위차가 발생하도록 선택적으로 활성화시킨다.
이와 같은 장치에 의해서, 번-인 테스트 동작 동안에 메인 워드 라인들에 스트레스를 가할 수 있도록 메인 워드 라인들이 선택적으로, 예컨대 홀수번째/짝수번째 라인들이 번갈아 활성화된다.
이하 본 발명의 실시 예에 따른 참조도면 도 1 내지 도 5에 의거하여 상세히 설명한다.
도 1을 참조하면, 본 발명의 신규한 반도체 메모리 장치는 번-인 제어 회로 (140)을 제공하며, 상기 번-인 제어 회로 (140)은 번-인 테스트 동작 동안에 번-인 동작을 알리는 신호 (ΦWBE) 및 어드레스 신호들 (A2) 및 (A3)에 응답하여서 메인 워드 라인들 (MWLi)을 어드레싱하기 위한 행 어드레스 신호들 중 최하위 비트를 제어하기 위한 제어 신호들 (ΦNWE0) 및 (ΦNWE1)을 발생한다. 그리고, 상기 신호들에 제어되는 어드레스 버퍼 (162)는 그것의 레벨에 따라 짝수번째/홀수번째 메인 워드 라인들을 선택하기 위한 행 어드레스 신호들을 발생한다. 이로써, 번-인 테스트 동작 동안에 메인 워드 라인들이 선택적으로 활성화된다. 즉, 인접한 메인 워드 라인들 사이에 전위차가 형성되기 때문에 번-인 테스트 동작 동안에 스트레스 효과를 극대화함으로써 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.
다시 도 1을 참조하면, 본 발명의 바람직한 실시 예에 따른 DRAM 장치의 개략적인 구성을 보여주는 블록도이다. 본 발명의 DRAM 장치는 메모리 셀 어레이 (memory cell array) (100)를 포함하며, 상기 메모리 셀 어레이 (100)는 메인 워드 라인들 (main word lines : MWLi) (여기서, i=0-127), 서브 워드 라인들 (sub-word lines : SWLj) (여기서, j=0-511)을 구비한다. 상기 메모리 셀 어레이 (100)이 복수 개의 메모리 셀 블럭들 (memory cell blocks)로 구성됨은 이 분야의 통상적이 지식을 습득한 자들에게 잘 알려져 있다. 편의상, 도 1에는 하나의 메모리 셀 블럭이 도시되었다. 여기서, 상기 메인 워드 라인들 (MWLi)과 상기 서브 워드 라인들 (SWLj)의 비는 1 : 4이다.
상기 메인 워드 라인들 (MWLi)은 행 디코더 (row decoder) (120)에 전기적으로 연결되어 있다. 행 디코더 (120)은 쌍으로 된 행 어드레스 신호들 (RAm) 및 ( ) (여기서, m=0-8)을 받아들여서 상기 메인 워드 라인들 (MWLi) 중 하나 (예컨대, MWL0)을 선택하고 그리고 상기 선택된 워드 라인 (MWL0)에 대응하는 4 개의 서브 워드 라인들 (예컨대, SWL0-SWL3) 중 하나를 선택하기 위한 신호들 (PX0)-(PX3)을 발생한다. 도면에는 도시되지 않았지만, 신호 (PX0)-(PX3)을 전달하기 위한 신호 라인들과 서브 워드 라인들 (SWLj)이 교차하는 영역에 서브 워드 라인들을 각각 선택하기 위한 서브 워드 라인 디코더 (sub-word line decoder : SWD)들이 각각 배열된다. 이로써, 상기 선택된 메인 워드 라인 (예컨대, MWL0)에 대응하는 서브 워드 라인들 (SWL0)-(SWL3) 중 하나가 대응하는 SWD에 의해서 선택되고 그리고 구동된다.
본 발명에 따른 DRAM 장치는 번-인 제어 회로 (burn-in control circuit) (140) 및 어드레스 버퍼 회로 (address buffer circuit) (160)을 포함한다. 상기 번-인 제어 회로 (140)은 번-인 테스트 동작을 알리는 신호 (ΦWBE)와 2 비트의 외부 어드레스 신호들 (예컨대, A2 및 A3)을 받아들여서 제어 신호들 (ΦNWEn) (여기서, n=0, 1)을 발생한다. 상기 신호 (ΦWBE)는 정상적인 동작 동안에 비활성화되고 그리고 번-인 동작 동안에 활성화되는 액티브 하이 신호 (active high signal)이다. 여기서, 상기 신호들 (ΦNWEn)은 메인 워드 라인들 (MWLi) 중 짝수번째/홀수번째 라인들 (even-numbered lines or odd-numbered lines)이 선택적으로 어드레싱되도록 하기 위한 신호들이다.
상기 어드레스 버퍼 회로 (160)은 정상적인 동작 동안에 외부로부터 TTL 레벨의 외부 어드레스 신호들 (Am)을 받아들여서 CMOS 레벨의 상기 행 어드레스 신호들 (RAm) 및 ( )을 상기 디코더 (120)으로 제공한다. 상기 회로 (160)은 상기 메인 워드 라인들 (MWLi)을 어드레싱하기 위한 행 어드레스들 (예컨대, RA2-RA8) 중 최하위 비트에 대응하는 어드레스 신호 (A2)를 받아들이기 위한 제 1 어드레스 버퍼 (162)와 서브 워드 라인들 (SWLj)을 어드레싱하기 위한 어드레스 신호들 (예컨대, A0 및 A1) 및 나머지 어드레스 신호들 (예컨대, A3-A8)을 받아들이기 위한 제 2 어드레스 버퍼들 (164)로 분류된다.
정상적인 동작 동안에 외부로부터 인가되는 어드레스 신호들 (Am)을 래치시키기 위한 행 어드레스 래치 신호 (row address latch signal : RAL)에 의해서 상기 제 1 및 제 2 어드레스 버퍼들 (162) 및 (164)은 대응하는 어드레스 신호들 (Am)을 각각 받아들인다. 하지만, 번-인 테스트 동작 동안에 외부 어드레스 신호들 (Am)은 비활성화되는 행 어드레스 래치 신호 (RAL)에 의해서 대응하는 버퍼들에 인가되지 않는다. 이에 반해서, 번-인 테스트 동작 동안에 제 1 어드레스 버퍼 (162)는 상기 번-인 제어 회로 (140)으로부터 제공되는 제어 신호들 (ΦNWEn)에 응답하여서 한 쌍의 행 어드레스 신호 (RA2) 및 (RA2B)을 발생한다.
그리고, 제 2 어드레스 버퍼 (164)는 상기 번-인 제어 회로 (140)에 제공되는 번-인 테스트 동작을 알리는 신호 (WBE)에 응답하여서, 쌍으로 이루어진, 나머지 행 어드레스 신호들 (RA0 및 ), (RA1 및 ), (RA3 및 )-(RA8 및 )을 하이 레벨로 활성화시킨다. 이로써, 번-인 테스트 동작 동안에, 상기 디코더 (120)은 활성화된 행 어드레스 신호들 (RA0 및 ), (RA1 및 ), (RA3 및 )-(RA8 및 )을 받아들이고 그리고 한 쌍의 행 어드레스 신호 (RA2) 및 ( )에 응답하여서 인접한 메인 워드 라인들 사이에 전위차가 발생되도록 메인 워드 라인들 (MWLi)을 선택적으로 활성화시킨다. 결국, 선택적으로 즉, 짝수번째/홀수번째 라인들이 번갈아 활성화되기 때문에 메인 워드 라인들 (MWLi)에 스트레스가 가해질 수 있다.
도 2를 참조하면, 본 발명의 바람직한 실시 예에 따른 번-인 제어 회로를 보여주는 회로도가 도시되어 있다. 번-인 제어 회로 (140)는 번-인 테스트 동작 동안에 신호 (ΦWBE)와 어드레스 신호들 (A2) 및 (A3)을 받아들여서 제어 신호들 (ΦNWE0) 및 (ΦNWE1)을 발생하며, 5 개의 인버터 회로들 (10), (16), (18), (20) 및 (22)과 2 개의 노어 게이트들 (12) 및 (14)로 이루어져 있다. 상기 신호 (ΦWBE) 및 어드레스 신호들 (A2) 및 (A3)의 레벨에 따른 제어 신호들 (ΦNWE0) 및 (ΦNWE1)의 레벨은 표 1과 같다.
WBE A2 A3 ΦNWE0 ΦNWE1
L X X L L
H L L H H
H L H H L
H H L L H
X : DON'T CARE, H : 하이 레벨, L : 로우 레벨
그리고, 표 1에서 알 수 있듯이, 상기 번-인 제어 회로 (140)은 정상적인 동작 동안에 로우 레벨로 비활성화되는, 번-인 테스트 동작을 알리는 신호 (ΦWBE)에 의해서 제어 신호들 (ΦNWE0) 및 (ΦNWE1)을 로우 레벨로 유지한다.
도 3은 도 1의 제 1 어드레스 버퍼를 보여주는 회로도이고, 도 4는 도 1의 제 2 어드레스 버퍼를 보여주는 회로도이다.
다시 도 3을 참조하면, 신호 (ΦRAE)는 어드레스 버퍼를 활성화시키기 위한 신호로서, 칩의 마스터 클럭 신호에 동기된다. 번-인 테스트 동작시 칩 마스터 클럭 신호가 비활성화 상태로 유지됨에 따라 신호 (ΦRAE)는 로우 상태로 비활성화된다. 신호 (ΦRAL)는 어드레스 신호를 래치하기 위한 신호로서, 신호 (ΦRAE)와 동일한 위상을 갖는다. 즉, 번-인 테스트 동작 동안에 로우 레벨로 비활성화된다. 그리고, 신호 (ΦRAR)은 행 어드레스 신호를 초기화시키기 위한 신호로서, 대응하는 어드레스 버퍼의 출력들을 각각 로우 레벨로 초기화시키기 위한 신호이다.
제 1 어드레스 버퍼 (164)는 정상적인 동작 동안에 TTL 레벨의 외부 어드레스 신호 (A2)를 받아들여서 CMOS 레벨의 쌍으로 된 행 어드레스 신호들 (RA2) 및 ( )을 출력한다. 그리고, 번-인 테스트 동작 동안에 비활성화되는 신호들 (ΦRAE) 및 (ΦRAL)에 의해서 외부 어드레스 신호가 인가되지 않는다. 반면에, 도 2의 번-인 테스트 회로 (140)으로부터 제공되는 제어 신호들 (ΦNWE0) 및 (ΦNWE1)의 레벨에 따라 행 어드레스 신호들 (RA2) 및 ( )을 발생한다.
예컨대, 제어 신호 (ΦNWE0)이 하이 레벨이고 제어 신호 (ΦNWE1)이 로우 레벨일 때, 트랜지스터 (34)는 도전되고 트랜지스터 (32)는 비도전된다. 그 결과, 인버터들 (36) 및 (38)을 통해서 행 어드레스 신호들 (RA2) 및 ( )은 각각 로우 레벨과 하이 레벨로 발생된다. 상기 제어 신호들 (ΦNWE0) 및 (ΦNWE1)의 다른 조합 역시 앞서 언급된 방법과 동일하기 때문에 여기서 그것에 대한 설명은 생략한다. 여기서, 게이트들 (24) 및 (26)은 각각 PMOS 트랜지스터 (25 및 29)를 포함하며, 각 트랜지스터 (25) 및 (29)는 대응하는 제어 신호들 (ΦNWE0) 및 (ΦNWE1)이 하이 레벨일 때 대응하는 트랜지스터들 (32) 및 (34)로 형성되는 DC 전류 패스 (current path)을 차단하기 위해서 각 낸드 게이트들 (27) 및 (31)에 제공되었다.
다시 도 4를 참조하면, 어드레스 신호들 (A0), (A1) 및 (A3)-(A8)에 대응하는 어드레스 버퍼는 모두 동일한 회로 구성을 갖기 때문에 하나의 어드레스 버퍼가 도시되어 있다.
도 4의 어드레스 버퍼 (164)에 제공되는 신호들 (ΦRAE), (ΦRAL) 및 (ΦRAR) 역시 도 3의 그것과 동일한 특성을 가지며, 정상적인 동작시 각 버퍼는 도 3의 그것과 동일하게 동작한다.
단, 도 3의 어드레스 버퍼와 다른 점은 어드레스 버퍼 (164)가 번-인 테스트 동작을 알리는 신호 (ΦWBE)에 응답하여서 번-인 테스트 동작 동안에 대응하는, 쌍으로 된, 행 어드레스 신호들을 모두 활성화시킨다는 것이다. 즉, 번-인 테스트 동작 동안에 로우 레벨의 신호 (ΦRAR)에 의해서 낸드 게이트들 (40) 및 (42)는 타 입력 신호의 레벨에 관계없이 하이 레벨을 출력한다. 이와 동시에, 신호 (ΦWBE)는 하이 레벨로 인가되기 때문에 인버터 회로들 (46) 및 (48)은 인버터 회로 (44)를 통해서 로우 레벨의 신호 (ΦWBE)가 인가된다. 따라서, 낸드 게이트들 (46) 및 (48)은 대응하는 행 어드레스 신호들을 하이 레벨로 설정한다.
도 5는 본 발명의 번-인 테스트 모드에 따른 동작 타이밍도이다. 이하, 본 발명의 번-인 테스트 모드에 따른 동작이 도 1 내지 도 5에 의거하여서 상세히 설명된다.
번-인 테스트 동작이 수행되면, 신호들 (ΦRAR) 및 (ΦRAE)과 신호 ( )은 각각 로우 레벨과 하이 레벨로 유지되고 그리고 외부로부터 번-인 테스트 동작을 알리는 신호 (WBE)가 하이 레벨로 인가된다. 그리고, 외부로부터 인가되는 어드레스 신호들 (A2) 및 (A3)의 레벨에 따라 메인 워드 라인들 (MWLi)을 어드레싱하기 위한 행 어드레스 신호들 (예컨대, A2-A8) 중 최하위 비트 (LSB)에 대응하는 행 어드레스 신호 (예컨대, RA2 및 )를 제어하기 위한 신호들 (ΦNWE0) 및 (ΦNWE1)이 생성된다. 이에 대한 진리표는 표 2와 같다.
A-MWL E-MWL O-MWL
A2 L L H
A3 L H L
ΦNWE0 H H L
ΦNWE1 H L H
* A-MWL : 모든 메인 워드 라인들이 선택될 때* E-MWL : 짝수번째 메인 워드 라인들이 선택될 때* O-MWL : 홀수번째 메인 워드 라인들이 선택될 때
메인 워드 라인들 (MWLi) 중 짝수번째 메인 워드 라인들 (MWL0), (MWL2), (MWL4), …, (MWL126)이 선택되는 동작이 설명된다. 표 2에서 알 수 있듯이, 짝수번째 메인 워드 라인들을 선택하기 위해서 어드레스 신호들 (A2) 및 (A3)은 각각 로우 레벨과 하이 레벨로 인가되어야 한다. 이에 따라서, 도 2의 번-인 제어 회로 (140)은 신호 (ΦWBE)이 하이 레벨로 유지되는 동안에 각각 하이 레벨과 로우 레벨의 제어 신호들 (ΦNWE0) 및 (ΦNWE1)을 발생한다.
계속해서, 제어 신호들 (ΦNWE0) 및 (ΦNWE1)이 인가되는 제 1 어드레스 버퍼 (162)는 로우 레벨의 행 어드레스 신호 (RA2)와 하이 레벨의 상보 행 어드레스 신호 ( )을 발생하고, 하이 레벨의 신호 (ΦWBE)이 인가되는 제 2 어드레스 버퍼들 (164)는 모두 하이 레벨로 활성화된 행 어드레스 신호들 및 그 상보 행 어드레스 신호들을 발생한다. 이에 따라서, 제 1 및 제 2 어드레스 버퍼들 (162) 및 (164)로부터 행 어드레스 신호들을 입력받는 디코더 (120)은, 도 5에 도시된 바와 같이, 짝수번째 메인 워드 라인들을 하이 레벨로 그리고 홀수번째 메인 워드 라인들을 로우 레벨로 선택적으로 구동한다. 결과적으로, 인접한 메인 워드 라인들 (예컨대, 짝수번째 메인 워드 라인과 홀수번째 메인 워드 라인) 사이에 전위차가 형성된다. 즉, 번-인 테스트 동작 동안에 메인 워드 라인들에 대한 스트레스 효과가 종래의 그것에 비해서 극대화될 수 있다.
본 실시예에서 선택되는 메인 워드 라인에 대응하는 서브 워드 라인들을 선택하기 위한 행 어드레스 신호들 (RA0, ) 및 (RA1, )은 신호 (ΦWBE)에 의해서 제 2 어드레스 버퍼 (164)로부터 자동적으로 하이 레벨로 발생되기 때문에, 선택된 메인 워드 라인들에 대응하는 모든 서브 워드 라인들이 활성화된다. 하지만, 내부적인 코딩에 의해서 서브 워드 라인들 역시 여러 가지로 코딩될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 홀수번째 메인 워드 라인들 및 모든 메인 워드 라인들이 선택되는 동작은, 표 2의 조건에 의하면, 앞서 설명된 짝수번째 메인 워드 라인들의 그것과 동일하기 때문에, 편의상 그것에 대한 설명은 생략된다.
상기한 바와 같이, 번-인 테스트 동작시 내부적으로 메인 워드 라인들을 어드레싱하기 위한 행 어드레스 신호를 제어함으로써 선택적으로 메인 워드 라인들을 활성화시킬 수 있다. 이로써, 번-인 테스트 동작 동안에 메인 워드 라인들에 충분한 스트레스를 가할 수 있고, 그 결과 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 행들과 열들의 매트릭스로 배열된 메모리 셀들을 구비한 셀 어레이와;
    상기 행들에 각각 대응하는 복수 개의 제 1 워드 라인들과;
    행 방향으로 신장하는 복수 개의 제 2 워드 라인들과;
    상기 제 2 워드 라인들과 상기 제 1 워드 라인들의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고;
    정상 동작 동안에 상기 제 2 워드 라인들 중 외부 어드레스 신호들에 대응하는 하나의 워드 라인을 선택하고 그리고 상기 선택된 워드 라인에 대응하는 제 1 워드 라인들 중 하나의 워드 라인을 선택하기 위한 디코더와;
    번-인 동작 동안에 상기 외부 어드레스 신호들 중 적어도 2비트의 어드레스 신호들을 받아들여서 제 1 및 제 2 제어 신호들을 발생하는 수단 및;
    상기 번-인 동작 동안에 상기 제 1 및 제 2 제어 신호들에 응답하여서 상기 제 2 워드 라인들이 선택적으로 어드레싱되도록 결정하는, 상기 외부 어드레스 신호들 중 하나에 대응하는, 한 쌍의 제 1 행 어드레스 신호를 발생하고 그리고 번-인 동작을 알리는 신호에 응답하여서 나머지 외부 어드레스 신호들에 대응하는, 각각 쌍으로 이루어진, 제 2 행 어드레스 신호들을 발생하는 수단을 포함하고;
    상기 번-인 동작 동안에, 상기 디코더는 상기 활성화된 제 2 행 어드레스 신호들을 받아들이고 그리고 한 쌍의 상기 제 1 행 어드레스 신호에 응답하여서 인접한 제 2 워드 라인들 사이에 전위차가 발생되도록 상기 제 2 워드 라인들을 선택적으로 활성화시키는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 각 메모리 셀은 하나의 저장 커패시터와 하나의 스위치 트랜지스터를 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 행 어드레스 신호들을 발생하는 수단은, 정상 동작 동안에 상기 제 1 행 어드레스 신호에 대응하는 외부 어드레스 신호를 받아들이기 위한 제 1 어드레스 버퍼 및; 상기 각 제 2 행 어드레스 신호에 대응하는 외부 어드레스 신호들을 각각 받아들이기 위한 제 2 어드레스 버퍼들을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 어드레스 버퍼는, 상기 번-인 동작 동안에, 상기 제 1 및 제 2 제어 신호들에 응답하여서 한 쌍의 상기 제 1 행 어드레스 신호를 발생하여서 상기 디코더에 제공하는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 어드레스 버퍼들은, 상기 번-인 동작 동안에, 상기 번-인 동작을 알리는 신호에 응답하여서 상기 제 2 행 어드레스 신호들을 활성화시키는 반도체 메모리 장치.
  6. 행들과 열들의 매트릭스로 배열되며, 각각이 하나의 저장 커패시터와 하나의 스위치 트랜지스터를 구비한 메모리 셀들의 어레이와;
    행 방향으로 신장하는 복수 개의 메인 워드 라인들과;
    상기 행들에 각각 대응하는 복수 개의 서브 워드 라인들과;
    상기 메인 워드 라인들과 상기 서브 워드 라인들의 비는 1 : n (여기서, n은 적어도 1보다 큰 정수)이고;
    번-인 동작을 알리는 신호 및 상기 메인 워드 라인들을 어드레싱하기 위한 외부 어드레스 신호들 중 적어도 2 비트의 외부 어드레스 신호들에 응답하여서 제 1 및 제 2 제어 신호들을 발생하는 수단과;
    상기 외부 어드레스 신호들을 각각 받아들이기 위한 어드레스 버퍼들과;
    상기 번-인 동작 동안에 상기 어드레스 버퍼들 중 하나는 상기 제 1 및 제 2 제어 신호들에 응답하여서 상기 메인 워드 라인들이 선택적으로 어드레싱되도록 결정하는 한 쌍의 제 1 행 어드레스 신호를 발생하고 그리고 나머지 어드레스 버퍼들은 상기 번-인 동작을 알리는 신호에 응답하여서, 각각 쌍으로 이루어진, 제 2 행 어드레스 신호들을 각각 활성화시키며;
    상기 번-인 동작 동안에 상기 활성화된 제 2 행 어드레스 신호들을 받아들이고 그리고 한 쌍의 상기 제 1 행 어드레스 신호에 응답하여서 상기 제 2 워드 라인들 중 인접한 라인들 사이에 전위차가 발생하도록 상기 제 2 워드 라인들을 선택적으로 활성화시키는 디코더를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 디코더는 상기 제 2 행 어드레스 신호들 중 적어도 2 비트의 신호들에 응답하여서 상기 선택된 제 2 워드 라인들에 대응하는 서브 워드 라인들을 모두 또는 인접한 서브 워드 라인들 사이에 전위차가 발생하도록 선택적으로 활성화시키는 반도체 메모리 장치.
KR1019970062868A 1997-11-25 1997-11-25 반도체 메모리 장치의 번-인 제어 회로 KR100257580B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019970062868A KR100257580B1 (ko) 1997-11-25 1997-11-25 반도체 메모리 장치의 번-인 제어 회로
TW087116950A TW399213B (en) 1997-11-25 1998-10-13 The Pre-burning circuit of semiconductor memory element with the character line hierarchical structure
JP33478598A JP4068241B2 (ja) 1997-11-25 1998-11-25 半導体メモリ装置のバーンイン制御回路
US09/199,903 US6084808A (en) 1997-11-25 1998-11-25 Circuits and methods for burn-in of integrated circuits using potential differences between adjacent main word lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970062868A KR100257580B1 (ko) 1997-11-25 1997-11-25 반도체 메모리 장치의 번-인 제어 회로

Publications (2)

Publication Number Publication Date
KR19990042146A true KR19990042146A (ko) 1999-06-15
KR100257580B1 KR100257580B1 (ko) 2000-06-01

Family

ID=19525602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970062868A KR100257580B1 (ko) 1997-11-25 1997-11-25 반도체 메모리 장치의 번-인 제어 회로

Country Status (4)

Country Link
US (1) US6084808A (ko)
JP (1) JP4068241B2 (ko)
KR (1) KR100257580B1 (ko)
TW (1) TW399213B (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380541B1 (ko) * 2000-01-21 2003-04-23 미쓰비시덴키 가부시키가이샤 불량 제거율이 향상된 반도체 기억장치
KR100441870B1 (ko) * 2002-06-29 2004-07-27 주식회사 하이닉스반도체 웨이퍼 번인 테스트용 디코딩 회로
KR20150097956A (ko) * 2014-02-19 2015-08-27 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100287191B1 (ko) * 1999-04-07 2001-04-16 윤종용 웨이퍼 번인시 워드라인들을 충분히 구동시키는 반도체 메모리장치
JP2001143497A (ja) * 1999-11-17 2001-05-25 Hitachi Ltd 半導体記憶装置
JP2004087040A (ja) 2002-08-28 2004-03-18 Renesas Technology Corp 半導体装置とそのテスト方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4380805A (en) * 1980-09-08 1983-04-19 Mostek Corporation Tape burn-in circuit
US5148401A (en) * 1989-02-02 1992-09-15 Oki Electric Industry Co., Ltd. DRAM with split word lines
JPH0756759B2 (ja) * 1990-12-27 1995-06-14 株式会社東芝 スタティック型半導体記憶装置
JPH05282898A (ja) * 1992-03-30 1993-10-29 Hitachi Ltd 半導体記憶装置
JPH06203597A (ja) * 1992-09-25 1994-07-22 Nec Corp ダイナミックｒａｍ
JP2768172B2 (ja) * 1992-09-30 1998-06-25 日本電気株式会社 半導体メモリ装置
JP2812099B2 (ja) * 1992-10-06 1998-10-15 日本電気株式会社 半導体メモリ
KR0119887B1 (ko) * 1994-06-08 1997-10-30 김광호 반도체 메모리장치의 웨이퍼 번-인 테스트 회로
JP3102302B2 (ja) * 1995-06-07 2000-10-23 日本電気株式会社 半導体記憶装置
KR0164358B1 (ko) * 1995-08-31 1999-02-18 김광호 반도체 메모리 장치의 서브워드라인 디코더
JP3223817B2 (ja) * 1996-11-08 2001-10-29 日本電気株式会社 半導体メモリ装置及びその駆動方法
KR100257867B1 (ko) * 1997-11-15 2000-06-01 윤종용 2차 캐시를 구비한 시스템 장치 및 동기형 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100380541B1 (ko) * 2000-01-21 2003-04-23 미쓰비시덴키 가부시키가이샤 불량 제거율이 향상된 반도체 기억장치
KR100441870B1 (ko) * 2002-06-29 2004-07-27 주식회사 하이닉스반도체 웨이퍼 번인 테스트용 디코딩 회로
KR20150097956A (ko) * 2014-02-19 2015-08-27 에스케이하이닉스 주식회사 반도체 장치 및 그 테스트 방법

Also Published As

Publication number Publication date
JP4068241B2 (ja) 2008-03-26
TW399213B (en) 2000-07-21
JPH11238397A (ja) 1999-08-31
KR100257580B1 (ko) 2000-06-01
US6084808A (en) 2000-07-04

Similar Documents

Publication Publication Date Title
EP0574002B1 (en) Semiconductor memory device with voltage stress test mode
US5732029A (en) Method and circuit for testing memory cells in semiconductor memory device
US5638331A (en) Burn-in test circuit and method in semiconductor memory device
JP3753190B2 (ja) 半導体装置
US5394373A (en) Semiconductor memory having a high-speed address decoder
US5633827A (en) Semiconductor integrated circuit device allowing change of product specification and chip screening method therewith
US6490210B2 (en) Semiconductor memory integrated circuit employing a redundant circuit system for compensating for defectiveness
US5986917A (en) Wafer burn-in test circuit for a semiconductor memory device
JP2829135B2 (ja) 半導体記憶装置
US5936910A (en) Semiconductor memory device having burn-in test function
US6418072B2 (en) Semiconductor integrated circuit
JP2829134B2 (ja) 半導体記憶装置
KR100257580B1 (ko) 반도체 메모리 장치의 번-인 제어 회로
US6741510B2 (en) Semiconductor memory device capable of performing burn-in test at high speed
EP0905624A2 (en) Semiconductor memory having redundancy circuit
US6288958B1 (en) Semiconductor storage device and burn-in test method
JPS63244394A (ja) 多段集積デコーダ装置
US6528817B1 (en) Semiconductor device and method for testing semiconductor device
US6414888B2 (en) Semiconductor storage device having burn-in mode
US6658609B1 (en) Semiconductor memory device with a test mode
EP0329182A2 (en) Decoder buffer circuit incorporated in semiconductor memory device
KR100934858B1 (ko) 반도체 메모리 장치
EP1049017A1 (en) Semiconductor memory device with redundancy
JPH09320296A (ja) 半導体記憶装置
KR100279293B1 (ko) 마이크로 볼 그리드 어레이 패키지에 의해서 포장되는 반도체장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20140228

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20150302

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 18

EXPY Expiration of term