TW386301B - Fusebank - Google Patents

Fusebank Download PDF

Info

Publication number
TW386301B
TW386301B TW085106102A TW85106102A TW386301B TW 386301 B TW386301 B TW 386301B TW 085106102 A TW085106102 A TW 085106102A TW 85106102 A TW85106102 A TW 85106102A TW 386301 B TW386301 B TW 386301B
Authority
TW
Taiwan
Prior art keywords
fuse
doped region
region
tldd
doped
Prior art date
Application number
TW085106102A
Other languages
English (en)
Inventor
Dominique Savignac
Werner Reczek
Hartmud Terletzki
Heinz Hebbeker
Original Assignee
Siemens Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens Ag filed Critical Siemens Ag
Application granted granted Critical
Publication of TW386301B publication Critical patent/TW386301B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Fuses (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Description

煩請委gr明示@年e?l月β日所提之 #·!£.-本有無變更t·質内容是否准予於正。 經濟部中央標準局員工消費合作社印褽 A7 B7五、發明説明() i 寄生場效電晶蜃的破痰性擊穿,可以將介於二個摻雜區 域之間的距離加大,使擊穿電壓提高。然而,這需要額 外的佈局面積(Layoutf】aeche)。 本發明的目的是,找尋另一解決方法,在此方法中, 可防止由二個摻雜區域所形成之寄生電晶體上的靜II放 電ESD之破壞。 此目的將依照申請專利範圔第1項來完成。 本發明的其它形式表示在申請專利範圍的各附屬項中。 本發明藉圔形說明於下。圓式簡單說明: 第1圖熔絲排之俯視圖。 第2圖 由水平方向所看到之第1圖的橫切面圖。 第3圖 由垂直方向沿著導電區域8所看到之第1圈 的橫切面圖。 在第1圖中,一個基塍1的上方存在有二個和基饅絕 緣的熔絲鍵2 ,其各自是一掴較寬導電區域8的組成部 份。在熔絲鐽2的下方及其四周有二個防護琛在基體1 的表面上。其中一個防護環當作第一摻雜區域5,另一個 防護環則當作第三摻雜區域4。此二掴防護環是相反的導 電型。它們藉由絕緣區域9來隔開。 在此實施例中,加強型η-摻雜(n + )的第一摻雜區域5 經由一個高歐姆值的半導體元件TLDD與第一供應電位VDD 連接,此電位VDD例如可以是正的。此高歐姆值的半導 -4- (請先閱讀背面之注意事項再本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央樣準局貝工消費合作社印製 A7 _B7__ 五、發明説明(') 本發明是有騙一種熔絲珠》 熔絲排是積鼸電路Untegrierte Schaltung)的一部 份。熔絲排在積鼸《路的基H(Substrat〉上方具有一銪 與基餳绝线的熔銶鏈(Fuse-Link)。熔絲鰱(也簡稱為 「熔鶬j ).是可導«Β域的一部分,熔絲以彼-例如機 械或热-切醑或破壤。如一般所知,在積鼸電$製造程 序將结束時,藉稹tt電路之熔铼鏈的蠹揮性切断可完成 積鼸霣路之结構设定》藉一般利用雷射來完成之熔絳鍵 的切斷,將使稹黼竃路上之保護層在熔絲鍵庙域被破壤 ,且可導致帶霣之撖粒(離子)到達位於熔絲鐽下方之基 讎·》為了阻止離子之移動經通基體,經常裝有所諝「防 謹環j (6uardring),此防護環園繞箸熔絲鏈&匾域。 此防譜層則設置在熔絲鍵下方基鼸中園嬈著熔絲鍵,且 可以例如藉著擴散(Diffusion)來實現。 此防護環執行一傾所諝「除氣-功能」(Getter-.Funktion),意思是説,它能截《離子。此外,它各別 輿稹鼸霣路的供窸竃位連接》 假如一籲願示第一德雜匾域(dotierter Bereich)的 防護琢輿一镰相同導霣型(Leitungstyp)的第二摟雜谌 域相鄗,且此第二摻雜B域另外與一«不同於第一摻雜 6域的供應霣位連接,則在靜霣放霣ESD (electrostati discharge)發生時,曾導致由此二但摻雜S域及位於兩 者之間的绝绨S所形成之寄生場效霣晶鱷(Parasitaeren Feldeffekttransistor)的擊穿(breakdown),為 了防止 本紙張尺度適用中國國家標準(CNS ) Α4規格(21〇><297公釐) -----------装------訂---^---- . /ί\ (請先閲讀背面之注意事項再填寫本頁)
煩請委gr明示@年e?l月β日所提之 #·!£.-本有無變更t·質内容是否准予於正。 經濟部中央標準局員工消費合作社印褽 A7 B7五、發明説明() i 寄生場效電晶蜃的破痰性擊穿,可以將介於二個摻雜區 域之間的距離加大,使擊穿電壓提高。然而,這需要額 外的佈局面積(Layoutf】aeche)。 本發明的目的是,找尋另一解決方法,在此方法中, 可防止由二個摻雜區域所形成之寄生電晶體上的靜II放 電ESD之破壞。 此目的將依照申請專利範圔第1項來完成。 本發明的其它形式表示在申請專利範圍的各附屬項中。 本發明藉圔形說明於下。圓式簡單說明: 第1圖熔絲排之俯視圖。 第2圖 由水平方向所看到之第1圖的橫切面圖。 第3圖 由垂直方向沿著導電區域8所看到之第1圈 的橫切面圖。 在第1圖中,一個基塍1的上方存在有二個和基饅絕 緣的熔絲鍵2 ,其各自是一掴較寬導電區域8的組成部 份。在熔絲鐽2的下方及其四周有二個防護琛在基體1 的表面上。其中一個防護環當作第一摻雜區域5,另一個 防護環則當作第三摻雜區域4。此二掴防護環是相反的導 電型。它們藉由絕緣區域9來隔開。 在此實施例中,加強型η-摻雜(n + )的第一摻雜區域5 經由一個高歐姆值的半導體元件TLDD與第一供應電位VDD 連接,此電位VDD例如可以是正的。此高歐姆值的半導 -4- (請先閱讀背面之注意事項再本頁) 訂 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五 386301 〜------、發明説明( A7 B7 體元件TLDD在此實施例中當作LDD電晶驩,其汲極與閘 極相互連接,使其就如一値二極匾般來作用。LDD-電晶 應具有汲極區域(LDD=Lightly Doped D「ain輕微摻雜 之圾搔),此汲極匾域在其面向閘極的一邊比更逋離閘 搔的一邊有較少的加強型摻雜。因此,比起一般的《晶 髏它們具較高之歐姆值。 第三摻雜匾域4與第三供麇電位VBB連接,此霣位VBB 例如可以是—籲負的基醭傾壓(Vorspannung)e此锸壓 在本發明之其他實施例中可以不**要。 緊鄰第一摻雜區域5且藉絕缝17來與之分隔的第二接 雜區域6舆第一摻雜匾域5是相同的導電型。然而•第 二摻雜區域6是與第二供匾霣位VSS連接,此霉位VSS例 如可以是接地(Masse)。候如,現在第一供應電位^1^ 第二供應®位VSS的連接銷(pin)上有靜電負載,則由第 —摻雜匾域5、第二摻雜區域6及位於其間之絕緣7所 形成的寄生轚晶臞會産生擊穿現象。因為依照本發明· 在第一供應轚位VDD舆第一摻雜區域5之間設置有离歐 姆值的半導髏元件TLDD,伴随擊穿而産生的電流強度將 受到限制,且能楚免損害。 第2園是本發明第1圓中由水平方向所看到之橫切 面圖;在基體1中配置二個防譁環4和5以及一個介 於此二鹤防護琛之間的絕錁區域9;基篇1上方則配 -5 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 請 先 閲 讀 背 面 之 注 項 再 f 頁 訂 經濟部中央梂隼局貝工消費合作社印製 經濟部中央標準局員工消費合作社印製 386301 A7 B7 五、發明説明() 置 二 個 熔 絲 鐽 2 9 此 二 個 熔 絲 m 2 藉 由 絕 緣 層 10 而 與 基 體 1 隔 開 • 絕 緣 層 10 未 顯 示 在 第 1 面 圖 之 俯 視 圈 中 〇 第 3 圖 是 本 案 第 1 圖 中 由 垂 直 方 向 沿 著 導 電 區 域 8 ( 其 含 有 熔 絲 鏈 2 ) 所 看 到 之 橫 切 面 囫 〇 在 基 體 1 中 存 在 二 痼 防 護 環 4 和 5 以 及 一 値 介 於 其 間 之 絕 緣 區 域 9 〇 在 第 3 圖 之 左 側 配 置 一 個 第 二 摻 雜 區 域 6 使 其 平 行 於 外 側 之 防 護 環 5 〇 第 二 摻 雜 區 域 6 藉 由 另 一 絕 緣 區 域 7 而 與 防 護 琛 5 相 隔 離 〇 含 有 熔 絲 鍵 2 之 導 霣 區 域 8 在 基 體 1 上 方 延 伸 9 導 電 區 域 8 藉 由 絕 緣 匾 域 10 而 與 基 體 1 相 隔 開 〇 在 本 發 明 的 另 一 値 實 施 例 中 摻 雜 區 域 4、 5 7是相 反 的 導 電 型 9 且 相 對 應 的 供 應 電 位 VBB、 VDD VSS可具 有 與 前 述 實 施 例 之 電 位 不 同 的 極 性 〇 符 號 對 照 表 1 基 體 2 熔 絲 排 4 , 5 , 6 摻 雜 區 域 7 , 10 絕 線 層 8 導 電 區 域 9 Itlu 緣 區 域 TLDD 高 歐 姆 的 半 導 體 元 件 〇 -6 - ----------裝-----—ΐτ----- - > (請先閱讀背面之注意事項再本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. 修煩 正讀 +委 有員
    變示 ;年警i 否a-准方 予曰 修所 正提。之 第85106102號「熔絲排」專利案 η申請專利範圍 1. 一種熔絲排,具有下列待戡: 一在基醱⑴的上方,它具有一m 0 , -在藉由絕緣層(10)而與熔絲 一舾第一摻雜區域Ο,此摻 一緊鄰第一摻雜區域Ο且藉由 二摻雜區域(B)是位於基體⑴ 相同的導電型(n+ ), -第一摻雜區域Ο經由一値高 (TLDD)而與第一供應電位 -第二摻雜區域Θ是與第二供 2. 如申請專利範圔第1項之熔絲 導體元件(TLDD)是一偁LDD-電 (88年1月修正) 艏與基體絕緣的的熔絲 鍵0絕緣之基龌⑴中有 雜匾域Ο是一値防護琛, 絕緣層⑺而與之分隔的第 中且與第一摻雜匾域〇是 歐姆值的半導體元件 (VDD)連接, 應電位(VSS)連接。 排,其中高歐姆值的半 晶體。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印裝 本紙張尺度適用中國國家橾隼(CNS > A4規格(210X297公釐〉 修煩 正讀 +委 有員
    變示 ;年警i 否a-准方 予曰 修所 正提。之 第85106102號「熔絲排」專利案 η申請專利範圍 1. 一種熔絲排,具有下列待戡: 一在基醱⑴的上方,它具有一m 0 , -在藉由絕緣層(10)而與熔絲 一舾第一摻雜區域Ο,此摻 一緊鄰第一摻雜區域Ο且藉由 二摻雜區域(B)是位於基體⑴ 相同的導電型(n+ ), -第一摻雜區域Ο經由一値高 (TLDD)而與第一供應電位 -第二摻雜區域Θ是與第二供 2. 如申請專利範圔第1項之熔絲 導體元件(TLDD)是一偁LDD-電 (88年1月修正) 艏與基體絕緣的的熔絲 鍵0絕緣之基龌⑴中有 雜匾域Ο是一値防護琛, 絕緣層⑺而與之分隔的第 中且與第一摻雜匾域〇是 歐姆值的半導體元件 (VDD)連接, 應電位(VSS)連接。 排,其中高歐姆值的半 晶體。 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印裝 本紙張尺度適用中國國家橾隼(CNS > A4規格(210X297公釐〉
TW085106102A 1995-06-23 1996-05-23 Fusebank TW386301B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
EP95109853A EP0750343B1 (de) 1995-06-23 1995-06-23 Bank von Schmelzsicherungen mit ESD-Schutz

Publications (1)

Publication Number Publication Date
TW386301B true TW386301B (en) 2000-04-01

Family

ID=8219383

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085106102A TW386301B (en) 1995-06-23 1996-05-23 Fusebank

Country Status (8)

Country Link
US (1) US5661331A (zh)
EP (1) EP0750343B1 (zh)
JP (1) JP3939783B2 (zh)
KR (1) KR100283807B1 (zh)
AT (1) ATE159616T1 (zh)
DE (1) DE59500861D1 (zh)
HK (1) HK1001937A1 (zh)
TW (1) TW386301B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498895A (en) * 1993-07-07 1996-03-12 Actel Corporation Process ESD protection devices for use with antifuses
US5567643A (en) * 1994-05-31 1996-10-22 Taiwan Semiconductor Manufacturing Company Method of forming contamination guard ring for semiconductor integrated circuit applications
US6008523A (en) * 1998-08-26 1999-12-28 Siemens Aktiengesellschaft Electrical fuses with tight pitches and method of fabrication in semiconductors
KR100275750B1 (ko) * 1998-11-05 2000-12-15 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
US6486526B1 (en) 1999-01-04 2002-11-26 International Business Machines Corporation Crack stop between neighboring fuses for protection from fuse blow damage
US6433403B1 (en) * 1999-04-21 2002-08-13 Micron Technology, Inc. Integrated circuit having temporary conductive path structure and method for forming the same
US6323535B1 (en) 2000-06-16 2001-11-27 Infineon Technologies North America Corp. Electrical fuses employing reverse biasing to enhance programming
US6876058B1 (en) 2003-10-14 2005-04-05 International Business Machines Corporation Wiring protection element for laser deleted tungsten fuse

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3276981D1 (en) * 1981-10-09 1987-09-17 Toshiba Kk Semiconductor device having a fuse element
JPS6098664A (ja) * 1983-11-02 1985-06-01 Mitsubishi Electric Corp 半導体記憶装置
JPH0828422B2 (ja) * 1988-04-30 1996-03-21 松下電子工業株式会社 半導体装置
JPH0697379A (ja) * 1992-09-16 1994-04-08 Yamaha Corp Lsiチップ等の静電破壊防止回路

Also Published As

Publication number Publication date
US5661331A (en) 1997-08-26
EP0750343B1 (de) 1997-10-22
JPH0917879A (ja) 1997-01-17
HK1001937A1 (en) 1998-07-17
KR970003936A (ko) 1997-01-29
DE59500861D1 (de) 1997-11-27
JP3939783B2 (ja) 2007-07-04
ATE159616T1 (de) 1997-11-15
KR100283807B1 (ko) 2001-04-02
EP0750343A1 (de) 1996-12-27

Similar Documents

Publication Publication Date Title
TW388128B (en) Semiconductor device
EP0161983B1 (en) Input protection arrangement for vlsi integrated circuit devices
TW386301B (en) Fusebank
KR910005418A (ko) 근접결합된 기판 온도감지 소자용 반도체 구조물
US8097920B2 (en) Semiconductor integrated circuit comprising electro static discharge protection element
US4819046A (en) Integrated circuit with improved protective device
EP0172108B1 (fr) Dispositif de neutralisation de l'accès à une zone à protéger d'un circuit intégré
KR101414777B1 (ko) 정전기 방전 이벤트로부터 반도체 디바이스를 보호하는 정전기 방전 보호 디바이스 및 방법
US20080001229A1 (en) Semiconductor device
US10522556B1 (en) Antifuse structure
JPH08167694A (ja) 半導体装置用保護回路
CN101140923A (zh) 半导体器件
US7348643B2 (en) Semiconductor dual guardring arrangement
US5027174A (en) Semiconductor integrated circuit device with improved resistance against electrostatic noise
JP3621949B2 (ja) 電圧保護配列を組み込んだトランジスタ装置
JPH08181219A (ja) 半導体集積回路装置
JP4034992B2 (ja) 半導体装置
JPH09500761A (ja) 半導体素子に使用される寄生的mosトランジスタを有するパッド構造
US5160990A (en) MIS-FET with small chip area and high strength against static electricity
JP2920013B2 (ja) 半導体静電保護回路
JPH07147384A (ja) 半導体装置
JP2996346B2 (ja) Mos集積回路
JPS6173375A (ja) 半導体集積回路装置
JPS61100954A (ja) 半導体装置
JPS58202573A (ja) 半導体集積回路装置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees