TW383462B - Manufacturing method for via - Google Patents

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Wen-Bin Liu
Tzung-Yuan Hung
Ji-Jeng Yang
Ching-Shing Shie
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United Semiconductor Corp
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2764twf.doc/006 A7 B7 五、發明説明（/) 本發明是有關於一種介層窗（Via)的製造方法，且特 別是有關於一種可避免介層窗毒化（Poisoned Via)之介層 窗的製造方法。 在超大型積體電路（VLSI)的製程上，可以在平 方公分面積的矽表面上配置數量多達數十萬的電晶體。並 且’爲了增加積體電路的積集度，將提高連接各個電晶體 或是其他元件的金屬線之密度。所以，以往單一金屬層的 設計，將無法完成整個積體電路的連線工作，兩層以上的 金屬層設計，便逐漸的成爲許多積體電路所必需採用的方 式。因此在金屬層之間須以內金屬介電層（Inter-metal Dielectric)加以隔離，以避免元件之間產生非預期性的導 通，並在內金屬介電層中形成介層窗，接著覆蓋導電材料 以形成導線，在半導體工業上稱之爲插塞（Plug)，用來 連接上下兩層金屬層。 隨著元件尺寸的縮小，內連線電阻-電容時間延遲（RC Time Delay)的增加成爲元件的性能限制因素。將低介電 常數（Low Dielectric Constant )，比如介電常數値（K) 約小於4.0的物質應用到元件，則可降低RC時間延遲和 改善元件的效能。 近來，一種被用來當作內金屬介電層的氫化矽倍半氧 化物（Hydrogen Silsesquioxane; HSQ)，產品名爲 FOx (Flowable Oxide)，因其介電常數K低，約爲3.0，比一 般氧化物的介電常數（約在3.8〜4.0之間）還低’因此非 常適合於內金屬介電層的製程中做爲溝塡（Gap-filling) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ------.I /、裝------1T----- (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 2764twf.doc/006 A7 B7_______ 五、發明説明（1) 材料，所以目前已漸漸地爲半導體業者所採用。 由於FOx的介電常數低，所以較不會有寄生電容 (Parasitic Capacitor)的問題產生，因此其具有RC時間 延遲小與速度快的優點。但是，FOx本身具有吸水性，很 '容易受到水氣的影響，而導致在後續製程中發生介層窗毒 化。 利用FOx做爲內金屬介電材質的成功與否，於FOx 經塗佈（Coating) /固化（Curing)後，端看以下三點： (1)大量Si-H含量之保存的可能；（2)水氣吸收的預防； (3)介層窗蝕刻製程的審慎調整，其製程包括氧電漿蝕刻 (Oxygen Plasma Ashing)和濕式化學剝除（Wet Chemical Stripping)，以使 FOx 有較少的退化（Degradation)。 然而，在使用傳統的光阻光罩對介層窗進行定義時， 所使用的氧電漿蝕刻和濕式化學剝除製程，多半會退化和 改變FOx物質的介電特性。小心選擇氧電漿蝕刻和濕式化 學剝除製程可以降低FOx的退化，然而卻無法避免介層窗 內表層的傷害。 於介層窗內側表層損害的FOx (如第1圖之19)所吸 收水氣’在後續高溫插塞塡滿製程（Plug-filling Process) 期間，水氣被釋放出，而使導電材質無法塡入，因而導致 介層窗毒化（Poisoned Via)，而在介層窗內形成如第1 圖所示之空隙Π。圖中的標號分別爲10:半導體基底、 12:金屬層、14:氧化層、15: FOx層、16:黏著層、17: 空隙、18 :鎢金屬。 4 本紙張ϋ適用中國國^^準（CNsTa4規格（210X297公釐) ' -- (請先聞讀背面之注意事項再填寫本頁) -裝- -訂 經濟部中央標準局員工消費合作社印— 2764twf.doc/006 A’7 B7 五、發明説明（j ) 爲避免在鎢沈積期間因氣泡而產生介層窗毒化或者 因氣泡爆裂而形成火山（Volcano)形狀，在形成鎢插塞前 之黏著層（Glue Layer)鈦/氮化鈦的沈積之前，需要先 經爐火烘烤（Furnace Baking )步驟和/或適當的去氣 (Degas)步驟，以避免在介層窗所暴露出的f〇x會吸收 水氣。因此可以獲得堅固、無介層窗毒化且塡滿的金屬化 製程’如第2圖所示，圖中標號的意義、構件與第1圖的 相同，在此不多做說明。 上述的方法可以成功地應用至0.35μηι的設計規則 (Design Rule)。然若應用至〇.25μηι以下的技術，會受 限於微影窗（Photolithography Window)，而需使用未著 陸介層窗（Unlanded-via)製程。未著陸介層窗製程對介 層窗對準容許度的要求較不嚴格，可允許介層窗與金屬層 有部份未重疊。但會使介層窗內側暴露出大面積受損的 F〇x ’而且使爐火烘烤和/或去氣步驟來釋放吸收的水薄 之步驟難於進行。即使已使用適當的爐火烘烤和/或去氣 步驟，但是仍然僅會使FOx表層的水氣被釋放而已。大部 份的F〇x層會在隨後未著陸介層窗蝕刻製程期間被蝕 穿’且未能使介層窗保持在一適當的輪廓。在後續黏著層 鈦/氮化鈦和鎢插塞回蝕刻中，將無可避免介層窗毒化的 問題產生，如第3圖所示，圖中標號的意義與第1圖同， 在此不多做說明。 因此本發明的主要目的，就是在提供一種介層窗的製 造方法，可以避免介層窗毒化問題的產生。 5 本紙張尺度適用中國國家標準（CNS ) A4規格（2l〇x297公釐） {請先袖讀背面之注意事項再填寫本頁} •裝. 訂 經濟部中央標準局爲工消費合作社印製 2764twf.doc/006 A7 B7 五、發明説明（f ) '爲達成本發明之上述目的，本發明提供一種介層窗的 製造方法’係利用硬蝕刻罩幕來進行介層窗的蝕刻，並於 進行介層窗的飩刻製程前，將光阻剝除，以避免F〇x暴露 於氧電漿蝕刻和濕式化學剝除的環境中’於是可以避免介 層窗毒化及其衍生的問題產生。 本發明所揭露的硬蝕刻罩幕包括氮化鈦導電層鈾刻 罩幕、氮化砍介電層蝕刻罩幕以及由氧化矽和氮化鈦組成 的鈾刻罩幕。其中氮化鈦導電層鈾刻罩幕於蝕刻完成後， 不需剝除’可與鈦/氮化鈦黏著層結合做爲鎢插塞的黏著 /阻障（Barrier)層；氮化矽介電層蝕刻罩幕對內金屬介 電層中氧化物的蝕刻選擇比可以很好，於蝕刻完成後需剝 除；氧化矽和氮化鈦導電層組成的蝕刻罩幕，其中氧化矽 的部份於蝕刻的過程中是爲犧牲層，因此可以使用低成本 的蝕刻條件完成介層窗的鈾刻，而且氮化鈦導電層可留下 與鈦/氮化鈦黏著層結合做爲鎢插塞的黏著/阻障層。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1圖至第3圖係顯示習知介層窗製造方法； 桌4A圖至第4D圖係繪不根據本發明一第一較佳實施 例之一種介層窗的製造流程剖面圖； .第5A圖至第5D圖係繪不根據本發明一第二較佳實施 例之一種介層窗的製造流程剖面圖；以及 6 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X297公釐） I-------/cr裝— (請先一閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 2764twf.doc/006 A7 B7 五、發明説明（$ ) 第6A圖至第6D圖係繪示根據本發明一第三較佳實施 例之一種介層窗的製造流程剖面圖。 其中，各圖標號與構件名稱之關係如下： 10 ' 100 半導體基底 12、 102 金屬層 13、 108、108a 氧化層 14、 106、106a FOx 層 104、104a 襯氧化層 15、 120、120a、132、132a 介電層 16 > 116 黏著層 17 空隙 18 鶴金屬 19 損傷的Fox 108 插塞 110、110a 導電層 第一實施例 第4A圖至第4D圖所示，爲根據本發明一第一較佳實 施例之一種介層窗的製造流程剖面圖。 首先請參照第4A圖，提供一半導體基底1〇〇,並在其 上形成一已定義的金屬層102,金屬層102以下的M0S元 件未繪示出。金屬層1〇2的定義比如以傳統的微影鈾刻製 程進行，並同時形成開口 105。 之後於整個半導體基底100結構的表面形成—靥襯氧 化（Liner Oxide)層104，其較佳的材質是氧化矽，厚度 7 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） ί舞先¾讀背雨之>i意事項再嗔％本la： j .裴 .訂· 2764twf.doc/006 A7 B7 五、發明説明（6) 約爲2,000A，較佳的形成方法是電漿增強化學氣相沈積 法。襯氧化層104直接覆蓋於金屬層102表面，其目的是 爲了提供高品質的附著性（Adhesion)及絕緣性。 接著於襯氧化層1〇4上方利用習知的方法塗佈一層 FOx層106，其較佳的厚度約爲3,000〜5,000A。由於塗佈 後的FOx層106裏仍有溶劑存在，而且FOx層106表面並 不平坦，因此需經融化（Melt)及熱流（Flow)等製程， 然後於氮氣（N2)環境下，於溫度約400°C下進行爐火固 化（Cure ) 〇 之後在FOx層106上形成一層氧化層1〇8，較佳的形 成方法是電漿增強化學氣相沈積法，氧化層108所沈積的 厚度約爲〇.5μιη至2μιη。當沈積完氧化層1〇8後，若須經 平坦化製程，較佳的平坦化方法是化學機械硏磨法，以提 供全面性平坦的氧化層108，則氧化物108所需沈積的厚 度約爲1〜2μιη，然後硏磨後，需將全部的內金屬介電層的 厚度控制在約爲0.8μηι至2μηι，其中內金屬介電層包括襯 氧化層104、FOx層106和氧化層108。氧化層108的目的， 是爲了提供好的附著性並確保後續沈積之金屬層與金屬 層102之間的絕緣性。 當進行完平坦化製程後，於氧化層108上形成一層導 電層110，較佳的材質是氮化鈦。導電層110是用於後續 介層窗的蝕刻製程中，做爲蝕刻罩幕之用。 接著請參照第4B圖，接著於導電層110上形成一光 阻層112，此光阻層112已定義出開口 103，此開口 103 8 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐_) (請先，閲讀背面之注意事項再填寫本頁) -裝· 訂 經濟部中央標準局員工消費合作社印製 2764twf.doc/006 A7 B7 五、發明説明（q) 是做爲後續形成介層窗之用。 利用完成定義的光阻層112當罩幕，繼續定義導電層 110，使導電層110形成導電層110a，其方法比如是乾蝕 刻（Dry Etching)製程’並以氧化層ι〇8爲蝕刻終止層。 接著請參照第4C圖，當完成導電層11〇a的蝕刻後， 接著利用傳統的氧電漿触刻（02 Plasma Ashing )和濕式化 剝除（Wet Chemical Stripping)製程，將光阻層112剝除。 由於此時尙未進行氧化層108、F〇x層106和襯氧化層1〇4 的蝕刻，所以FOx層106未暴露在氧電漿和濕式化學剝除 的環境下，因此可以避免習知介層窗毒化的情形發生。 利用導電層110a當蝕刻罩幕，進行蝕刻氧化層1〇8、 FOx層106和襯氧化層104，使形成氧化層l〇8a、FOx層 l〇6a和襯氧化層104a’其方法比如是乾蝕刻法，並以金屬 層102爲蝕刻終止層’於是形成如第4C圖中之介層窗 Π4,介層窗114是用以做爲後續形成導電插塞之用。 通常金屬層102的表面會有一層抗反射層（ARC)(未 繪示於圖中）’其材質比如是氮化鈦，於進行介層窗的鈾 刻時，會將抗反射層蝕穿。 接著請參照第4D圖，繼續習知形成導電插塞的製程。 而做爲蝕刻罩幕之用的導電層110a可以不用剝除，因此可 以簡化製程，並節省成本。接著比如先於整個半導體基底 1〇〇結構表面再形成一層黏著層116，其結構比如是厚度 約200〜5〇〇A的鈦/厚度約200〜80.0A的氮化鈦，其方法比 如是濺鍍（Sputtering)法。之後塡入導電材質比如鎢金屬 9 本紙張尺度適元中國國家標準（〇呢>六4規格（210父297公釐） ' -------,ίΎ 裝-- (請先閲讀背面之注意事項再填寫本頁) 、1Τ 經濟部中央標準局貝工消費合作社印繁 經濟部中央標準局員工消費合作社印製 2764twf.doc/006 A7 _B7___ 五、發明説明（公） 於介層窗114中，最後利用化學機械硏磨法使於介層窗114 處形成鎢插塞118。 根據上述的步驟，本發明可應用於未著陸介層窗的製 程，因爲FOx物質沒有直接與傳統的光阻移除化學試劑接 觸。由於FOx物質沒有因氧電漿蝕刻和濕式化學剝除製程 而損傷，因此沒有水氣吸收的問題，所以可以避免介層窗 毒化的問題。也因此，黏著層沈積之前的爐火烘烤和/或 去氣步驟可以被忽略。本發明的微影窗製程由於堅固的未 著陸介層窗製程而變寬。 第二實施例 第5A圖至第5D圖所示，爲根據本發明一第二較佳實 施例之一種介層窗的製造流程剖面圖。 第5A圖的圖示標號與構件同第4A圖，在此不多做說 明。 不同之處在於，當進行完平坦化製程後，於氧化層108 上形成一層介電層120，其中介電層120的材質與氧化層 108的材質不同，且有不同的蝕刻率，介電層120較佳的 材質是氮化矽。介電層120是用於後續介層窗的蝕刻製程 中，做爲鈾刻罩幕之用。 接著請參照第5B圖，接著於介電層120上形成一光 阻層112，此光阻層112已定義出開口 103，此開口 103 是做爲後續形成介層窗之用。 利用完成定義的光阻層112當罩幕，繼續定義介電層 120，使介電層ί20形成介電層120a，其方法比如是乾蝕 10 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公瘦Ί~ (請先閱讀背面之注意事項再填寫本頁) •裝·
、1T 2764twf.doc/006 A7 B7 五、發明説明（ 刻製程，並以氧化層108爲蝕刻終止層。 接著請參照第5C圖’當完成介電層12〇a的餓刻後， .接著利用傳統的氧電漿蝕刻和濕式化學剝除製程，將光阻 層112剝除。由於此時尙未進行氧化層1〇8、ροχ層1〇6 和襯氧化層1〇4的蝕刻’所以FOx層106未暴露在氧電漿 和濕式化學剝除的環境下，因此可以避免習知介層窗毒化 的情形發生。 利用介電層l2〇a當蝕刻罩幕，進行蝕刻氧化層1〇8、 F〇x層106和襯氧化層104，使形成氧化層1〇8a、F〇x層 l〇6a和襯氧化層104a，其方法比如是乾蝕刻法，並以金屬 層爲蝕刻終止層，接著將介電層12如利用傳統的濕式 蝕刻進fj剝除。於是形成如第5 C圖中之介層窗114，介層 窗114是用以做爲後續形成導電插塞之用。 通常金屬層102的表面會有一層抗反射層（未繪示於 圖中）’其材質比如是氮化鈦，於進行介層窗的触刻時， 會將抗反射層蝕穿。 接著請參照第5D圖’繼續習知形成導電插塞的製程。 其形成方法與第4D圖中所述相同，在此不多做說明。 在此實施例中，與第一實施例中的氮化欽触刻罩幕比 較’氮化矽/氧化物選擇蝕刻比，較氮化鈦/氧化物大。 如果金屬餍1〇2的表面有氮化鈦抗反射層，在介層窗的乾 蝕刻期間’則不必擔心氮化鈦蝕刻罩幕會被蝕穿，而於介 層窗製程未完成前，使氧化層108暴露出。本發明的微影 呈藉由堅固的未著陸介層窗製程而變寬》 本紙張尺度適用中國國家榇準（CNS ) M規格（2丨〇><25>7公釐） I------ΟΊ------1T----- (請先閎讀背雨之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 2764twf.doc/006 ρ^η 2764twf.doc/006 ρ^η 經濟部中央標準局員工消費合作社印聚 五、發明説明（/σ) 第三實施例 第6Α圖至第6D圖所示，爲根據本發明一第三較佳實 施例之一種介層窗的製造流程剖面圖。 第6Α圖的圖示標號與構件同第4Α圖，在此不多做說 明。 不同之處在於，當進行完平坦化製程後，於氧化層108 上先形成一層導電層130，其較佳的材質是氮化鈦，其厚 度約爲500〜Ι,ΟΟΟΑ。接著於導電層130上方形成一層介電 層132，其較佳的材質是氧化矽，其較佳的厚度約爲 1，000〜2,000Α。其中導電層130和介電層132是用於後續 介層窗的鈾刻製程中，做爲蝕刻罩幕之用。 接著請參照第6Β圖，接著於介電層132上形成一光 阻層112，此光阻層112已定義出開口 103，此開口 103 是做爲後續形成介層窗之用。 利用完成定義的光阻層112當罩幕，繼續定義介電層 132和導電層130，使介電層132形成介電層132a，導電 層130形成導電層130a，其方法比如是乾蝕刻製程，並以 氧化層108爲鈾刻終止層。 接著請參照第6C圖，當完成介電層120a的蝕刻後， 接著利用傳統的氧電漿蝕刻和濕式化學剝除製程，將光阻 層112剝除。由於此時尙未進行氧化層108、FOx層106 和襯氧化層104的蝕刻，所以FOx層106未暴露在氧電漿 和濕式化學剝除的環境下，因此可以避免習知介層窗毒化 的情形發生。 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝-
、1T 2764twf.doc/006 ρ^η 2764twf.doc/006 ρ^η 經濟部中央標準局員工消費合作社印掣 五、發明説明（α) 利用介電層132a和導電餍130a當蝕刻罩幕，進行蝕 刻氧化層108、FOx層106和襯氧化層1〇4,使形成氧化層 108a、FOx層106a和襯氧化層l〇4a ’其方法比如是乾蝕 刻法，並以金屬層102爲蝕刻終止層。於本實施例中，介 層窗的蝕刻因此可以使用低成本的蝕刻條件來完成，因其 中蝕刻罩幕部份的介電層132a，是爲犧牲層（Sacrifical Layer)，會於此乾蝕刻製程期間被剝除。於是形成如第 6C圖中之介層窗114，介層窗114是用以做爲後續形成導 電插塞之用。 接著請參照第6D圖，繼續習知形成導電插塞的製程。 其形成方法與第4D圖中所述相同，在此不多做說明。 在此方法中，位於導電層l3〇a上方之介電層132a， 在介層窗蝕刻期間是做爲犧牲層之用。因此在此實施例 中’不需要求內金屬介電層的氧化物和氮化鈦導電層之間 的高選擇性，而且氮化鈦罩幕可以被留下，並與鈦/氮化 鈦黏著層結合做爲鎢插塞的黏著/阻障層。本發明的微影 窗製程藉由堅固的未著陸介層窗製程而變寬。 本發明的特徵如下： (1) 本發明提供一種介層窗的製造方法，利用導電層 做爲餓刻罩幕，並於進行介層窗的触刻製程前，將光阻剝 除，以避免FOx暴露於氧電漿蝕刻和濕式化學剝除的環境 中’於是可以避免介層窗毒化及其衍生的問題產生。 (2) 本發明提供一種介層窗的製造方法，利用導電層 做爲蝕刻罩幕，於完成介層窗的餘刻後，不需將其去除， 13 氏張尺度適用中國國家標準（CNS ) A视# ( 21GX297公釐） ** --- -------------ηιτ----- (請先閱讀fvg之注意事項再填寫本頁) 2764twf.doc/006 A7 B7 五、發明説明（/i) 因此可以簡化製程’並降低成本。 (3) 本發明提供一種介層窗的製造方法，利用氮化石夕 介電層做爲蝕刻罩幕’並於進行介層窗的蝕刻製程前，將 光阻剝除’以避免FOX暴露於氧電漿飩刻和濕式化學剝除 的環境中，於是可以避免介層窗毒化及其衍生的問題產 生。 (4) 本發朋提供一種介層窗的製造方法，利用氧化砂 和導電層做爲鈾刻罩幕，並於進行介層窗的蝕刻製程前， 將光阻剝除，以避免FOx暴露於氧電漿蝕刻和濕式化學剝 除的環境中，於是可以避免介層窗毒化及其衍生的問題產 生。 (5) 本發明提供一種介層窗的製造方法，利用氧化矽 和導電層做爲蝕刻罩幕，於介層窗的蝕刻過程中氧化矽罩 幕爲一犧牲層，因此可以不需要求內金屬介電層的氧化物 和導電層之間的高選擇性，所以可使用低成本的蝕刻條件 完成介層窗的蝕刻。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 本紙张尺度適用中國國家標準（CNS ) Α4規格（2丨0X297公釐） (請先蘭讀背面之注意事項再填寫本頁) .裝· 訂 經濟部中央標準局員工消費合作社印掣

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 2764twf.doc/006 gg C8 D8 六、申請專利範圍 1. 一種介層窗的製造方法，包括下列步驟： 形成已定義之一金屬層覆蓋一半導體基底； 形成一流動氧化物層覆蓋該金屬層； 形成一介電層覆蓋該流動氧化物層； 形成一導電層覆蓋該介電層；以及 定義該導電層，並以該導電層爲罩幕，繼續定義該介 電層和該流動氧化物層，直至暴露出至少部份該金屬層， 以形成一介層窗。 2. 如申請專利範圍第1項所述之一種介層窗的製造 方法，其中於形成一流動氧化物層覆蓋該金屬層之前，更 包括形成一襯氧化層覆蓋該金屬層和該半導體基底。 3. 如申請專利範圍第1項所述之一種介層窗的製造 方法，其中該介電層的材質包括氧化物。 4. 如申請專利範圍第3項所述之一種介層窗的製造 方法，其中形成該介電層覆蓋該流動氧化物層的方法，包 括利用增強電漿化學氣相沈積法。 5. 如申請專利範圍第1項所述之一種介層窗的製造 _方法，其中該導電層的材質包括氮化鈦。 6. 如申請專利範圍第1項所述之一種介層窗的製造 方法，其中定義該導電層的方法，包括利用已定義的一光 阻層進行蝕刻製程。 7. 如申請專利範圍第6項所述之一種介層窗的製造 方法，其中完成該導電層的定義後，須將該光阻層剝除， 再以該導電層爲罩幕，繼續定義該介電層和該流動氧化物 (請先聞讀背.面之注意事項再填寫本頁) •裝· 訂 .1· 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 飞 飞 2764twf.doc/006 A8 B8 C8 D8 六、申請專利範圍 層，直至暴露出至少部份該金屬層，以形成該介層窗。 8. —種介層窗的製造方法，包括下列步驟： 形成已定義之一金屬層覆蓋一半導體基底； ，形成一流動氧化物層覆蓋該金屬層； 形成一第一介電層覆蓋該流動氧化物層； 形成一第二介電層覆蓋該第一介電層；以及 定義該第二介電層，並以該第二介電層爲罩幕，繼續 定義該第一介電層和該流動氧化物層，直至暴露出至少部 份該金屬層，以形成一介層窗。 9. 如申請專利範圍第8項所述之一種介層窗的製造 方法，其中於形成一流動氧化物層覆蓋該金屬層之前，更 包括形成一襯氧化層覆蓋該金屬層和該半導體基底。 10. 如申請專利範圍第8項所述之一種介層窗的製造 方法，其中該第一介電層的材質包括氧化物。 11. 如申請專利範圍第10項所述之一種介層窗的製 造方法，其中形成該第一介電層覆蓋該流動氧化物層的方 法，包括利用增強電漿化學氣相沈積法。 . 12.如申請專利範圍第8項所述之一種介層窗的製造 方法，其中該第一介電層和該第二介電層的材質不同。 13. 如申請專利範圍第8項所述之一種介層窗的製造 方法，其中該第二介電層的材質包括氮化矽。 14. 如申請專利範圍第8項所述之一種介層窗的製造 方法，其中定義該第二介電層的方法，包括利用已定義的 一光阻層進行蝕刻製程。 (請先閱讀背面之注意事項再填寫本頁) •裝· 、1T .—•線_ 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐〉 2764twf.d〇c/〇〇6 A8 B8 C8 D8 六、申請專利範圍 15. 如申請專利範圍第14項所述之一種介層窗的製 造方法，其中完成該第二介電層的定義後，須將該光阻層 剝除，再以該第二介電層爲罩幕，繼續定義該第一介電層 和該流動氧化物層，直至暴露出至少部份該金屬層，以形 成該介層窗。 16. 如申請專利範圍第8項所述之一種介層窗的製造 方法，其中更包括塡入一導電材質於該介層窗內，以形成 —插塞。 17. 如申請專利範圍第16項所述之一種介層窗的製 造方法，其中塡入該導電材質於該介層窗內之前’更包括 剝除該第二介電層。 18. —種介層窗的製造方法，包括下列步驟： 形成已定義之一金屬層覆蓋一半導體基底； 形成一流動氧化物層覆蓋該金屬層； 形成一第一介電層覆蓋該流動氧化物層； 形成一導電層覆蓋該第一介電層； 形成一第二介電層覆蓋該導電層；以及 . 定義該第二介電層和該導電層’並以該第二介電層和 該導電層爲罩幕，繼續定義該第一介電層和該流動氧化物 層，直至暴露出至少部份該金屬層，以形成一介層窗。 19. 如申請專利範圍第18項所述之一種介層窗的製 造方法，其中於形成一流動氧化物層覆蓋該金屬層之前， 更包括形成一襯氧化層覆蓋該金屬層和該半導體基底。 20. 如申請專利範圍第18項所述之一種介層窗的製 (請先聞讀背面之注意事項再填寫本頁」 —裝------訂 線 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作社印製 383462 A8 2764twf.doc/006 gg C8 D8 六、申請專利範圍 造方法，其中該第一介電層的材質包括氧化物。 21. 如申請專利範圍第20項所述之一種介層窗的製 造方法，其中形成該第一介電層覆蓋該流動氧化物層的方 法，包括利用增強電漿化學氣相沈積法。 22. 如申請專利範圍第18項所述之一種介層窗的製 造方法，其中該第二介電層的材質包括氧化矽。 23. 如申請專利範圍第18項所述之一種介層窗的製 造方法，其中該導電層的材質包括氮化鈦。 24. 如申請專利範圍第18項所述之一種介層窗的製 造方法，其中定義該第二介電層和該導電層的方法，包括 利用已定義的一光阻層進行蝕刻製程。 25. 如申請專利範圍第24項所述之一種介層窗的製 造方法，其中完成該第二介電層和該導電層的定義後，須 將該光阻層剝除，再以該第二介電層和該導電層爲罩幕， 繼續定義該第一介電層和該流動氧化物層，直至暴露出至 少部份該金屬層，以形成該介層窗。 26. 如申請專利範圍第18項所述之一種介層窗的製 _造方法，其中於定義該第一介電層和該流動氧化物層以形 該介層窗的期間，更包括剝除該第二介電層。 (請先閱讀背"面之注意事項再填寫本頁) •裝. 訂 •❿ 線_ 18 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442650B2 (en) 2007-01-10 2008-10-28 International Business Machines Corporation Methods of manufacturing semiconductor structures using RIE process

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3107047B2 (ja) * 1998-05-28 2000-11-06 日本電気株式会社 半導体装置の製造方法
DE59914708D1 (de) * 1998-12-24 2008-05-08 Atmel Germany Gmbh Verfahren zum anisotropen plasmachemischen Trockenätzen von Siliziumnitrid-Schichten mittels eines Fluor-enthaltenden Gasgemisches
US6395631B1 (en) * 1999-08-04 2002-05-28 Chartered Semiconductor Manufacturing Ltd. Low dielectric constant dielectric layer fabrication method employing hard mask layer delamination
US6153512A (en) * 1999-10-12 2000-11-28 Taiwan Semiconductor Manufacturing Company Process to improve adhesion of HSQ to underlying materials
US6686279B2 (en) * 2002-04-01 2004-02-03 Chartered Semiconductor Manufacturing Limited Method for reducing gouging during via formation
US20050045206A1 (en) * 2003-08-26 2005-03-03 Smith Patricia Beauregard Post-etch clean process for porous low dielectric constant materials
EP1511072A3 (en) * 2003-08-26 2006-02-22 Texas Instruments Incorporated Post-etch clean process for porous low dielectric constant materials
US7169698B2 (en) 2004-01-14 2007-01-30 International Business Machines Corporation Sacrificial inorganic polymer intermetal dielectric damascene wire and via liner
KR100652795B1 (ko) * 2005-06-30 2006-12-01 주식회사 하이닉스반도체 질소성분이 함유된 금속막하드마스크를 이용한반도체소자의 스토리지노드콘택 형성 방법
CN1891652B (zh) * 2005-07-06 2011-05-18 深圳Tcl工业研究院有限公司 一种在平面玻璃上蚀刻凹槽制作有机电致发光显示器件的玻璃后盖的工艺方法
US20070232048A1 (en) * 2006-03-31 2007-10-04 Koji Miyata Damascene interconnection having a SiCOH low k layer
ATE502396T1 (de) * 2006-12-12 2011-04-15 Nxp Bv Verfahren zur herstellung von öffnungen in einem substrat, insbesondere von durchgangslöchern durch ein substrat
US9059250B2 (en) * 2012-02-17 2015-06-16 International Business Machines Corporation Lateral-dimension-reducing metallic hard mask etch
CN115831866B (zh) * 2023-02-24 2024-02-13 广州粤芯半导体技术有限公司 一种高深宽比接触孔的制作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5932487A (en) * 1998-03-12 1999-08-03 Worldwide Semiconductor Manufacturing Corporation Method for forming a planar intermetal dielectric layer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442650B2 (en) 2007-01-10 2008-10-28 International Business Machines Corporation Methods of manufacturing semiconductor structures using RIE process
US8614150B2 (en) 2007-01-10 2013-12-24 International Business Machines Corporation Methods of manufacturing semiconductor structures using RIE process

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