TW318229B - - Google Patents
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Description
i月修正 第85111095號專利案 A7 中文說明衢修正頁 五、發明説明(1 ) L ^rftj 本發明係關於具有c p u及數位信號處理單元之半導 體積體電路化之邏輯L S I ,尤關於需要進行高速運算處 理之微電腦,數位信號處理機等之資料處理裝置用技術。 「河崎及其他,、具有DSP功能之SH系列〃,日 經 Electronics , 1992 年 11 月 23 曰,No. 568,ρρ· 99-1 1 2」中揭示一種在同一晶粒上 裝載控制全部系統所需之一般用運算處理單元(C P U ) ’及具有有效的處理數位信號所必需之積和運算功能之數 位信號處理單元(Digitel Signal Processor ( D S Ρ ))β 根據其記載,具有積和運算功能之數位信號處理單元 以較少次之步驟即可高效率的執行數位濾波等數位信號處 理之代表性運算處理。 然而,雖然習用技術中記載之數位信號處理單元具有 積和運算器,但將進行運算之資料與上述一般用運算處理 單元相同做爲整數資料處理。通常在數位信號處理之領域 內處理之資料爲固定小數點,或浮動小數點資料》浮動小~ 數點資料係假數部資料與指數部資料成爲一組之資料方式 ,係完全不相同之數值體系,但固定小數點資料只有小數 點之位置不同,與整數資料非常相似。事實上,在加減法 中,基本上其處理內容與整數資料相同。 然而,如第1 a圓所示,在乘法時,若爲整數資料則 信號源資料係使用被指定之暫存器下位之字來運算*而固 定小數點則使用被指定之暫存器之上位。如第1 b圖所示 本认匕尺度適州中囚囤家標準(CNS )八4規格(210X297公釐) ~ ' -4 - ----:--------裝------訂------味 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 修正 A7 B7 經濟部中央標準局貝工消费合作社印製 五、 發明説明( 2 ) 9 整 數 資 料 被 認 爲 小 數 點 位 於 最 下 位 位 元 之 右 側 1 而 固 定 小 數 點 資 料 通 常 係 位 於 上 位 位 元 之 右 側 9 靠 近 小 數 點 之 部 分 更 爲 重 要 0 因 此 > 爲 了 利 用 整 數 乘 法 器 執 行 固 定 小 數 點 乘 法 * 必 須 預 先 將 信 號 源 資 料 從 上 位 移 位 至 下 位 〇 如 第 1 C 圖 所 示 y 根 據 小 數 點 位 置 對 正 位 數 > 其 運 算 結 果 兩 者 間 發 生 相 當 於 1 位 元 之 偏 差 0 因 此 在 實 際 上 之 處 理 程 式 中 » 需 要 進 行 校 正 兩 者 間 之 偏 差 之 移 位 處 理 Ο 在 數 位 信 號 處 理 時 將 從 記 憶 體 中 出 之 資 料 及 運 算 結 果 輸 出 於 記 憶 體 或 外 部 時 其 資 料 之 位 元 長 度 大 多 可 小 於 運 笪 中 之 位 元 精 確 度 0 因 此 通 常 在 實 際 上 之 數 位 信 號 處 理 單 元 中 與 記 憶 體 或 外 部 間 之 資 料 之 傳 送 係 以 單 精 確 度 字 資 料 ( 例 如 1 6 位 元 ) 進 行 運 算 係 以 倍 精 確 度 ( 例 如 3 2 位 元 ) 以 上 進 行 0 傳 送 位 元 長 度 小 於 運 算 精 確 度 之 資 料 時 整 數 資 料 與 固 定 小 數 點 資 料 之 動 作 有 很 大 之 不 同 〇 以 處 理 整 數 資 料 爲 刖 提 之 運 算 單 元 在 進 行 字 資 料 及 位 元 長 度 更 短 之 信 息 組 資 料 ( 8 位 元 ) 之 資 料 傳 送 時 輸 入 及 輸 出 保 持 資 料 之 暫 存 器 之 下 位 側 〇 以 處 理 固 定 小 數 點 資- 料 爲 前 提 之 運 算 單 元 則 輸 入 及 輸 出 資 料 之·上 位 側 0 發 生 這 種 不 同 之 原 因 爲 上 述 小 數 點 位 置 之 不 同 » 亦 即 若 傳 送 之 資 料 之 位 元 長 度 小 於 需 要 儲 存 之 操 作 對 象 之 位 元 長 度 時 由 於 資 料 之 精 確 度 或 範 圍 之 關 係 而 被 認 爲 靠 近 小 數 點 之 部 分 較 重 要 9 而 整 數 資 料 爲 小 數 點 在 最 下 位 位 元 之 右 側 而 固 定 小 數 點 資 料 通 常 位 於 最 上 位 位 元 之 右 側 因 而 發 生 上 述 偏 差 〇 結 果 在 以 處 理 整 數 資 料 爲 * *-刖 提 之 運 算 單 元 傳 送 位 元 ----^------^------1T------ (請先閱讀背面之注意事項再填寫本頁) 本尺度適川中國國家標準(CNS )八4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 18229 a? B7_ 五、發明説明(3 ) 長度小於運算精確度之資料時’必須每一次進行移位處理 0 若傳送時之資料之位元長度與運算時之資料之位元長 度相同,則不會發生上述問題’但爲了傳送冗長之位元而 需要多餘之匯流排寬度,或儲存資料之記憶體亦需要多餘 之容量。 本發明之目的爲提供一種具有處理c p u及固定小數 點資料之數位信號處理單元之微電腦’數位信號處理機等 資料處理裝置。 本發明之另一目的爲提供一種在同一晶粒上裝載控制 全部系統所需之一般用運算用處理單元’及具有高效率的 處理數位信號所需之積和運算功能之數位信號處理單元之 微電腦及微處理機,該微處理機可防止因運算器所處理之 資料型式之不同所造成之處理步·驟次數之增大,提高高數 位信號處理之效率。 本發明之另一目的爲提供一種可省略因乘法結果之位 元位置校正及資料傳送而產生之多餘之移位動作,提高數 位信號處理之速度之裝置。 本發明之上述及其他目的,以及特徵等可由以後之說 明成爲更明確。 以下說明本發明之代表性實施例之概要。 (a )資料處理裝置(1 )在1個半導體基板上具有 CPU (100),及因CPU (100)解讀指令而被 控制動作之數位信號處理單元(104) *上述數位信號 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ^ ml -ιϋ at— T 穿 4 (請先閲讀背面之注意事項再填寫本頁) -6 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(4 ) 處理單元(1 〇 4 )具有處理固定小數點資料之加減法電 路(105),及處理固定小數點資料之乘法電路( 10 6)° (b )資料處理裝置(1 )包括具有第1暫存器( 103),及運算該第1暫存器(103)內之資料之第 1運算器(101 ’ 102)之第1處理單元(100) ,及具有第2暫存器(1 0 8 )及運算該第2暫存器( 108)內之資料之第2運算器(105,106)之第 2處理單元(104),上述第1處理單元100處理整 數資料,而上述第2處理單元(1 0 4 )處理固定小數點 資料。 (c )資料處理裝置(1 0 4 )具有暫存器(1 0 8 )及運算該暫存器(1 0 8)內之資料之運算器(1 0 5 * 10 6),若執行將位元長度小於上述暫存器之位元長 度之資料從該資料處理琴置(1 0 4 )之外部傳送至上述 暫存器(1 0 8 )之第1指令時,將上述資料壓縮於上述 暫存器(1 0 8)之上位側輸入,在上述暫存器(1 0 8 )之多餘之下位側輸入P。若執行將位元長度小於上述暫 存器(1 0 8 )之位元長度之資料從上述暫存器(1 0 8 )傳送至該資料處理裝置(1 0 4 )之外部之第2指令時 ,從上述暫存器(1 0 8 )之上位側將必要之位元長度之 資料輸出於外部。 (d )資料處理裝置(1 )包括:具有執行算術運算 或邏輯運算之運算電路(101)之CPU (1〇〇); 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) η ^^1- i ϋ^— ~ 1^1 In i i 燊 、\吞 (請先閲讀背面之注意事項再填寫本頁) 18229 A7 _ B7 五、發明説明(5 ) 從上述CPU (100)選擇性的接受位址之第1 ,第2 及第3位址匯流排(109,110,111);連接於 上述第1位址匯流排(1 0 9 )及第2位址匯流排( 110),由上述CPU ( 1 〇〇)所產生之位址存取之 第1記憶體(11 5 );連接於上述第1位址匯流排( 109)及第3位址匯流排(111),由上述CPU ( 100)所產生之位址存取之第2記憶體(116);連 接於上述第1及第2記憶體(115,116)及上述 CPU (100)而傅送資料之第1資料匯流排(112 );連接於上述第1記憶體(11 5)而傳送資料之2資 料匯流排(1 1 4);及連接於上述第1,第2及第3資 料匯流排(112,113,114)而與上述CPU ( 100)同步的動作之數位信號處理單元(104),上 述數位信號處理單元(1 0 4 )具有處理固定小數點資料 之加減法電路(105),及處理固定小數點資料之乘法 電路(1 0 6 )。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) (e )資料處理裝置具有輸入乘數及被乘數而輸出乘 數與被乘數之乘法結果之乘法器(106),及將上述乘 法器之輸出移位之移位器(107),若將整數資料乘算 時,上述移位器τ移位上述乘法器之輸出而將之直接输出 ,若將固定小數點資料乘算時,上述移位器將上述乘法器 之輸出向左移一個位元,在最下位位元輸入0。 亦即在上述數位信號處理單元與記憶器或外部之間之 資料傳送動作時,若傳送位元長度小於運算精確度之資料 本紙張尺度適用中國國家標準(匚阳)八4規格(2丨0父297公釐)_8_ 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(6 ) 時,使其具有輸入及輸出儲存資料之暫存器之上位側資料 之功能,與習用之以整數資料爲前提之傳送指令分開的設 置做爲固定小數點資料之資料傳送指令,即可解決問題。 發送固定小數點資料傳送指令而位元長度小於轉位暫 存器之資料被送來時,將資料壓縮於轉位暫存器之上位側 並儲存,並將多餘之下位位元清除。相反的,從信號源暫 存器输出資料時,仍從信號源暫存器之上位輸出必要之位 元數之資料》結果,不必要進行多餘之移位動作。 在同一晶粒上裝載控制全部系統所需之一般用運算處 理單元,及高效率的處理數位信號所需之積和運算功能之 數位信號處理單元之微電腦及數位信號處理機中,以上述 數位信號處理單元做爲處理固定小數點資料之運算單元, 與習用之整數運算指令分開的設置執行固定小數點資料運 算之指令即可》 亦即進行乘法動作之運算電路在發出固定小數點乘法 指令時,將信號源資料從暫存器之上位側輸出,將對習用 之整數資料之乘法電路之输出朝向左方算術方式的移位相 當於第1個位元之資料儲存於被指定之轉位暫存器。 以下說明本發明之實施例。 第2圖表示本發明一實施例之微電腦之全部方塊圖。 圖中所示之微電腦1係利用半導體積體電路製造技術形成 在例如單結晶矽等1個半導體基板上。圖中,1 0 0爲具 有整數運算處理功能之一般用運算處理單元(CPU)。 1 0 1爲上述一般用運算處理單元內之算術邏輯運算器( 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -·1 1 f 受 言 (請先閲讀背面之注意事項再填寫本頁) -9 - 318229 五、發明説明(7 ) ALU) 。102爲進行上述一般用運算處理單元內之第 2位址運算之整數運算器(PAU) »103爲成爲上述 各運算器之信號源或轉位操作對象之暫存器檔案。1 0 4 爲具有固定小數點資料運算處理功能之數位信號處理單元 (D S P ) 。1 0 5爲上述數位信號處理單元內之算術邏 輯運算器(ALU) 。1 0 6爲上述數位信號處理單元內 之乘法器β 1 0 7爲移位器β 1 0 8爲成爲上述各運算器 之源極或轉位操作對象之暫存器檔案。1 〇 9爲支持全部 位址空間之3 2位元長度之位址匯流排(I AB〔 3 1 : 0〕)。1 1 0及1 1 1爲只支持一部分位址空間之字資 料(1 6位元長度之資料)存取專用之1 6位元長度之位 址匯流排(XAB〔16 : 1〕,YAB〔16 : 1〕) 經濟部中央樣準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 。112爲32位元長度之資料匯流排(IDB〔31 : 01〕)。113,114爲16位元長度之資料匯流排 (XDB〔15:0〕,YDB〔15:0〕)。115 及1 1 6爲晶粒上之記憶體(X記憶體,γ記憶體)。 117爲與周邊電路及外部間之介面之模塊(I/O)。 本來應包含於本來之資料處理裝置中之其他要素電路,亦 即周邊電路及指令之解碼電路,流程控制電路等與本發明 無直接關係,故省略不說明。關於微電腦1在本發明之發 明人所申請之特願平7 — 1 3 2 9 0 6號中已有詳細說明 〇 先說明本實施例之基本動作及功能。微電腦1支持 c P U指令及D S P指令等2種指令。所謂C P U指令係 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -10 - 經濟部中央標準局員工消費合作社印製 A7 _ B7___ 五、發明説明(8 ) 指不必動作數位信號處理單元(D S P ) 1. 〇 4而專由一 般用運算處理單元(C PU) 1 〇 〇執行之指令。所謂 D S P指令係指C PU 1 0 0負擔一部分處理而由D S P 1 0 4執行之指令。D S P指令包含整數運算指令及處理 固定小數點資料之指令。 CPU10 0從晶粒上記憶體1 1 5 ’ 1 1 6或未圖 示之外加記憶體取出指令,解碼而判定其爲C P U指令或 D S P指令。解碼之結果若爲D S P指令,則 DSP 1 00將DSP控制信號供給於DSP 1 04 » D S P 1 〇 4將上述D S P控制信號解碼而產生 D S P 1 〇 4內部之控制信號。亦即整數運算指令與處理 固定小數點資料之指令產生不同之控制信號。 —般用運算處理單元1 0 0具有成爲一般之單晶粒微 電腦L S I之芯部之C F U所具備之基本功能。算術邏輯 運算器(ALU) 10 1執行資料及位址運算處理。進行 位址運算之整數運算器(PAU) 10 2係當數位信號處 理單元1 0 4與算術邏輯運算器1 0 1 —起爲了積和運算 處理而必須從記憶體中讀出許多信號源資料時產生位址之 運算器。各運算器101,102所需要之信號源操作對 象資料係從暫存器檔案1 0 3中選擇並供給。運算結果被 儲存於暫存器槍案1 0 3中之被選擇之轉位暫存器中。 將一般用運算處理單元1 0 0所產生之位址供給於位 址匯流排109,110或111 »位址匯流排(IAB )1 0 9支持全部位址空間,並經由晶粒上記憶體1 1 5 本紙張尺度適用中國國家梯準(CNS ) A4規格(210X297公釐) I I ^ 装 I I I I I 訂— i I I I、 (請先閲讀背面之注意事項再填寫本頁) -11 - 31S229 A7 B7 批年“>0日^-iWtc 經濟部中央標準局員工消費合作社印製 五、發明説明(9 ) ,116及介面模塊(I/O) 117存取各周邊電路’ ----- 及外部位址空間。由位址匯流排1 〇 9存取之位址領域之 需要資料寫入/讀出之資料係由資料匯流排(I D B ) .1 1 2進行。位址匯流排(XAB) 1 1 0只存取晶粒上 記憶體(X記億體)1 1 5。由位址匯流排1 1 0存取之 位址領域之需要資料寫入/讀出之資料係由資料匯流排 1 1 3進行。位址匯流排(YAB) 1 1 1只存取晶粒上 記憶體(Y記憶體116)。由位址匯流排111存取之 位址領域之需要資料寫入/讀出之資料係由資料匯流排( YDB)114進行。 數位信號處理單元1 0 4具有處理固小數點資料之功 能。具有整數資料之功能並不妨礙本發明之實施。算術邏 輯運算器1 0 5執行加減法或邏輯運算處理。乘法器 1 0 6將2個1 6位元長度之字資料相乘而產生3 2位元 長度之結果。整數乘算時,將信號源暫存器之下位字(第 0位元至第1 5位元)做爲信號源資料而予以輸入,若爲 固定小數點乘法時,將信號源暫存器之上位字(第1 6位 元至第3 1位元)做爲信號源資料輸入。即使1 0 6爲積 和運算器仍不會妨礙本發明之實施,故在此當做乘法器加 以說明。移位器1 0 7具有將乘法器1 0 6之輸出朝向左 方移位1個位元之功能•各運算器105,106所需要 之信號源操作對象資料係從暫存器檔案1 0 8中選擇,並 供給。運算結果被儲存於暫存器檔案1 0 8中之被選擇之 轉移暫存器中。 本呔浓尺度通圯中國國家標準(〔奶)八4規格(2丨0乂 297公釐) ----.------^— (請先閲讀背面之注意事項再填寫本頁) 訂 12 - A7 B7 五、發明説明(l〇 ) 在數位信號處理單元1 〇 4處理之資料經由資料匯流 排112,通過晶粒上記憶體115,116或介面模塊 1 1 7從各周邊電路,外部供給於暫存器檔案1 〇 8。經 過處理之資料經由資料匯流排112,113及114, 通過晶粒上記憶體1 1 5,1 1 6或介面模塊1 1 7從暫 存器檔案供給於各周邊電路,外部》在數位信號處理單元 1 0 4處理之資料經由資料匯流排1 1 3,1 1 4亦可進 行資料傳送,但在資料匯流排1 1 3只可能於暫存器檔案 1 0 8與晶粒上記憶體1 1 5之間傳送。在資料匯流排 1 1 4只能於暫存器檔案1 0 8與晶粒上記憶體1 1 6之 間傳送。使用資料匯流排1 1 3及1 1 4之資料傳送時, 因爲資源全部各自分開,故可平行的執行。執行暫存器檔 案1 0 8與其他間之資料傳送時,所需之位址係由一般用 運算處理單元100產生。 晶粒上記憶體1 1 5,1 1 6分別測繪在分開之位址 中。記憶體之種類不特別限制,亦可爲S RAM, 經濟部中央標準局員工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) DR AM等RAM,或在L S I之製造過程中設定程式之 掩罩ROM或快閃記憶體等ROM。亦即可爲易失性記憶 體,亦可爲非易失性記憶體。晶粒上記憶體1 1 5從位址 匯流排1 0 9及1 1 〇接受位址,經由資料匯流排2 及113進行資料寫入/讀出。晶粒上記憶體116從位 址匯流排1 0 9及1 1 1接受位址,經由資料匯流排 1 1 2及1 1 4進行資料寫入/讀出。結果,如上所述, 可在同一動作週期平行的進行資料之寫入/讀出, 本紙張Xvl適用中關家標準(CNS )八4规格(210X297公釐)' — A7 B7 五、發明説明(11 ) (移位器之結構) 第3圖表示移位器1 0 7之詳細實施例。圖中2 0 0 爲倒相器。201爲邏輯積電路。202爲邏輯和電路。 2 0 3爲控制是否在移位器1 〇 7進行移位之控制信號。 邏輯和電路2 0 2及2個邏輯積電路2 0 1構成選擇電路 。附加在乘法器1 0 6之輸出上之數字表示位元位置》第 3 1位元爲最上位位元,第〇位元爲最下位位元。其他記 號與第2圖相同。本實施例之移位器係資料處理裝置支持 整數乘法及固定小數點乘法之例。乘法器1 0 6經常進行 整數乘法。結果,執行整數乘法指令時,控制信號2 0 3 之位準成爲低位準,使乘法器1 0 6之輸出結果直接通過 執行固定小數點乘法指令時,控制信號2 0 3之位準成爲 高位準,將乘法器1 0 6之輸出結果向左方移位1個位元 而將之輸出。第0位元時輸出0。如此實現固定小數點乘 法。若不支持整乘法指令時,移位器1 0 7不需要通過 功能,只要經常移位輸出1個位元即可,故控制信號 經濟部中央標準局貝工消費合作杜印製 (請先閲讀背面之注意事項再填寫本頁) 2 0 3亦不需要,實際上移位功能本身亦不需要,只要在 結果之儲存對象將儲存位元位置朝左方錯開1個位元連接 即可》因此,本發明中,具有移位電路1 0 7並非必要條 件,而在數位信號處理單位1 0 4內至少具'有固定小數點 乘法器功能爲本發明之要點。 在只進行整數乘法之乘法器中具備根據指令而移位功 能不同之移位電路,即可執行固定小數點乘法及整數乘法 。因此,以.較少之硬體即可實現高功能,故可防止晶粒面 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -14 - A7 ___B7 五、發明説明(l2 )
積之增加》執行乘法後,亦不必要執行移位操作等C P U 指令。 (D S P與資料匯流排之連接) 第4圖表示更詳細之暫存器檔案1 0 8之方塊圖及資 料匯流排之連接例。該圖中只表示要點,故只表示有關資 料匯流排1 1 2與暫存器檔案1 0 8之連接部分之結構而 省略其他資料匯流排及各運算器之連接構造。 圖中,300a,300b,300c,300d 分 別爲各暫存器。3 0 1爲連接各暫存器之上位字(從第 1 6位元至第3 1位元)與緩衝器及驅動器3 0 3之局部 暫存器》3 0 2爲連接各暫存器之下位字(從第0位元至 第1 5位元)與緩衝器及驅動器3 0 4之局部匯流排》 經濟部中央樣準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 3 0 3爲在上述各暫存器之上位字與資料匯流排1 1 2之 間進行資料授受之中繼之緩衝器及驅動器。3 0 4爲在上 述各暫存器之下位字與資料匯流排112之間進行資料授 受之中繼之緩衝器及驅動器。3 0 5爲選擇連接於資料匯 流排112之上位字或下位字並且控制資料之傳送方向之 信號。3 0 6爲連接於資料匯流排1 1 2之下位元,並控 制資料之傅送方向之信號。第4,5及7圖中,爲了說明 之方便,將資料匯流排1 1 2分割成下位資料匯流排 1 1 2 a與上位資料匯流排1 1 2b表示。第5圖中表示 緩衝器及驅動器303,304之電路。第6圖表示緩衝 器及驅動器303之控制信號305 (305a, 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)_ _ A7 B7 五、發明説明(I3 ) 3〇5b,305c,305d,305 e)及緩衝器及 驅動器304之控制信號306 (306a ’ 306b ’ 306c)與處理資料之關係。 爲了說明之方便,將1 6位元長度之資料稱爲宅資料 ’將3 2位元長度之資料稱爲長字資料。 (1 )長字穹料之输入輸出 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 經由資料匯流排112輸入長字資料時(第6圖中之 長字負載),資料之性質與(整數資料或固定小數點資料 )無關的,其動作皆相同。亦即當控制信號3 0 6 a成爲 ^ 1 "(高位準)時,即啓動輸入緩衝器505’將下位 資料匯流排1 1 2 a與局部暫存器3 0 2互相連接。因此 ,下位資料匯流排1 1 2 a上之資料經由緩衝器及驅動器 3 0 4,局部暫存器3 0 2被儲存於指定之轉位暫存器( 3 0 0 a〜3 0 0 d中之一個)之下位字中。同時控制信 號305a成爲(高位準)後,啓動輸入緩衝器 501,將上位資料匯流排112b與局部暫存器301 互相連接。因此,上位資料匯流排1 1 2 b上之資料經由 緩衝器及驅動器3 0 3,局部暫存器3 0 1被儲存於指定 之轉位暫存器(與下位字相同之暫存器)之上位字中。 長次資料出於資料匯流排112時(第6圖中之長字 儲存),資料之性質與(整數資料或固定小數點資料)無 關的,其動作皆相同。亦即當控制信號306b成爲 ,(高位準)時,啓動輸出緩衝器506’將局部資料匯 本紙張尺度適用中國國家標準(CNS > A4規格(210X 297公釐) -16 - A7 B7 五、發明説明(Η ) 流排3 0 2與下位資料匯流排1 1 2 a互相連接。因此, 從指定之信號源暫存器(3 0 0 a〜3 0 0 d中之一個) 之下位字中輸出之字資料經由局部匯流排3 0 2,緩衝器 及驅動器3 0 4供給於下位資料匯流排1 1 2 a。同時, 當控制信號305b成爲''I'(高位準)時,啓動輸出 緩衝器5 0 2,將局部資料匯流排3 0 1與上位資料匯流 排1 1 2b互相連接。因此,從指定之信號源暫存器(與 下位字相同之暫存器)上位字輸出之字資料經由局部匯流 排3 0 1 ,緩衝器及驅動器3 0 3供給於上位資料匯流排 1 1 2 b 〇 (2 )字資料之輸入輸出 在傳送字資料時*經常使用下位資料匯流排1 1 2 a 傳送,但暫存器檔案1 0 8內部之動作因資料之性質而不 同。 (i )整數資料 經濟部中央標準局員工消費合作社印褽 (請先閲讀背面之注意事項再填寫本頁) 先說明整數資料。若字資料經由資料匯流排1 1 2輸 入時(第6圖中之整數資料字負載),當控制信號 306a成爲'1〃 (高位準)時,啓動輸入緩衝器 5 0 5,將下位資料匯流排1 1 2 a與局部暫存器3 0 2 互相連接。因此,下位資料匯流排1 1 2 a上之資料經由 緩衝器及驅動器3 0 4,局部暫存器3 0 2被儲存於指定 之轉位暫存器(3 0 0 a〜3 0 0 d中之一個)之下位字 本紙張尺度適用中國國家標準(CNS ) A4规格(210X297公釐) 經濟部中央標率局員工消費合作社印製 A7 B7 五、發明説明(is) 中。同時控制信號305e成爲(高位準)後,啓 動輸入緩衝器5 0 7,將下位資料匯流排1 1 2 a之第 1 5位元與局部匯流排3 0 1經由符號擴張電路 5 1 0互相接。因此,緩衝器及驅動器3 0 3只輸入下位 資料暫存器1 1 2 a之第1 5位元之資料而擴張複製成相 當於1 6位元之資料,儲存於經由局部匯流排3 0 1指定 之轉位暫存器(與下位字相同之暫存器)之上位字中。如 此,在轉位暫存器之上位字上複製被傳送之字資料之符號 資料。 若字資料供給於資料匯流排112時(第6圖中之整 數資料字儲存),控制信號306b成爲(高位準 )後,啓動輸出緩衝器506,將局部資料匯流排302 與下位資料匯流排1 1 2 a互相連接。因此,從被指定之 信號源暫存器(3 0 0 a〜3 0 0 d中之一個)之下位字 中輸出之字資料經由局部匯流排3 0 2,緩衝器及驅動器 3 0 4供給於下位資料匯流排1 1 2 a。此時,緩衝器及 驅動器3 0 3側不執行任何動作。亦即控制信號3 0 5 a ,305b,305c,305d,305e 全部爲 ’0 "(低位準),而输入緩衝器501,504 ’ 507及 輸出緩衝器502,503停止動作。 (i i )固定少數點資料 以下說明固定小數點資料。當字資料經由資料匯流排 1 1 2输入時(第6圖中之固定小數點資料字負載)在控 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I- i >^1· ^ ^^^1 ^^^1 ^^^1 ^^^1 ^^^1、^SJ (請先閲讀背面之注意事項再填寫本頁) 318229 A7 B7 五、發明説明(l6 ) 制信號3 0 5 c成爲^1〃 (高位準)後,.啓動輸入緩衝 器5 0 3,將下位資料匯流排1 1 2 a與局部匯流排 3 0 1互湘連接。因此’下位資料匯流排1 1 2 a上之資 料經由緩衝器及驅動器3 0 3,局部暫存器3 0 1被儲存 於指定之轉位暫存器(3 0 0 a〜3 0 0 d中之一個)之 上位字中。同時控制信號306c成爲'1〃 (高位準) 後,緩衝器及驅動器3 0 4之全零電路5 1 2產生相當於 1 6位元之全零資料,並將之經由局部匯流排3 0 1儲存 於指定之轉位暫存器(與上位字相同之暫存器)之下位字 中。如此將轉位暫存器之下位字自動的清除。清除下位字 時,亦可設置以轉位暫存器直接清除之電路,以取代利用 緩衝器及驅動器3 0 4產生全零。 若字資料輸出於資料匯流排時(第6圖中之固定小數 點資料儲存),當控制信號306d成爲>1'(高位準 ),啓輸出緩衝器5 0 4,將局部資料匯流排3 0 1與下 位資料匯流排1 1 2 a互相連接。因此,從指定之信號源 暫存器(3 0 0 a〜3 0 0 d中之一個)之上位字輸出之 字資料經由局部匯流排3 0 1,緩衝器及驅動器3 0 3供 給於下位資料匯流排1 1 2 a »此時,緩衝器及驅動器 304不執行任何動作。亦即控制信號306a, 306b,306c全部爲(低位準),輸入緩衝 器5 0 5,輸出緩衝器5 0 6及全零電路5 1 2停止動作 〇 控制信號 305 (305a,305b,305c ’ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ,n -iy - (請先閱讀背面之注意事項再填寫本頁) 裝· 訂 經濟部中央標準局貝工消費合作社印褽 經濟部中央標準局貞工消費合作社印製 A7 B7 五、發明説明(17 ) 305d,305e) ,306(306 a,306b, 3 0 6 c )之狀態因整數資料傳送指令與固定小數點資料 傳送指令之不同而成爲不相同,利用控制信號3 0 5, 306分別制緩衝器及驅動器303,304,即可從上 位字傳送至上位字,從上位字傳送至下位字,或從下位字 傳送至上位字。如此,不必利用C P U指令進行在執行囿 定小數點乘法之前將信號源資料移位至下位等之操作,可 縮短運算時間。 (C P U與資料匯流排之連接) 第7圖表示一般用運算處理單元1 0 0之暫存器檔案 1 0 3之更詳細方塊圖及其與資料匯流排之連接例。該圖 中亦只表示有關資料匯流排1 1 2與暫存器檔案1 0 3之 連接部分之結構,省略其他資料匯流排與各運算器之連接 構造。第7圖中亦與第4圖相同的將資料匯流排112分 割成下位資料匯流排1 12 a與上位資料匯流排1 1 2 b 表示。圖中,400a ,400b ,400c ,400d 分別爲各暫存器。4 0 1爲連接各暫存器之上位字(第 1 6位元至第3 1位元)與緩衝器及驅動器4 0 3之局部 匯流排。4 0 2爲連接各暫存器之下位字(第0位元至第 1 5位元)與緩衝器及驅動器4 0 4之局部暫存器。 4 0 3爲在上述各暫存器之上位字與上位資料匯流排 1 1 2b之間進行資料授受之中繼之緩衝器及驅動器。 4 0 4爲在上述各暫存器之下位字與下位資料匯流排 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)on -ΔΜ (請先閲讀背面之注意事項再填寫本頁) -裝. <«τ A7 B7 S229 五、發明説明(18 ) 11 2a之間進行資料授受之中繼之緩衝器及驅動器。 4 0 5爲連接於上位資料匯流排1 1 2 b,並控制資料之 傳送方向之控制信號。4 0 6爲連接於下位資料匯流排 1 1 2 a並控制資料之傳送方向之信號。 該暫存器檔案1 0 3將全部資料做爲整數資料處理。 因此,資料傳送動作與上述數位信號處理單元1 0 4之暫 存器檔案1 0 8之整數資料時之動作及時序或管路動作有 可能不相同,但基本上爲相同,亦即緩衝器及驅動器 4 0 3中具有相當於緩衝器及驅動器3 0 3中之輸入緩衝 器50 1,507,輸出緩衝器502及符號擴張電路 5 1 0之電路◊緩衝器及驅動器4 0 4中具有相當於緩衝 器及驅動器3 0 4中之輸入緩衝器5 0 5及輸出緩衝器 5 0 6之電路。因此,控制信號4 0 5中具有相當於控制 信號305a ,306b,3 06e之控制信號。控制信 號406中具有相當於控制信號306a ,306b之控 制信號。 以上說明本發明之實施例。但本發明不受實施例之限 制,可在不超越其要旨之範圔內變更實施。例如不只可應 用於微電腦,亦應用於數位信號處理機。 本實施例中係說明暫存器檔案1 0 8又支持整數資料 及囿定小數點資料之資料傳送指令之例。但本發明中,不 一定需要在數位信號處理單元1 0 4之資料傳送時支持整 數資料用字資料傳送指令,亦可至少只支持固定小數點資 料用傳送指令。資料之位元長度不一定爲1 6位元,3 6 本紙張尺度適用中國國家標準(CNS ) A4規格(21〇Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 經濟部中央梯準局貝工消費合作社印製 -21 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明(19) 位元。本實施例係以在字資料之傳送時只使用資料匯流排 之下位字爲前提加以說明,但在傳送固定小數點資料之字 資料時,仍使用資料匯流排之上位字,在其對方之對象根 據資料之性質切換連接之字,即可實現相同之功能。此時 ,緩衝器及驅動器3 0 3可在任何時刻連接於資料匯流排 之上位字側,故不必與下位資料匯流排1 1 2 a連接◊本 實施例中,固定小數點在第3 0位元與第3 1位元之間, 可表現之數值範圍係假定—1. 0以上+1. 0以下。但 亦可更擴張一般稱爲保護位元之防止溢流之位元並被支持 之暫存器。此時,在執行字資料之傳送指令時係傳送第 1 6位元至第3 1位元之字資料,在資料輸入時,將保護 位元部分予以符號擴張,而在資料輸出時予以忽略即可。 以下說明本發明之代表性實施例可產生之效果。 亦即,在同一晶粒上裝載控制全部系統所需之一般用 運算處理單元,及有效的處理數位信號所需之積和運算功 能之數位信號處理單元之微電腦或數位信號處理機中,上 述數位信號處理單元可處理固定小數點資料,故可處理更 複雜之數位信號處理。 在上述數位信號處理單元與記億體或外部之間之資料 傳送動作時,傳送位元長度小於運算精確度之資料時,使 其具有輸入及輸出儲存資料之暫存器之上位側之資料之功 能,與習用之以整數資料爲前提之傳送指令分開的設置做 爲固定小數點資料之資料傳送指令,藉此可省略隨著資料 傳送而發生之多餘之移位動作等,可提高高速性能。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ -ώώ - (請先閲讀背面之注意事項再填寫本頁) -裝. -s 318229 A7 B7 五、發明説明(2〇 ) 在上述數位信號處理單元中,與習用之整數運算指令 分開的設置執行固定小數點資料運算之指令,故可自動的 校正乘法結果之位元位置,可提髙高速性能β 圖式 第1圓爲整數資料與固定小數點之關係圖; 第2圖爲本發明一實施例之微電腦之全部方塊圖; 第3圖爲本發明一實施例之移位器1 0 7之詳細實施 例圖; 第4圖爲本發明一實施例之數位信號處理單元1 0 4 之暫存器檔案1 0 8之更詳細方塊圖及其與資料匯流排之 連接例圖; 第5圖爲緩衝器及驅動器電路之圖; 第6圖爲控制信號3 0 5及控制信號3 0 6與處理資 料之關係圖; 經濟部中央標準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 第7圖爲本發明一實施例之一般用運算處理單元 1 0 1之暫存器檔案1 0 3之更詳細方塊圖及資料匯流排 之連接例圖。 〔符號說明〕 1 0 0 :具有整數運算處理功能之一般用運算處理單 元(CPU) 。101: —般用運算處理單元內之算術邏 輯運算器(ALU) 。102:進行一般用運算處理單元 內之第2位址運算之整數運算器(PAU) 。103: — 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -23 - A7 B7 五、發明説明(21 ) 般用運算處理單元內之暫存器檔案。1 0 4.:具有固定小 數點資料運算處理功能之數位信號處理單元(DSP) » 1 0 5 :數位信號處理單元內之算術邏辑運算器β 1 〇 6 :數位信號處理單元內之乘法器。1 〇 7 :數位信號處理 單元內之移位器。1 〇 8 :數位信號處理單元內之暫存器 檔案。109:32位元位元長度之位址匯流排。110 〜111 : 16位元長度之位址匯流排。112 : 32位 元長度之資料匯流排。113〜114:16位元長度之 資料匯流排。1 1 5〜1 1 6 :晶粒上之記憶體(X記憶 體,Y記憶體)。1 1 7 :與周邊電路或外部進行介面之 模塊(I/O) 。200 :倒相器》201 :邏輯積電路 。202 :邏輯和電路。203 :控制是否在移位器 107進行移位之控制信號。300a,300b, 300c ,300d :暫存器檔案內之各暫存器。301 〜302 :局部暫存器。303〜304 :緩衝器及驅動 器。305〜306 :資料傳送用控制信號。112a : 資料匯流排11 2之下位字(下位資料匯流排)。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 1 1 2 b :資料匯流排1 1 2之上位字(上位資料匯流排 )"400a,400b,400c,400d:暫存器 檔案內之各個暫存器。401〜402 :局部匯流排。 403〜404 :緩衝器及驅動器。405〜406 :資 料傳送用控制信號。501,503,505,507 : 輸入緩衝器。502,504,506 :輸出緩衝器。 510 :符號擴張電路。512 :全零電路。305a , 本紙張尺度適用中國國家梂準(CNS )八4规格(210X297公釐) ~ -24 - 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(22 ) 305b,305c,305d,305 e:控制信號》 306a,306b,306c :控制信號》 (請先閲讀背面之注意事項再填寫本頁) 裝. 訂 本紙張尺度逋用中國國家標準(CNS ) Μ規格(210X297公釐) -25 -
Claims (1)
- 318229 ?88 D8 六、申請專利範圍 1 . 一種資料處理裝置,其特徵爲:在一個半導體基 板上具有c P U,及因C P U解讀指令而控制動作之數位 信號處理單元,上述數位信號處理單元具有保持固定小數 點資料之暫存器,處理固定小數點資料之加減法電路,;^ 處理固定小數點資料之乘法電路。 2.如申請專利範圍第1項之裝置,其中在執行從上 述數位信號處理單元之外部將位元長度小於上述暫存器之 位元長度之資料傳送於上述暫存器之第1指令時,上述數 位信號處理單元將上述資料壓縮於上述暫存器之上位輸入 ,在上述暫存器之多餘之下位側輸入亨,而在執行從上述 暫暫存器將位元長度小於上述暫存器之位元長度之資料傳 送至外部之第2指令時,上述數位信號處理單元從上述暫 存器之上位將具有必要位元長度之資料輸出於外部。 3 .如申請專利範圍第2項之裝置,其中又包括:從 上述CPU傳送位址之第1,第2,及第3位址匯流排; 連接於上述第1及第2位址匯流排之第1記憶體;連接於 上述第1及第3位址匯流排之第2記憶體;連接於上述第 經濟部中央標準局貝工消費合作社印製 ---------1 取------訂 (請先閲讀背面之注意事項再填寫本頁) 1及第2記憶體,上述C P U及上述數位信號處理單元之 第1資料匯流排;連接於上述第1記憶體及上述數位信號 處理單元之第2資料匯流排;及連接於上述第2記憶體及 上述數位信號處理單元之第3資料匯流排。 4.—種資料處理裝置,其特徵爲包括:具有第1暫 存器及運算該第1暫存器內之資料之第1運算器之第1處 理單元;及具有第2暫存器及運算該第2暫存器內之資料 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -26 - 經濟部中央標準局負工消费合作社印装 A8 B8 C8 D8 六、申請專利範圍 之第2運算器之第2處理單元,上述第1處理單元處理整 數資料,上述第2處理單元處理固定小數點資料。 5. 如申請專利範圍第4項之裝置,其中在執行從上 述第1處理單元之外部將位元~長度小於上述第1暫存器之 位元長度之資料傳送至上述第1暫存器之第1指令時,上 第1處理單元將上述資料壓縮至上述暫存器之下位输入, 將該資料之最上位位元之數值擴張而輸入上述第1暫存器 之多餘之上位側,而在執行從上述第1暫存器將位元長度 小於上述第1暫存器之位元長度之資料傳送至上述第1處 理單元之外部之第2指令時,上述第1處理單元將具有必 要長度之資料從上述第1暫存器之下位輸出於外部,在執 '行從上述第2處理單元之外部將位元長度小於上述第2暫 存器之位元長度之資料傳送至上述第2暫存器之第3指令 時,上述第2處理單元將上述資料壓縮於上述第2暫存器 之上位側輸入,在上述第2暫存器之多餘之下位側輸入零 ,在執行從上述第2暫存器將位元長度小於上述第2暫存 器之位元長度之資料傳送於上述第2處理單元之外部時, 上述第2處理單元將具有必要長度之資料從上述暫存器之 上位側输出於外部。 6. 如申請專利範圍第5項之裝置,其中上述第1處 理單元爲中央處理單元,而上述第2處理單元爲數位信號 處理單元。 7. 如申請專利範圍第6項之裝置,其中該裝置係形 成於1個半導體基板上》 _ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) —U------广衣------、訂------( (請先閲讀背面之注意事項再填寫本頁) -27 - A8 B8 C8 D8 B18229 '、申請專利範圍 8 . —種資料處理裝置’其特徵爲包括:暫存器;及 運算該暫存器內之資料之運算器’在執行從該資料處理裝 置之外部將位元長度小於上述暫存器之位元長度之資料傳 送至上述暫存器之第1指令時’將上述資料壓縮於上述暫 存器之上位輸入,在上述暫存器之多餘之下位側輸入零, 而在執行從上述暫存器將位元長度小於上述暫存器之位元 長度之資料傳送至該資料處理裝置之外部之第2指令時, 從上述暫存器之上位將具有必要長度之資料输出於外部。 9.如申請專利範圍第8項之裝置,其中上述第1及 第2指令爲處理固定小數點資料之指令。 1 0 .如申請專利範圍第9項之裝置,其中在其外部 又具有經由第1資料匯流排連接於該資料處理裝置之中央 處理裝置,經由第2資料匯流排連接於該資料處理裝置之 第1記憶體,及經由第3資料匯流排連接於該資料處理裝 置之第2記憶體。 1 1 .如申請專利範圔第1 0項之裝置,其中該資料 處理裝置,上述中央處理裝置,及第1,第2記憶體係形 成在1個半導體基板上。 1 2 種資料處理裝置,其特徵爲包括:具有執行 算術運算或邏輯運算之運算電路之中央處理單元;從上述 中央處理單元選擇性的接受位址之第1,第2及第3位址 匯流排;連接於上述第1及第2位址匯流排,由上述中央 處理單元所產生之位址存取之第1記憶體;連接於上述第 Μ及第3位址匯流排,由上述中央處理裝置所產生之位址 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 訂- { 經濟部中央標準局負工消費合作社印製 -28 - 經濟部中央標準局貝工消費合作社印装 A8 B8 C8 D8 六、申請專利範圍 存取之第2記憶體;連接於上述第1及第2記憶體及上述 中央處理裝置而接受資料之第1資料匯流排;連接於上述 第2記憶體而接受資料之第2資料匯流排;連接於上述第 2記憶體而接受資料之第3資料匯流排;及連接於上述第 1 ,第2及第3資料匯流排,而與上述中央處理單元同步 的動作之數位信號處理單元,上述數位信號'處理單元具有 處理固定小數點資料之加減法電路,及處理固定小數點資 料之乘法電路。 1 3 .如申請專利範圍第1 2項之裝置’其中上述中 央處理單元又具有保持運算所必須之資料及運算結果之第 1暫存器檔案,上述數位信號處理單元又具有保持處理所 必須之資料及處理結果之第2暫存器檔案,又包括:從上 述第1資料匯流排將位元長度小於上述第1暫存器檔之<位 元長度之資料输入上述第1運算器檔案中之一個暫存器時 ,將上述資料壓縮至該暫存器之下位输入,將該資料之最 上位位元之數值擴張而輸入該暫存器之多餘之上位側之裝 置;從上第1暫存器檔案中之一個檔案將位元長度小於上 述第1暫存器檔案之位元長度之資料输出於上述第1資料 匯流排時,從該暫存器之下位側輸出具有必要長度之資料 之裝置;從上述第1,第2或第3資料匯流排中之任一匯 流排將位元長度小於上述2暫存器檔案之位元長度之資料 輸入上述第2暫存器檔.案中之一個檔案時,將上述資料壓 縮於該暫存器之上位輸入,而在該暫存器之多餘之下位側 輸入零之裝置,及從上述第2暫存器檔案中之一個檔案將 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) I --丄 ,衣------ 訂 (請先閲讀背面之注意事項再填寫本頁) -29 - A8 B8 C8 D8 318329 、申請專利範圍 位元長度小於上述第2暫存器檔案之位元長度之資料輸出 於上述第1,第2或第3資料排中之一個匯流排時,從該 暫存器之上位輸出具有必要長度之資料之裝置。 1 4 .如申請專利範圍第1 2項之裝置,其中分別設 置分別執行整數資料運算及固定小數點資料運算之指令。 1 5 .如申請專利範圍第1 2項之裝置,其中分別設 置分別執行整數資料之傳送動作與固定小數點資料之傳送 動作之指令。 1 6 ·如申請專利範圍第1 3項之裝置,其中分別設 置分別執行整數資料之傳送動作與固定小數點資料之傳送 動作之指令。 1 7 .如申請專利範圍第1 2項之裝置,其中該裝置 係形成於一個半導體基板上。 1 8 .如申請專利範圍第1 3項之裝置,其中該裝置 係形成於一個半導體基板上。 1 9 種資料處理裝置,其特徵爲包括:輸入乘數 及被乘數,而輸出乘數與被乘數之乘法結果之乘法器;及 將上述乘法器之輸出移位之移位器,將整數資料乘算時, 上述移位器不移位上述乘法器之輸出而將之输出,將固定 小數點資料乘算時,上述移位器將上述乘法器之輸出朝向 左方移位1個位元,在最下位位元輸入零。 2 0 .如申請專利範圍第1 9項之裝置,其中分別設 分別執行整數資料運算與固定小數點資料運算之指令。 _ 2 1 .如由讅直利笳面笛?. Π琯夕奘詈,茸中γ包栝 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貞工消費合作社印装 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ~ 30 - 六、申請專利範圍 A8 B8 C8 D8 算術邏輯運算器,及保持由上述乘法器及上述算術邏輯運 算器運算之資料及運算結果之暫存器。 (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐〉 -31 -
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Families Citing this family (81)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW439380B (en) * | 1995-10-09 | 2001-06-07 | Hitachi Ltd | Terminal apparatus |
JP3655403B2 (ja) | 1995-10-09 | 2005-06-02 | 株式会社ルネサステクノロジ | データ処理装置 |
FR2773234B1 (fr) * | 1997-12-31 | 2003-07-25 | Sgs Thomson Microelectronics | Memoire a double acces pour processeur de signal numerique |
US6496920B1 (en) * | 1998-03-18 | 2002-12-17 | Qiuzhen Zou | Digital signal processor having multiple access registers |
JP2002507789A (ja) * | 1998-03-18 | 2002-03-12 | クゥアルコム・インコーポレイテッド | デジタル信号プロセッサ |
US6606641B1 (en) * | 1998-04-20 | 2003-08-12 | Koninklijke Philips Electronics N.V. | System for varying the dynamic range of coefficients in a digital filter |
US6412047B2 (en) | 1999-10-01 | 2002-06-25 | Stmicroelectronics, Inc. | Coherency protocol |
US6693914B1 (en) | 1999-10-01 | 2004-02-17 | Stmicroelectronics, Inc. | Arbitration mechanism for packet transmission |
US6598128B1 (en) | 1999-10-01 | 2003-07-22 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
US7266728B1 (en) | 1999-10-01 | 2007-09-04 | Stmicroelectronics Ltd. | Circuit for monitoring information on an interconnect |
US6349371B1 (en) | 1999-10-01 | 2002-02-19 | Stmicroelectronics Ltd. | Circuit for storing information |
US7793261B1 (en) | 1999-10-01 | 2010-09-07 | Stmicroelectronics Limited | Interface for transferring debug information |
US6928073B2 (en) * | 1999-10-01 | 2005-08-09 | Stmicroelectronics Ltd. | Integrated circuit implementing packet transmission |
US6633971B2 (en) | 1999-10-01 | 2003-10-14 | Hitachi, Ltd. | Mechanism for forward data in a processor pipeline using a single pipefile connected to the pipeline |
US7000078B1 (en) | 1999-10-01 | 2006-02-14 | Stmicroelectronics Ltd. | System and method for maintaining cache coherency in a shared memory system |
US6615370B1 (en) | 1999-10-01 | 2003-09-02 | Hitachi, Ltd. | Circuit for storing trace information |
US6298394B1 (en) | 1999-10-01 | 2001-10-02 | Stmicroelectronics, Ltd. | System and method for capturing information on an interconnect in an integrated circuit |
US6434665B1 (en) | 1999-10-01 | 2002-08-13 | Stmicroelectronics, Inc. | Cache memory store buffer |
US6598177B1 (en) | 1999-10-01 | 2003-07-22 | Stmicroelectronics Ltd. | Monitoring error conditions in an integrated circuit |
US6546480B1 (en) | 1999-10-01 | 2003-04-08 | Hitachi, Ltd. | Instructions for arithmetic operations on vectored data |
US6460174B1 (en) | 1999-10-01 | 2002-10-01 | Stmicroelectronics, Ltd. | Methods and models for use in designing an integrated circuit |
US6502210B1 (en) | 1999-10-01 | 2002-12-31 | Stmicroelectronics, Ltd. | Microcomputer debug architecture and method |
JP2001142692A (ja) * | 1999-10-01 | 2001-05-25 | Hitachi Ltd | 2つの異なる固定長命令セットを実行するマイクロプロセッサ、マイクロコンピュータおよび命令実行方法 |
US6779145B1 (en) | 1999-10-01 | 2004-08-17 | Stmicroelectronics Limited | System and method for communicating with an integrated circuit |
US6457118B1 (en) | 1999-10-01 | 2002-09-24 | Hitachi Ltd | Method and system for selecting and using source operands in computer system instructions |
US6412043B1 (en) | 1999-10-01 | 2002-06-25 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
US6496905B1 (en) | 1999-10-01 | 2002-12-17 | Hitachi, Ltd. | Write buffer with burst capability |
US6557119B1 (en) | 1999-10-01 | 2003-04-29 | Stmicroelectronics Limited | Microcomputer debug architecture and method |
US6826191B1 (en) | 1999-10-01 | 2004-11-30 | Stmicroelectronics Ltd. | Packets containing transaction attributes |
US6918065B1 (en) | 1999-10-01 | 2005-07-12 | Hitachi, Ltd. | Method for compressing and decompressing trace information |
US6463553B1 (en) | 1999-10-01 | 2002-10-08 | Stmicroelectronics, Ltd. | Microcomputer debug architecture and method |
US6530047B1 (en) | 1999-10-01 | 2003-03-04 | Stmicroelectronics Limited | System and method for communicating with an integrated circuit |
US6408381B1 (en) | 1999-10-01 | 2002-06-18 | Hitachi, Ltd. | Mechanism for fast access to control space in a pipeline processor |
US6665816B1 (en) | 1999-10-01 | 2003-12-16 | Stmicroelectronics Limited | Data shift register |
US6701405B1 (en) | 1999-10-01 | 2004-03-02 | Hitachi, Ltd. | DMA handshake protocol |
US7260745B1 (en) | 1999-10-01 | 2007-08-21 | Stmicroelectronics Ltd. | Detection of information on an interconnect |
US6590907B1 (en) | 1999-10-01 | 2003-07-08 | Stmicroelectronics Ltd. | Integrated circuit with additional ports |
US6601189B1 (en) | 1999-10-01 | 2003-07-29 | Stmicroelectronics Limited | System and method for communicating with an integrated circuit |
US6629207B1 (en) | 1999-10-01 | 2003-09-30 | Hitachi, Ltd. | Method for loading instructions or data into a locked way of a cache memory |
US6574651B1 (en) | 1999-10-01 | 2003-06-03 | Hitachi, Ltd. | Method and apparatus for arithmetic operation on vectored data |
US6629115B1 (en) | 1999-10-01 | 2003-09-30 | Hitachi, Ltd. | Method and apparatus for manipulating vectored data |
US7072817B1 (en) | 1999-10-01 | 2006-07-04 | Stmicroelectronics Ltd. | Method of designing an initiator in an integrated circuit |
US6820195B1 (en) | 1999-10-01 | 2004-11-16 | Hitachi, Ltd. | Aligning load/store data with big/little endian determined rotation distance control |
US6449712B1 (en) | 1999-10-01 | 2002-09-10 | Hitachi, Ltd. | Emulating execution of smaller fixed-length branch/delay slot instructions with a sequence of larger fixed-length instructions |
US6351803B2 (en) | 1999-10-01 | 2002-02-26 | Hitachi Ltd. | Mechanism for power efficient processing in a pipeline processor |
US6542983B1 (en) | 1999-10-01 | 2003-04-01 | Hitachi, Ltd. | Microcomputer/floating point processor interface and method |
US6553460B1 (en) | 1999-10-01 | 2003-04-22 | Hitachi, Ltd. | Microprocessor having improved memory management unit and cache memory |
US6684348B1 (en) | 1999-10-01 | 2004-01-27 | Hitachi, Ltd. | Circuit for processing trace information |
US6859891B2 (en) | 1999-10-01 | 2005-02-22 | Stmicroelectronics Limited | Apparatus and method for shadowing processor information |
US6772325B1 (en) * | 1999-10-01 | 2004-08-03 | Hitachi, Ltd. | Processor architecture and operation for exploiting improved branch control instruction |
US6591369B1 (en) | 1999-10-01 | 2003-07-08 | Stmicroelectronics, Ltd. | System and method for communicating with an integrated circuit |
US6487683B1 (en) | 1999-10-01 | 2002-11-26 | Stmicroelectronics Limited | Microcomputer debug architecture and method |
US6732307B1 (en) | 1999-10-01 | 2004-05-04 | Hitachi, Ltd. | Apparatus and method for storing trace information |
US6567932B2 (en) | 1999-10-01 | 2003-05-20 | Stmicroelectronics Limited | System and method for communicating with an integrated circuit |
US6763363B1 (en) * | 1999-12-02 | 2004-07-13 | Honeywell International Inc. | Computer efficient linear feedback shift register |
JP2003186567A (ja) * | 2001-12-19 | 2003-07-04 | Matsushita Electric Ind Co Ltd | マイクロプロセッサ |
TWI220497B (en) * | 2003-03-07 | 2004-08-21 | Novatek Microelectronics Corp | Data processing system having built-in memory in micro-processor |
TWI220479B (en) * | 2003-07-09 | 2004-08-21 | Mediatek Inc | Digital signal processor based on jumping floating point arithmetic |
US7853634B2 (en) * | 2003-12-29 | 2010-12-14 | Xilinx, Inc. | Digital signal processing circuit having a SIMD circuit |
US7849119B2 (en) * | 2003-12-29 | 2010-12-07 | Xilinx, Inc. | Digital signal processing circuit having a pattern detector circuit |
US7882165B2 (en) | 2003-12-29 | 2011-02-01 | Xilinx, Inc. | Digital signal processing element having an arithmetic logic unit |
US7870182B2 (en) * | 2003-12-29 | 2011-01-11 | Xilinx Inc. | Digital signal processing circuit having an adder circuit with carry-outs |
US7860915B2 (en) | 2003-12-29 | 2010-12-28 | Xilinx, Inc. | Digital signal processing circuit having a pattern circuit for determining termination conditions |
US7865542B2 (en) | 2003-12-29 | 2011-01-04 | Xilinx, Inc. | Digital signal processing block having a wide multiplexer |
US7840627B2 (en) * | 2003-12-29 | 2010-11-23 | Xilinx, Inc. | Digital signal processing circuit having input register blocks |
US7840630B2 (en) * | 2003-12-29 | 2010-11-23 | Xilinx, Inc. | Arithmetic logic unit circuit |
US7844653B2 (en) * | 2003-12-29 | 2010-11-30 | Xilinx, Inc. | Digital signal processing circuit having a pre-adder circuit |
US7853632B2 (en) * | 2003-12-29 | 2010-12-14 | Xilinx, Inc. | Architectural floorplan for a digital signal processing circuit |
US7853636B2 (en) * | 2003-12-29 | 2010-12-14 | Xilinx, Inc. | Digital signal processing circuit having a pattern detector circuit for convergent rounding |
US7526524B2 (en) * | 2004-05-26 | 2009-04-28 | At&T Intellectual Property I, L.P. | Network conferencing using method for distributed computing and/or distributed objects |
US7145373B2 (en) * | 2004-07-29 | 2006-12-05 | Intel Corporation | Frequency-controlled DLL bias |
US9098932B2 (en) * | 2004-08-11 | 2015-08-04 | Ati Technologies Ulc | Graphics processing logic with variable arithmetic logic unit control and method therefor |
US7577869B2 (en) * | 2004-08-11 | 2009-08-18 | Ati Technologies Ulc | Apparatus with redundant circuitry and method therefor |
US20060059221A1 (en) * | 2004-09-10 | 2006-03-16 | Cavium Networks | Multiply instructions for modular exponentiation |
WO2006033078A2 (en) * | 2004-09-22 | 2006-03-30 | Koninklijke Philips Electronics N.V. | Data processing circuit wherein functional units share read ports |
US9135017B2 (en) * | 2007-01-16 | 2015-09-15 | Ati Technologies Ulc | Configurable shader ALU units |
US8479133B2 (en) * | 2009-01-27 | 2013-07-02 | Xilinx, Inc. | Method of and circuit for implementing a filter in an integrated circuit |
US8543635B2 (en) * | 2009-01-27 | 2013-09-24 | Xilinx, Inc. | Digital signal processing block with preadder stage |
US9037931B2 (en) | 2011-12-21 | 2015-05-19 | Advanced Micro Devices, Inc. | Methods and systems for logic device defect tolerant redundancy |
JP2019045968A (ja) * | 2017-08-30 | 2019-03-22 | 富士通株式会社 | 情報処理装置、メモリ制御装置及び情報処理装置の制御方法 |
WO2022068503A1 (zh) * | 2020-09-30 | 2022-04-07 | 华为技术有限公司 | 电路、芯片和电子设备 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4912636A (en) * | 1987-03-13 | 1990-03-27 | Magar Surendar S | Data processing device with multiple on chip memory buses |
US4841468A (en) | 1987-03-20 | 1989-06-20 | Bipolar Integrated Technology, Inc. | High-speed digital multiplier architecture |
JPH0711793B2 (ja) * | 1989-07-13 | 1995-02-08 | 株式会社東芝 | マイクロプロセッサ |
EP0442041A3 (en) * | 1990-01-18 | 1991-09-04 | National Semiconductor Corporation | Integrated digital signal processor/general purpose cpu with shared internal memory |
JPH04177461A (ja) | 1990-11-07 | 1992-06-24 | Mitsubishi Electric Corp | 高速技術計算方法 |
US5363322A (en) | 1991-04-02 | 1994-11-08 | Motorola, Inc. | Data processor with an integer multiplication function on a fractional multiplier |
US5588118A (en) * | 1991-08-21 | 1996-12-24 | Zilog, Inc. | Single chip dual processor |
DE69228980T2 (de) * | 1991-12-06 | 1999-12-02 | National Semiconductor Corp., Santa Clara | Integriertes Datenverarbeitungssystem mit CPU-Kern und unabhängigem parallelen, digitalen Signalprozessormodul |
US5410657A (en) * | 1992-10-09 | 1995-04-25 | International Business Machines Corporation | Method and system for high speed floating point exception enabled operation in a multiscalar processor system |
JP3231429B2 (ja) * | 1992-11-06 | 2001-11-19 | 株式会社日立製作所 | 中央処理装置と乗算器とを有する半導体集積回路装置 |
JPH0736858A (ja) * | 1993-07-21 | 1995-02-07 | Hitachi Ltd | 信号処理プロセッサ |
JP3637073B2 (ja) | 1993-10-21 | 2005-04-06 | 株式会社東芝 | 倍精度・単精度・内積演算および複素乗算が可能な乗算器 |
US5579253A (en) | 1994-09-02 | 1996-11-26 | Lee; Ruby B. | Computer multiply instruction with a subresult selection option |
US5507000A (en) * | 1994-09-26 | 1996-04-09 | Bull Hn Information Systems Inc. | Sharing of register stack by two execution units in a central processor |
JP3655403B2 (ja) * | 1995-10-09 | 2005-06-02 | 株式会社ルネサステクノロジ | データ処理装置 |
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