JP2002507789A - デジタル信号プロセッサ - Google Patents
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Abstract
(57)【要約】
【課題】 ディジタル信号プロセッサー。
【解決手段】 可変長指示セットを利用するための通話を処理するディジタル信号回路。例示的なＤＳＰは３つのデータバスの組を含み、その上でデータはレジスタバンク（１２０）と３つのデータメモリ（１０２，１０３，１０４）と交換されることができる。レジスタバンク（１２０）は、少なくとも二つのプロセスユニット（１２８，１３０）によりアクセス可能なレジスタを有して使用され得る。指示取り出しユニット（１５６）は、指示メモリ（１５２）中に格納される可変長の指示を受信することを含むことができる。この指示メモリ（１５２）は３つのデータメモリ（１０２，１０３，１０４）の組から離されている。
Description
【０００１】
本発明はデジタル信号プロセッサに関する。本発明は特別の、但し排他的では
ない、高度に並列的で、高度にパイプライン化された処理技術を使用するデジタ
ル信号処理に関する応用を有する。
ない、高度に並列的で、高度にパイプライン化された処理技術を使用するデジタ
ル信号処理に関する応用を有する。
【０００２】
デジタル信号プロセッサ（ＤＳＰｓ：Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏ
ｃｅｓｓｏｒｓ）はデジタル信号のリアルタイム処理に一般に使用される。デジ
タル信号は一般に対応するアナログ信号を表現するために使用される数の連続ま
たはデジタル値である。ＤＳＰｓはコンパクトディスクプレイヤのようなオーデ
ィオシステム、およびセルラー電話のようなワイヤレス通信システムを含む広範
囲の応用に使用される。
ｃｅｓｓｏｒｓ）はデジタル信号のリアルタイム処理に一般に使用される。デジ
タル信号は一般に対応するアナログ信号を表現するために使用される数の連続ま
たはデジタル値である。ＤＳＰｓはコンパクトディスクプレイヤのようなオーデ
ィオシステム、およびセルラー電話のようなワイヤレス通信システムを含む広範
囲の応用に使用される。
【０００３】 ＤＳＰはしばしばマイクロプロセッサの特別のフォームであると考えられてい
る。マイクロプロセッサーのように、ＤＳＰは典型的にはシリコンをベースにし
た半導体集積回路上に形成される。さらに、マイクロプロセッサとともに、ＤＳ
Ｐｓのコンピュータ電力は減じられた指示（ＩＳＣ）コンピュータ技術を使用す
ることにより高められる。ＲＩＳＣコンピュータ技術は、ＤＳＰの動作を制御す
るために同様サイズの指示のより小さい数を使用することを含んでいる。ここで
、各指示は同じ長さの時間において実行される。ＲＩＳＣコンピュータ技術の使
用は、ＤＳＰの内でパイプラインする指示の量と同様に、指示が実行されるスピ
ード、或いはクロック速度を高める。
る。マイクロプロセッサーのように、ＤＳＰは典型的にはシリコンをベースにし
た半導体集積回路上に形成される。さらに、マイクロプロセッサとともに、ＤＳ
Ｐｓのコンピュータ電力は減じられた指示（ＩＳＣ）コンピュータ技術を使用す
ることにより高められる。ＲＩＳＣコンピュータ技術は、ＤＳＰの動作を制御す
るために同様サイズの指示のより小さい数を使用することを含んでいる。ここで
、各指示は同じ長さの時間において実行される。ＲＩＳＣコンピュータ技術の使
用は、ＤＳＰの内でパイプラインする指示の量と同様に、指示が実行されるスピ
ード、或いはクロック速度を高める。
【０００４】 ＲＩＳＣコンピュータ技術を使用するＤＳＰを構成することは、また不所望な
特性を形成する。特に、ＤＳＰｓベースのＲＩＳＣは、与えられた仕事を実行す
るためのより大きな数の指示を実行する。追加の指示を実行することは、ＲＩＤ
ＳＰの電力諸費を増加する。メモリ指示構造個は、ＤＳＰの内の実質的な（しば
しば全体の５０％以上）回路領域を要求し、それはＤＳＰのサイズとコストを増
加する。このように、ＤＳＰｓベースのＲＩＳＣの使用は、低いコスト、低い電
力、 ディジタルセルラー電話やバッテリ動作無線通信システムの他のタイプのような
応用に関して理想以下である。
特性を形成する。特に、ＤＳＰｓベースのＲＩＳＣは、与えられた仕事を実行す
るためのより大きな数の指示を実行する。追加の指示を実行することは、ＲＩＤ
ＳＰの電力諸費を増加する。メモリ指示構造個は、ＤＳＰの内の実質的な（しば
しば全体の５０％以上）回路領域を要求し、それはＤＳＰのサイズとコストを増
加する。このように、ＤＳＰｓベースのＲＩＳＣの使用は、低いコスト、低い電
力、 ディジタルセルラー電話やバッテリ動作無線通信システムの他のタイプのような
応用に関して理想以下である。
【０００５】 図１は、従来技術に従って構成されたディジタル信号プロセッサの高度に単純
化されたブロックダイアグラムである。数学的ロジックユニット（ＡＬＵ）１６
はＡＬＵレジスタバンクに接続され、乗算加算（ＭＡＣ）回路２６はＭＡＣレジ
スタバンク２７に結合される。データバス２０は、ＭＡＣレジスタバンク２７、
ＡＬＵレジスタ１７及びデータメモリ（チップ上）に接続される。指示バス２２
は、ＭＡＣレジスタバンク、指示メモリ（オン−チップ）１２、ＭＡＣバンク２
７及びＡＬＵレジスタバンク１７に接続される。指示デコーダ１８はＭＡＣ２６
とＡＬＵ１６に結合され、いくつかの従来システムにおいては、指示デコーダ１
８は指示メモリ１２に直接接続される。 データメモリ１０は、またデータインターフェイス１１に接続され、指示メモリ
１２は、また指示インターフェイス１３に接続される。データインターフェイス
１２と指示インターフェイス１２はオフーチップメモリ１６とデータと指示を交
換する。
化されたブロックダイアグラムである。数学的ロジックユニット（ＡＬＵ）１６
はＡＬＵレジスタバンクに接続され、乗算加算（ＭＡＣ）回路２６はＭＡＣレジ
スタバンク２７に結合される。データバス２０は、ＭＡＣレジスタバンク２７、
ＡＬＵレジスタ１７及びデータメモリ（チップ上）に接続される。指示バス２２
は、ＭＡＣレジスタバンク、指示メモリ（オン−チップ）１２、ＭＡＣバンク２
７及びＡＬＵレジスタバンク１７に接続される。指示デコーダ１８はＭＡＣ２６
とＡＬＵ１６に結合され、いくつかの従来システムにおいては、指示デコーダ１
８は指示メモリ１２に直接接続される。 データメモリ１０は、またデータインターフェイス１１に接続され、指示メモリ
１２は、また指示インターフェイス１３に接続される。データインターフェイス
１２と指示インターフェイス１２はオフーチップメモリ１６とデータと指示を交
換する。
【０００６】
本発明は、本願を通して記載される他の特徴および進歩を提供することによる
のと同様に、上記問題点および非能率性を処理することによりＤＳＰの動作およ
び有用性を増進させることを目的とする。
のと同様に、上記問題点および非能率性を処理することによりＤＳＰの動作およ
び有用性を増進させることを目的とする。
【０００７】 本発明の特徴、目的、および利点は、全体を通して対応する基準、文字、識別
子と同様に図面と組合わせることで、以下に述べる本発明に関する具体例の詳細
な記述により、より明確になるであろう。
子と同様に図面と組合わせることで、以下に述べる本発明に関する具体例の詳細
な記述により、より明確になるであろう。
【０００８】
本発明はデジタル信号処理のための新規なそして進歩した方法および回路に関
するものである。本願を通して、信号、命令、およびデータに関して多くの基準
（ｒｅｆｅｒｅｎｃｅ）が形成される。これらの信号、命令、およびデータは電
圧、電流、荷電された、光学的な、または磁気的な粒子、またはこれらの何らか
の組み合わせを含む電流の蓄積により適切に表現され、これらの使用は良く知ら
れている。かかる信号、命令、およびデータを表現する多くの化学的および生物
学的化合物の使用が、たとえかかる対象についての使用、制御および操作が困難
性を有することにより好ましくはない場合があるとしても、一般的に本発明の使
用に関し良好に成立する。
するものである。本願を通して、信号、命令、およびデータに関して多くの基準
（ｒｅｆｅｒｅｎｃｅ）が形成される。これらの信号、命令、およびデータは電
圧、電流、荷電された、光学的な、または磁気的な粒子、またはこれらの何らか
の組み合わせを含む電流の蓄積により適切に表現され、これらの使用は良く知ら
れている。かかる信号、命令、およびデータを表現する多くの化学的および生物
学的化合物の使用が、たとえかかる対象についての使用、制御および操作が困難
性を有することにより好ましくはない場合があるとしても、一般的に本発明の使
用に関し良好に成立する。
【０００９】 加えて、本発明の概念（ａｓｐｅｃｔ）、利点、特徴または効果に関して基準
が形成される（特別に参照するのではない場合、ここではひとまとめにして概念
として参照される。）。本発明のある具体例においては、本発明の他の概念の何
れの存在もなしに、これらの異なる概念が単独で実現できる。しかしながら、本
発明の他の実施例においては、本発明の２またはそれ以上の概念が、相互依存的
なそして本発明の２つまたはそれ以上の結合された概念のうち単に一つの概念を
実現化する本発明の具体例により提供されるよりも大きな予期しない効果を生成
するために、組み合わされて実行されるであろう。 Ｉ．ＤＳＰ動作および命令の記録 図２は本発明の具体例に対応して形成されたデジタル信号プロセッサ（ＤＳＰ
）回路の一部分のブロックダイアグラムである。データメモリ１０２−１０４は
アドレス生成ユニット（ＡＧＵ）１０５−１０７を介してデータバスＡ、Ｂおよ
びＣに、そしてデータ接続器１００にそれぞれ接続される。データバスＡ、Ｂお
よびＣは、マルチプレクサ１２２−１２６を介して、レジスタバンク１２０の出
力ポートＰＯ１、ＰＯ２およびＰＯ３のそれぞれに、そしてレジスタバンク１２
０の入力ポートＰＩ１、ＰＩ２およびＰＩ３のそれぞれに接続される。望ましく
は、データバスＡ、ＢおよびＣは、データメモリ１０２−１０４とレジスタバン
ク１２０内のレジスタ間のデータを読み出しそして書き込む。
が形成される（特別に参照するのではない場合、ここではひとまとめにして概念
として参照される。）。本発明のある具体例においては、本発明の他の概念の何
れの存在もなしに、これらの異なる概念が単独で実現できる。しかしながら、本
発明の他の実施例においては、本発明の２またはそれ以上の概念が、相互依存的
なそして本発明の２つまたはそれ以上の結合された概念のうち単に一つの概念を
実現化する本発明の具体例により提供されるよりも大きな予期しない効果を生成
するために、組み合わされて実行されるであろう。 Ｉ．ＤＳＰ動作および命令の記録 図２は本発明の具体例に対応して形成されたデジタル信号プロセッサ（ＤＳＰ
）回路の一部分のブロックダイアグラムである。データメモリ１０２−１０４は
アドレス生成ユニット（ＡＧＵ）１０５−１０７を介してデータバスＡ、Ｂおよ
びＣに、そしてデータ接続器１００にそれぞれ接続される。データバスＡ、Ｂお
よびＣは、マルチプレクサ１２２−１２６を介して、レジスタバンク１２０の出
力ポートＰＯ１、ＰＯ２およびＰＯ３のそれぞれに、そしてレジスタバンク１２
０の入力ポートＰＩ１、ＰＩ２およびＰＩ３のそれぞれに接続される。望ましく
は、データバスＡ、ＢおよびＣは、データメモリ１０２−１０４とレジスタバン
ク１２０内のレジスタ間のデータを読み出しそして書き込む。
【００１０】 ３つのデータバスおよび３つのデータメモリの使用は、バス接続を生成するこ
となしに、レジスタバンクとデータメモリとの間で交換される多くのデータを許
容する。例えば、３つのフェッチ動作は３つのデータバスＡ、ＢおよびＣを使用
する３つメモリ１０２−１０４から同時に形成できる。３つのフェッチおよび書
き込み動作の何れかの組合わせが可能な場合、３つの書込み動作が同時に形成で
きる。
となしに、レジスタバンクとデータメモリとの間で交換される多くのデータを許
容する。例えば、３つのフェッチ動作は３つのデータバスＡ、ＢおよびＣを使用
する３つメモリ１０２−１０４から同時に形成できる。３つのフェッチおよび書
き込み動作の何れかの組合わせが可能な場合、３つの書込み動作が同時に形成で
きる。
【００１１】 第４のデータバスを追加することにより同等の多数の形成動作が可能となり、
これは本発明の一部の具体例を形成する。しかし３つのデータバスはフィルタリ
ングのようなＤＳＰにより共通して遂行される多くのタスクの形成を容易にする
ために、単に３つのデータバスの使用は特別の利点を有する。このように、第４
のデータバスの追加は、第３のデータバスの追加と同じ増加する性能の改善を提
供するものではなく、そして追加の回路領域に関しては同じ量を必要とする。そ
れ故に、第４のデータバスの追加は第３のデータバスの追加より少ない効果を利
益として提供する。そこで、本発明の多くの具体例において、単に３つのデータ
バスの使用が望ましい、 出力ポートＰＯ４、ＰＯ５およびＰＯ６またはレジスタバンク１２０はマルチ
プリアキュムレート（ＭＡＣ：ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ）ユッ
ト１２８に接続され、この出力は順番にレジスタバンク１２０の入力ポートＰＩ
４に接続される。レジスタバンク１２０の出力ポートＰＯ７およびＰＯ８は論理
演算ユニット（ＡＬＵ）に接続され、その出力はレジスタバンク１２０の入力ポ
ートＰＩ５に接続される。
これは本発明の一部の具体例を形成する。しかし３つのデータバスはフィルタリ
ングのようなＤＳＰにより共通して遂行される多くのタスクの形成を容易にする
ために、単に３つのデータバスの使用は特別の利点を有する。このように、第４
のデータバスの追加は、第３のデータバスの追加と同じ増加する性能の改善を提
供するものではなく、そして追加の回路領域に関しては同じ量を必要とする。そ
れ故に、第４のデータバスの追加は第３のデータバスの追加より少ない効果を利
益として提供する。そこで、本発明の多くの具体例において、単に３つのデータ
バスの使用が望ましい、 出力ポートＰＯ４、ＰＯ５およびＰＯ６またはレジスタバンク１２０はマルチ
プリアキュムレート（ＭＡＣ：ｍｕｌｔｉｐｌｙ ａｃｃｕｍｕｌａｔｅ）ユッ
ト１２８に接続され、この出力は順番にレジスタバンク１２０の入力ポートＰＩ
４に接続される。レジスタバンク１２０の出力ポートＰＯ７およびＰＯ８は論理
演算ユニット（ＡＬＵ）に接続され、その出力はレジスタバンク１２０の入力ポ
ートＰＩ５に接続される。
【００１２】 インストラクションメモリ１５２はインストラクションフェッチユニット１５
６及びインストラクションインターフェイス１５０に接続されている。インスト
ラクションデコーダー１５８はインストラクションフェッチユニット１５６、並
びにイミディエットバスＩｍ１，Ｉｍ２、Ｉｍ３及びＩｍＡＬＵに接続されてい
る。イミディエットバスＩｍ１，Ｉｍ２、Ｉｍ３はマルチプレクサー１２２、１
２４及び１２６に接続されている。イミディエットバスＩｍＡＬＵはＡＬＵ１３
０に接続されている。上記のデータカップリングに加え、デコーダ１５８は、コ
ントロールコネクション（簡略のため図示せず）により示される、種々のサブシ
ステムに接続される。
６及びインストラクションインターフェイス１５０に接続されている。インスト
ラクションデコーダー１５８はインストラクションフェッチユニット１５６、並
びにイミディエットバスＩｍ１，Ｉｍ２、Ｉｍ３及びＩｍＡＬＵに接続されてい
る。イミディエットバスＩｍ１，Ｉｍ２、Ｉｍ３はマルチプレクサー１２２、１
２４及び１２６に接続されている。イミディエットバスＩｍＡＬＵはＡＬＵ１３
０に接続されている。上記のデータカップリングに加え、デコーダ１５８は、コ
ントロールコネクション（簡略のため図示せず）により示される、種々のサブシ
ステムに接続される。
【００１３】 レジスタバンク１２０は８個のレジスタＬ０−Ｌ３，Ｄ０−Ｄ３を含む。レジ
スタＬ０−Ｌ３は４０ビット幅レジスタであり、ハイワードレジスタＬ０ｈ−Ｌ
３ｈ及びロウワードレジスタＬ０ｌ−Ｌ３ｌを介して、１６ビットフラグメント
でアクセス可能である。レジスタＤ０−Ｄ３は３２ビット幅レジスタであり、サ
ブレジスタＲ０−Ｒ７を介して、１６ビットフラグメントでアクセス可能である
。レジスタ及びサブレジスタは、一般化して、単に「レジスタ」と呼ぶ。各レジ
スタの特徴は、個々のレジスタ番号を付けることにより、明らかとなる。
スタＬ０−Ｌ３は４０ビット幅レジスタであり、ハイワードレジスタＬ０ｈ−Ｌ
３ｈ及びロウワードレジスタＬ０ｌ−Ｌ３ｌを介して、１６ビットフラグメント
でアクセス可能である。レジスタＤ０−Ｄ３は３２ビット幅レジスタであり、サ
ブレジスタＲ０−Ｒ７を介して、１６ビットフラグメントでアクセス可能である
。レジスタ及びサブレジスタは、一般化して、単に「レジスタ」と呼ぶ。各レジ
スタの特徴は、個々のレジスタ番号を付けることにより、明らかとなる。
【００１４】 本発明の一つのアスペクトは、レジスタを多重入力出力端子に接続しそれらに
よりアクセス可能とすることにより達成される。ある実施例においては、この多
重接続は、各レジスタの入力及び各出力ポートに接続されたマルチプレクサを使
用することによりなされる。多重接続を設けるための他の方法は以下に明らかに
され、それらは本発明の他のアスペクトと矛盾することはない。例えば、データ
バスとアドレス可能なメモリの使用である。しかしながら、ある実施例において
は、マルチプレクサの使用はより好ましい。なぜなら、種々のレジスタとポート
に対する迅速で制御可能なアクセスが可能となるからである。
よりアクセス可能とすることにより達成される。ある実施例においては、この多
重接続は、各レジスタの入力及び各出力ポートに接続されたマルチプレクサを使
用することによりなされる。多重接続を設けるための他の方法は以下に明らかに
され、それらは本発明の他のアスペクトと矛盾することはない。例えば、データ
バスとアドレス可能なメモリの使用である。しかしながら、ある実施例において
は、マルチプレクサの使用はより好ましい。なぜなら、種々のレジスタとポート
に対する迅速で制御可能なアクセスが可能となるからである。
【００１５】 本発明の他のアスペクトは、以下に説明されるように、イミディエットデータ
バスを用いる実施例において実現される。例えば、インストラクションデータに
含まれるデータは、メモリ１０２−１０５とインターフェイスすることなく、レ
ジスタバンク１２０に読込み可能である。このように、付加データは、データメ
モリとインターフェイスすることなく、インストラクション処理システムから提
供され、バスコンテンションをさらに減少する。 図３は、レジスタバンク１２０中の一組のレジスタと一組の入力ポートＰ１１
−Ｐ１５との接続関係を示すブロック図である。レジスタは、Ｌ０ｈ−Ｌ３ｈ，
Ｌ０ｌ−Ｌ３ｌ，Ｒ０−Ｒ７と定義される。レジスタＬ０は、レジスタＬ０ｈと
Ｌ０ｌとから構成される。図３及び図４示す例では、レジスタＬ０ｈ−Ｌ０３は
２４ビットであり、レジスタＬ０１−Ｌ３ｌとＲ０−Ｒ７は１６ビットであり、
レジスタＬ０−Ｌ３を４０ビット幅としている。同様に、入力ポートＰＩ３−Ｐ
Ｉ５は２４ビットの入力ポートＰＩ３ｈ−ＰＩ５ｈと１６ビットの入力ポートＰ
Ｉ３ｌ−ＰＩ５ｌとからなり、合計で４０ビットとなる。入力ポートＰＩ１及び
ＰＩ２は１６ビットのみであり、レジスタＬ０ｈ−Ｌ３ｈへの書き込みに使用さ
れる時は、使用可能な２４ビットの内、下位１６ビットに書き込みを行う。
バスを用いる実施例において実現される。例えば、インストラクションデータに
含まれるデータは、メモリ１０２−１０５とインターフェイスすることなく、レ
ジスタバンク１２０に読込み可能である。このように、付加データは、データメ
モリとインターフェイスすることなく、インストラクション処理システムから提
供され、バスコンテンションをさらに減少する。 図３は、レジスタバンク１２０中の一組のレジスタと一組の入力ポートＰ１１
−Ｐ１５との接続関係を示すブロック図である。レジスタは、Ｌ０ｈ−Ｌ３ｈ，
Ｌ０ｌ−Ｌ３ｌ，Ｒ０−Ｒ７と定義される。レジスタＬ０は、レジスタＬ０ｈと
Ｌ０ｌとから構成される。図３及び図４示す例では、レジスタＬ０ｈ−Ｌ０３は
２４ビットであり、レジスタＬ０１−Ｌ３ｌとＲ０−Ｒ７は１６ビットであり、
レジスタＬ０−Ｌ３を４０ビット幅としている。同様に、入力ポートＰＩ３−Ｐ
Ｉ５は２４ビットの入力ポートＰＩ３ｈ−ＰＩ５ｈと１６ビットの入力ポートＰ
Ｉ３ｌ−ＰＩ５ｌとからなり、合計で４０ビットとなる。入力ポートＰＩ１及び
ＰＩ２は１６ビットのみであり、レジスタＬ０ｈ−Ｌ３ｈへの書き込みに使用さ
れる時は、使用可能な２４ビットの内、下位１６ビットに書き込みを行う。
【００１６】 図３に示すように、レジスタの或るものはすべての入力ポートからデータを受
け取り、また或るものは一部の入力ポートからデータを受け取る。特に、すべて
のレジスタＬ０−Ｌ３はすべての入力ポートＰＩ１−ＰＩ５から、またマルチプ
レクサ５００−５１４から、データを受け取り、１６ビットの入力ポートはレジ
スタＬ０−Ｌ３の内の高位及び低位のレジスタの双方へ書き込みが可能である。
このように、レジスタＬ０−Ｌ３は、バスＡ−Ｃ（入力ポートＰＩ０−ＰＩ３に
対応）のいずれからも、またＭＡＣユニット１２８とＡＬＵ１３０（入力ポート
ＰＩ４−ＰＩ５に対応）からも入力を受け取る。レジスタＲ０−Ｒ７は入力デー
タを、マルチプレクサ５１６−５３０を介してバスＡ−Ｃから受け取る。しかし
、レジスタＲ０−Ｒ７のいずれもＭＡＣユニット１２８（入力ポートＰＩ４）か
ら入力データを受け取らない。更に、レジスタＲ０−Ｒ３は、マルチプレクサ５
１６、５１８、５２４、５２６を介して、ＡＬＵユニット１３０から入力データ
を受け取る。
け取り、また或るものは一部の入力ポートからデータを受け取る。特に、すべて
のレジスタＬ０−Ｌ３はすべての入力ポートＰＩ１−ＰＩ５から、またマルチプ
レクサ５００−５１４から、データを受け取り、１６ビットの入力ポートはレジ
スタＬ０−Ｌ３の内の高位及び低位のレジスタの双方へ書き込みが可能である。
このように、レジスタＬ０−Ｌ３は、バスＡ−Ｃ（入力ポートＰＩ０−ＰＩ３に
対応）のいずれからも、またＭＡＣユニット１２８とＡＬＵ１３０（入力ポート
ＰＩ４−ＰＩ５に対応）からも入力を受け取る。レジスタＲ０−Ｒ７は入力デー
タを、マルチプレクサ５１６−５３０を介してバスＡ−Ｃから受け取る。しかし
、レジスタＲ０−Ｒ７のいずれもＭＡＣユニット１２８（入力ポートＰＩ４）か
ら入力データを受け取らない。更に、レジスタＲ０−Ｒ３は、マルチプレクサ５
１６、５１８、５２４、５２６を介して、ＡＬＵユニット１３０から入力データ
を受け取る。
【００１７】 図３に示す実施例は多くの効果を有する。特に、入力ポートとレジスタとの間
に十分な接続性がもたらされ、最も共通する動作が容易に達成される。しかし、
回路を実現するために必要とされる全回路面積を減少させるために、全体の接続
性は最小にされる。例えば、ＭＡＣユニット１２８の出力はロングレジスタＬ０
−Ｌ３のみに接続される。これは、積算及び累積演算の結果が一般に３２ビット
を超えるので、有利である。また、ＭＡＣユニット１２８の出力をレジスタＤ０
−Ｄ３に接続することは、最小の利点しかもたらさない。他の例では、ＡＬＵユ
ニット１３０はレジスタＬ０−Ｌ３，Ｒ０−Ｒ３に出力可能である。これにより
、フレキシビリティが増し、ＡＬＵユニット１３０からのデータは種々のレジス
タへ書き込み可能となる。ＡＬＵユニット１３がより多種の演算を行う場合、デ
ータをより多くのレジスタへ出力することは有利になる。しかしながら、ＡＬＵ
ユニット１３０はすべてのレジスタに接続されることはない。それゆえに、不必
要で過度な接続性は避けられる。
に十分な接続性がもたらされ、最も共通する動作が容易に達成される。しかし、
回路を実現するために必要とされる全回路面積を減少させるために、全体の接続
性は最小にされる。例えば、ＭＡＣユニット１２８の出力はロングレジスタＬ０
−Ｌ３のみに接続される。これは、積算及び累積演算の結果が一般に３２ビット
を超えるので、有利である。また、ＭＡＣユニット１２８の出力をレジスタＤ０
−Ｄ３に接続することは、最小の利点しかもたらさない。他の例では、ＡＬＵユ
ニット１３０はレジスタＬ０−Ｌ３，Ｒ０−Ｒ３に出力可能である。これにより
、フレキシビリティが増し、ＡＬＵユニット１３０からのデータは種々のレジス
タへ書き込み可能となる。ＡＬＵユニット１３がより多種の演算を行う場合、デ
ータをより多くのレジスタへ出力することは有利になる。しかしながら、ＡＬＵ
ユニット１３０はすべてのレジスタに接続されることはない。それゆえに、不必
要で過度な接続性は避けられる。
【００１８】 図４は、本発明の一実施例による、レジスタバンク１２０の出力ポートとレジ
スタとの接続を示すブロック図である。図示されるように、バスＡへの出力のた
めの出力ポートＰＯ１はマルチプレクサ５４０を介してレジスタＬ０ｈ−Ｌ３ｈ
，Ｌ０ｌ−Ｌ３ｌ，Ｒ０−Ｒ７へ接続される。これらのレジスタは、サブレジス
タとしてアクセスされた場合のすべての使用可能なレジスタを含む。同様に、バ
スＢへの出力のための出力ポートＰＯ２はマルチプレクサ５４２を介してレジス
タＬ０ｈ−Ｌ３ｈ，Ｌ０ｌ−Ｌ３ｌ，Ｒ０−Ｒ７へ接続される。４０ビット幅バ
スＣへの出力のための出力ポートＰＯ３はマルチプレクサ５３０を介してレジス
タＬ０−Ｌ３，Ｄ０−Ｄ３へ接続される。これらのレジスタは、フルレジスタと
してアクセスされた場合のすべての使用可能なレジスタを含む。
スタとの接続を示すブロック図である。図示されるように、バスＡへの出力のた
めの出力ポートＰＯ１はマルチプレクサ５４０を介してレジスタＬ０ｈ−Ｌ３ｈ
，Ｌ０ｌ−Ｌ３ｌ，Ｒ０−Ｒ７へ接続される。これらのレジスタは、サブレジス
タとしてアクセスされた場合のすべての使用可能なレジスタを含む。同様に、バ
スＢへの出力のための出力ポートＰＯ２はマルチプレクサ５４２を介してレジス
タＬ０ｈ−Ｌ３ｈ，Ｌ０ｌ−Ｌ３ｌ，Ｒ０−Ｒ７へ接続される。４０ビット幅バ
スＣへの出力のための出力ポートＰＯ３はマルチプレクサ５３０を介してレジス
タＬ０−Ｌ３，Ｄ０−Ｄ３へ接続される。これらのレジスタは、フルレジスタと
してアクセスされた場合のすべての使用可能なレジスタを含む。
【００１９】 ＭＡＣ部１２８の４０ビット入力端に接続された出力ポートＰＯ４はマルチプ
レクサ５３２を介してレジスタＬ０−Ｌ３に接続してある。ＭＡＣ１２８が蓄積
する値は実行される乗算と蓄積動作の性質により大きくなる傾向があるので、出
力ポートＰＯ４を４０ビット「長さ」のレジスタＬＯ−Ｌ３のみに接続すること
で、最良の接続形態を提供できる。これは、種々の乗算結果の蓄積量が特に３２
ビットを超える場合に、レジスタＤ０−Ｄ３への付加的接続から生れる有用性が
低いためである。
レクサ５３２を介してレジスタＬ０−Ｌ３に接続してある。ＭＡＣ１２８が蓄積
する値は実行される乗算と蓄積動作の性質により大きくなる傾向があるので、出
力ポートＰＯ４を４０ビット「長さ」のレジスタＬＯ−Ｌ３のみに接続すること
で、最良の接続形態を提供できる。これは、種々の乗算結果の蓄積量が特に３２
ビットを超える場合に、レジスタＤ０−Ｄ３への付加的接続から生れる有用性が
低いためである。
【００２０】 ＭＡＣ部１２８の１６ビット入力端に接続された出力ポートＰＯ５はマルチプ
レクサ５３５４によりレジスタＬ０ｈ−Ｌ３ｈ、Ｒ０、Ｒ２、Ｒ４、Ｒ６に接続
してある。ＭＡＣ部１２８の１６ビット入力端に接続された出力ポートＰＯ６は
レジスタＬ０ｈ−Ｌ３ｈ、Ｌ０１−Ｌ３１、Ｒ０−Ｒ７に接続してある。第２の
１６ビット入力ポートを利用可能なレジスタ全ての部分集合に接続する一方、Ｍ
ＡＣ部１２８の１６ビット入力ポートのひとつを利用可能なレジスタ全ての部分
集合に接続してある。これにより有用な折衷策が講じられる。特に、レジスタ空
間が限られている場合、処理すべき情報を少なくとも一つを利用可能なレジスタ
のいずれに保持できる。しかしながら、他の入力端接続のレジスタの和を制限す
ると回路の接続総量が減少される。これにより、他の機能と特徴、例えば他のレ
ジスタ、入力ポート、出力ポート間の接続性、とを提供できる。 ＡＬＵ１３０の入力端に接続された出力ポートＰＯ７はマルチプレクサ５４６
によりレジスタＬ０−Ｌ２，Ｌ０ｈ−１３ｈ，Ｒ０−Ｒ３とに接続してある。レ
ジスタＬ０ｈ−ＬＯ３ｈとＲ０−Ｒ３とは論理０の集合と共に出力される。すな
わち、レジスタＬ０ｈ−ＬＯ３ｈ、Ｒ０−Ｒ３はビット３１−１６（番号０−３
９を付したビット）とＰＯ７のビットに出力され、ビット０−１５は論理０に設
定される。ビット３９−３２は、ビット３１を用いて延長された記号である。Ａ
ＬＵ１３０の他の入力端に接続された出力ポートＰＯ８はマルチプレクサ５４６
によりレジスタＬ０−Ｌ３に接続してあり、論理０と共にレジスタＲ０−Ｒ７に
も接続してある。ＡＬＵ１３０の入力端をこのように接続しているので、論理演
算を利用可能なレジスタＬ０−Ｌ３全てについて実施でき、よって正規化や基準
化などの、多くの種類の信号処理に有用な大きな数値について実施できる。加え
て、数値演算をレジスタＲ０−Ｒ７、Ｌ０ｈ−Ｌ３ｈ、Ｒ０−Ｒ７間で実行でき
る。したがって、必要な接続の数を減少でき、結果として必要な回路領域を減少
できるだけでなく、使用できるレジスタの集合について柔軟性を高くすることが
できる。実施可能な論理演算と数値演算が上記のものに限定されないこと理解さ
れたい。 マルチ情報バスとマルチ処理部とがアクセスできるレジスタを使用しているの
で、様々な効果を達成している。たとえば、これらレジスタは情報バスと処理部
との間にインターフェースを取ることができ、各情報バスを各処理部に案内する
ことの必要性を減少している。バスへの案内を減ずることにより、回路領域を節
約し、かつチップのコストを下げる。 さらに、レジスタを少なくとも幾つか（レジスタの集合）をマルチ処理部に接
続してあるので、情報バスを介して情報をメモリから読み出し、メモリへ書き込
むことをせずに、マルチ処理部を使ってマルチ演算を同一情報に対し実行かのう
である。これにより、バスサイクルが節約され、バス競合を減少させる。また、
命令処理パイプライン技術が容易になる。これは、第１の処理部が第１命令期間
中に処理した情報を、同じレジスタ内でさらに第２処理部により第２命令期間中
に処理することができるからである。 しかし、マルチ処理部により全ての情報が処理される必要はない。したがって
、他のレジスタ（他の集合）は、処理部一つのみにより、二つ以上の処理部があ
る場合、その総数より少ない処理部によりアクセスできる。他の集合のレジスタ
を使用するので、接続個所の数が減少する。これにより、回路領域も減少できる
ので、レジスタの接続性と回路領域との均衡（よって、作用性と効率とのバラン
ス）が最良となる。 さらに、本発明の１実施例においては、２相クロックド・レジスタをレジスタ
・バンク内で用いることによりパイプライン効率をより上げられる。同一全クロ
ック（処理）期間内において、２相クロックド・レジスタはクロック信号の第１
相で読み出され、クロック信号の第２相で書き込まれる。よって、ある処理期間
内において、ＭＡＣ１２８のような第１処理部により既に処理された情報は第１
クロック期間に読み出され、ＡＬＵ１３０のような第２処理部により処理期間の
残る部分において、さらに処理される。 加えて、処理期間の第２相において、ＭＡＣ１２８により処理されたばかりの
新たな情報が同じレジスタに書き込まれる。これにより、ふたつの処理部間のパ
イプライン処理は、ひとつの処理期間内で完了する。これらの動作は、いずれの
内部バスを介して情報を送ることなく、再度実行できる。よって、バス競合が回
避される。
レクサ５３５４によりレジスタＬ０ｈ−Ｌ３ｈ、Ｒ０、Ｒ２、Ｒ４、Ｒ６に接続
してある。ＭＡＣ部１２８の１６ビット入力端に接続された出力ポートＰＯ６は
レジスタＬ０ｈ−Ｌ３ｈ、Ｌ０１−Ｌ３１、Ｒ０−Ｒ７に接続してある。第２の
１６ビット入力ポートを利用可能なレジスタ全ての部分集合に接続する一方、Ｍ
ＡＣ部１２８の１６ビット入力ポートのひとつを利用可能なレジスタ全ての部分
集合に接続してある。これにより有用な折衷策が講じられる。特に、レジスタ空
間が限られている場合、処理すべき情報を少なくとも一つを利用可能なレジスタ
のいずれに保持できる。しかしながら、他の入力端接続のレジスタの和を制限す
ると回路の接続総量が減少される。これにより、他の機能と特徴、例えば他のレ
ジスタ、入力ポート、出力ポート間の接続性、とを提供できる。 ＡＬＵ１３０の入力端に接続された出力ポートＰＯ７はマルチプレクサ５４６
によりレジスタＬ０−Ｌ２，Ｌ０ｈ−１３ｈ，Ｒ０−Ｒ３とに接続してある。レ
ジスタＬ０ｈ−ＬＯ３ｈとＲ０−Ｒ３とは論理０の集合と共に出力される。すな
わち、レジスタＬ０ｈ−ＬＯ３ｈ、Ｒ０−Ｒ３はビット３１−１６（番号０−３
９を付したビット）とＰＯ７のビットに出力され、ビット０−１５は論理０に設
定される。ビット３９−３２は、ビット３１を用いて延長された記号である。Ａ
ＬＵ１３０の他の入力端に接続された出力ポートＰＯ８はマルチプレクサ５４６
によりレジスタＬ０−Ｌ３に接続してあり、論理０と共にレジスタＲ０−Ｒ７に
も接続してある。ＡＬＵ１３０の入力端をこのように接続しているので、論理演
算を利用可能なレジスタＬ０−Ｌ３全てについて実施でき、よって正規化や基準
化などの、多くの種類の信号処理に有用な大きな数値について実施できる。加え
て、数値演算をレジスタＲ０−Ｒ７、Ｌ０ｈ−Ｌ３ｈ、Ｒ０−Ｒ７間で実行でき
る。したがって、必要な接続の数を減少でき、結果として必要な回路領域を減少
できるだけでなく、使用できるレジスタの集合について柔軟性を高くすることが
できる。実施可能な論理演算と数値演算が上記のものに限定されないこと理解さ
れたい。 マルチ情報バスとマルチ処理部とがアクセスできるレジスタを使用しているの
で、様々な効果を達成している。たとえば、これらレジスタは情報バスと処理部
との間にインターフェースを取ることができ、各情報バスを各処理部に案内する
ことの必要性を減少している。バスへの案内を減ずることにより、回路領域を節
約し、かつチップのコストを下げる。 さらに、レジスタを少なくとも幾つか（レジスタの集合）をマルチ処理部に接
続してあるので、情報バスを介して情報をメモリから読み出し、メモリへ書き込
むことをせずに、マルチ処理部を使ってマルチ演算を同一情報に対し実行かのう
である。これにより、バスサイクルが節約され、バス競合を減少させる。また、
命令処理パイプライン技術が容易になる。これは、第１の処理部が第１命令期間
中に処理した情報を、同じレジスタ内でさらに第２処理部により第２命令期間中
に処理することができるからである。 しかし、マルチ処理部により全ての情報が処理される必要はない。したがって
、他のレジスタ（他の集合）は、処理部一つのみにより、二つ以上の処理部があ
る場合、その総数より少ない処理部によりアクセスできる。他の集合のレジスタ
を使用するので、接続個所の数が減少する。これにより、回路領域も減少できる
ので、レジスタの接続性と回路領域との均衡（よって、作用性と効率とのバラン
ス）が最良となる。 さらに、本発明の１実施例においては、２相クロックド・レジスタをレジスタ
・バンク内で用いることによりパイプライン効率をより上げられる。同一全クロ
ック（処理）期間内において、２相クロックド・レジスタはクロック信号の第１
相で読み出され、クロック信号の第２相で書き込まれる。よって、ある処理期間
内において、ＭＡＣ１２８のような第１処理部により既に処理された情報は第１
クロック期間に読み出され、ＡＬＵ１３０のような第２処理部により処理期間の
残る部分において、さらに処理される。 加えて、処理期間の第２相において、ＭＡＣ１２８により処理されたばかりの
新たな情報が同じレジスタに書き込まれる。これにより、ふたつの処理部間のパ
イプライン処理は、ひとつの処理期間内で完了する。これらの動作は、いずれの
内部バスを介して情報を送ることなく、再度実行できる。よって、バス競合が回
避される。
【００２１】 再び図２を参照する。演算中インストラクションフェッチユニット１５６はバ
イナリインストラクションをインストラクションメモリ１５２から検索するか、
インストラクションメモリ１５２の中にない場合には、外部メモリから検索する
。外部メモリにはこの技術では良く知られている様々な形態がある。例えば、動
的ランダムアクセス記憶装置や静的ランダムアクセス記憶装置（ＤＲＡＭやＳＲ
ＡＭ）、あるいはこれらの派生物、さらには磁気や光によるハードディスク記憶
装置、またはこの技術では公知のその他のデータ記憶媒体が外部メモリに含まれ
る。この発明の典型的な実施例では、インストラクションは可変長であり、イン
ストラクションフェッチユニットはインストラクションの長さを決定したり、処
理毎やクロックサイクル毎にどれだけの量のインストラクションデータをさらに
取り出さなければならないのかを決定したりする。さらに、インストラクション
は内部メモリや外部メモリの連続した記憶場所に記憶される。インストラクショ
ンフェッチユニット１５６の動作やインストラクションデータを内部および外部
のメモリに記憶することについては、以下に詳しく説明する。
イナリインストラクションをインストラクションメモリ１５２から検索するか、
インストラクションメモリ１５２の中にない場合には、外部メモリから検索する
。外部メモリにはこの技術では良く知られている様々な形態がある。例えば、動
的ランダムアクセス記憶装置や静的ランダムアクセス記憶装置（ＤＲＡＭやＳＲ
ＡＭ）、あるいはこれらの派生物、さらには磁気や光によるハードディスク記憶
装置、またはこの技術では公知のその他のデータ記憶媒体が外部メモリに含まれ
る。この発明の典型的な実施例では、インストラクションは可変長であり、イン
ストラクションフェッチユニットはインストラクションの長さを決定したり、処
理毎やクロックサイクル毎にどれだけの量のインストラクションデータをさらに
取り出さなければならないのかを決定したりする。さらに、インストラクション
は内部メモリや外部メモリの連続した記憶場所に記憶される。インストラクショ
ンフェッチユニット１５６の動作やインストラクションデータを内部および外部
のメモリに記憶することについては、以下に詳しく説明する。
【００２２】 インストラクションデコーダ１５８は、インストラクションフェッチユニット
１５６が検索したインストラクションを受け取り、インストラクションを制御信
号に翻訳する。翻訳された制御信号は、データメモリ、レジスタバンク、ＭＡＣ
、ＡＬＵを含むＤＳＰを構成する一台以上のサブシステムに供給される。また、
インストラクションデコーダ１５８は、受け取ったインストラクションに含まれ
ている即値データを即値バスＩｍ１、Ｉｍ２、Ｉｍ３、ＩｍＡＬＵ経由で適切な
システムに供給する。即値データはインストラクションデータ内に格納されてい
る数値がその典型であり、データメモリ１０２〜１０６Πに格納されているデー
タに対する演算に用いられるか、アドレスの指定や修正に用いられる。
１５６が検索したインストラクションを受け取り、インストラクションを制御信
号に翻訳する。翻訳された制御信号は、データメモリ、レジスタバンク、ＭＡＣ
、ＡＬＵを含むＤＳＰを構成する一台以上のサブシステムに供給される。また、
インストラクションデコーダ１５８は、受け取ったインストラクションに含まれ
ている即値データを即値バスＩｍ１、Ｉｍ２、Ｉｍ３、ＩｍＡＬＵ経由で適切な
システムに供給する。即値データはインストラクションデータ内に格納されてい
る数値がその典型であり、データメモリ１０２〜１０６Πに格納されているデー
タに対する演算に用いられるか、アドレスの指定や修正に用いられる。
【００２３】 図２のＤＳＰが実行する処理には、データメモリからいずれかのデータバスを
介してレジスタロケーションにデータをロードすることが含まれる。データはレ
ジスタからデータメモリに書き込まれることもある。また、ＭＡＣユニット１２
８やＡＬＵユニット１３０は、レジスタバンク１２０内の１個以上のレジスタに
格納されているデータに対して処理をし、結果は概ねレジスタバンク１２０内の
レジスタに書き戻される。
介してレジスタロケーションにデータをロードすることが含まれる。データはレ
ジスタからデータメモリに書き込まれることもある。また、ＭＡＣユニット１２
８やＡＬＵユニット１３０は、レジスタバンク１２０内の１個以上のレジスタに
格納されているデータに対して処理をし、結果は概ねレジスタバンク１２０内の
レジスタに書き戻される。
【００２４】 上で述べたＤＳＰアーキテクチャには多くの長所がある。例えば、三個のデー
タバスを使用しているので、データの途切れないパイプライン処理が可能である
。ＤＳＰが実行する模範的なフィルタリング中に、濾過されるデータ（信号デー
タ）があるデータメモリに記憶され、そのデータに印加される係数が別のデータ
メモリに記憶される。演算結果にはオペランドよりも大きいビットが必要なので
、信号データと係数データとを二台の狭いメモリに記憶することが好ましい。係
数および信号の両データは次にレジスタバンク１２０に読み込まれ、ＭＡＣユニ
ット１２８により乗算されて累算される。以上の演算の結果は、レジスタバンク
１２０内の第二レジスタに記憶されるか、以前に入力データが記憶されていたレ
ジスタバンクに上書きされる。通常、演算結果はどれもレジスタから第三バス（
ＢＵＳ Ｃ）を経由して広いデータメモリ（メモリＣ）に書き込まれる。
タバスを使用しているので、データの途切れないパイプライン処理が可能である
。ＤＳＰが実行する模範的なフィルタリング中に、濾過されるデータ（信号デー
タ）があるデータメモリに記憶され、そのデータに印加される係数が別のデータ
メモリに記憶される。演算結果にはオペランドよりも大きいビットが必要なので
、信号データと係数データとを二台の狭いメモリに記憶することが好ましい。係
数および信号の両データは次にレジスタバンク１２０に読み込まれ、ＭＡＣユニ
ット１２８により乗算されて累算される。以上の演算の結果は、レジスタバンク
１２０内の第二レジスタに記憶されるか、以前に入力データが記憶されていたレ
ジスタバンクに上書きされる。通常、演算結果はどれもレジスタから第三バス（
ＢＵＳ Ｃ）を経由して広いデータメモリ（メモリＣ）に書き込まれる。
【００２５】 出力データが第三バスを経由して第三メモリに書き込まれ、入力データセット
が第一および第二のデータメモリから第一および第二のデータバスを経由して読
み込まれるので、メモリアクセスやバスの競合はほとんど生じないか、一切生じ
ない。したがって、データの処理が途切れることなく進行するので、メモリサブ
システムやデータバスのクロックを内部バスや他のサブシステムのクロックより
も早くする必要性が減少する。これにより電力消費が減少し、しかも処理速度は
維持されるか、却って早くなる。
が第一および第二のデータメモリから第一および第二のデータバスを経由して読
み込まれるので、メモリアクセスやバスの競合はほとんど生じないか、一切生じ
ない。したがって、データの処理が途切れることなく進行するので、メモリサブ
システムやデータバスのクロックを内部バスや他のサブシステムのクロックより
も早くする必要性が減少する。これにより電力消費が減少し、しかも処理速度は
維持されるか、却って早くなる。
【００２６】 さらに、データが途切れることなくＤＳＰを通過するので、所定時にＤＳＰの
異なる段で幾つかの異なるデータ値に異なる処理が施される場合に、データのパ
イプライン処理が促進される。また、以下に述べる並列インストラクションと一
緒に使用した場合、この効率的な高度パイプライン処理と一緒になって処理の柔
軟性が増大するので、汎用性が非常に高く、効率的で、強力なＤＳＰシステムが
得られる。
異なる段で幾つかの異なるデータ値に異なる処理が施される場合に、データのパ
イプライン処理が促進される。また、以下に述べる並列インストラクションと一
緒に使用した場合、この効率的な高度パイプライン処理と一緒になって処理の柔
軟性が増大するので、汎用性が非常に高く、効率的で、強力なＤＳＰシステムが
得られる。
【００２７】 多重バスの使用によりデータをＤＳＰの周囲で様々に移動させることができる
ようになるので、バスの競合が少なくなる。例えば、分割すべきデータはデータ
バスＣ経由でメモリＣから入力データとして供給し、除数は別のバスと別のメモ
リ、例えば、メモリＡとデータバスＡから供給することができるし、演算結果は
残っているバス（データバスＢ）を経由して残っているメモリ（メモリＢ）に記
憶することができる。
ようになるので、バスの競合が少なくなる。例えば、分割すべきデータはデータ
バスＣ経由でメモリＣから入力データとして供給し、除数は別のバスと別のメモ
リ、例えば、メモリＡとデータバスＡから供給することができるし、演算結果は
残っているバス（データバスＢ）を経由して残っているメモリ（メモリＢ）に記
憶することができる。
【００２８】 データバスとデータメモリを多重化することにより促進化される別の典型的な
演算では、ＭＡＣユニット１３０により累算されるデータが第一メモリと第一バ
ス（例えば、メモリＡとデータバスＡ）を経由して提供される。一組の累算が実
行されると、演算結果のデータはデータバスＣを経由してメモリＣに書き込まれ
る。同時に、論理シフトが施されるデータは、データバスＣが通常は一組の累算
処理の実行後に始めて得られるＭＡＣユニット１２８からの結果データを搬送し
ていない場合に、処理サイクル中にメモリＣからデータバスＣを経由してＡＬＵ
ユニット１３０に供給される。論理シフトが施されたデータは、データバスＢを
経由してメモリＢに同時に書き込まれる。したがって、データバスとメモの多重
化は、多重処理ユニットと共に、多重処理を促進するので、ＤＳＰ内でのデータ
の移動性が向上する。
演算では、ＭＡＣユニット１３０により累算されるデータが第一メモリと第一バ
ス（例えば、メモリＡとデータバスＡ）を経由して提供される。一組の累算が実
行されると、演算結果のデータはデータバスＣを経由してメモリＣに書き込まれ
る。同時に、論理シフトが施されるデータは、データバスＣが通常は一組の累算
処理の実行後に始めて得られるＭＡＣユニット１２８からの結果データを搬送し
ていない場合に、処理サイクル中にメモリＣからデータバスＣを経由してＡＬＵ
ユニット１３０に供給される。論理シフトが施されたデータは、データバスＢを
経由してメモリＢに同時に書き込まれる。したがって、データバスとメモの多重
化は、多重処理ユニットと共に、多重処理を促進するので、ＤＳＰ内でのデータ
の移動性が向上する。
【００２９】 以上に述べたように、この発明の別の態様は、ＭＡＣユニット１２８やＡＬＵ
ユニット１３０などの多重処理ユニットがアクセス可能なレジスタを使用して実
現される。多重処理ユニットがアクセス可能なレジスタを使用することにより、
処理ユニットが処理すべきデータにいずれかの内部データバスを経由させること
もなく、処理ユニットは当該データにアクセスできるようになる。例えば、第一
処理ユニットはレジスタにデータを書き込むことができるし、第二処理ユニット
がそのレジスタにアクセスして、当該データをさらに処理することもできる。こ
れにより、バスの競合や混雑が解消されるので、高データスループットが維持さ
れる。
ユニット１３０などの多重処理ユニットがアクセス可能なレジスタを使用して実
現される。多重処理ユニットがアクセス可能なレジスタを使用することにより、
処理ユニットが処理すべきデータにいずれかの内部データバスを経由させること
もなく、処理ユニットは当該データにアクセスできるようになる。例えば、第一
処理ユニットはレジスタにデータを書き込むことができるし、第二処理ユニット
がそのレジスタにアクセスして、当該データをさらに処理することもできる。こ
れにより、バスの競合や混雑が解消されるので、高データスループットが維持さ
れる。
【００３０】 さらに、下記に詳細に記載するように、平行演算インストラクションの使用と
並行処理能力を組み合わせれば、データを高度にパイプラインしマルチ演算処理
する能力がさらに高められる。これに対し、典型的なパイプラインは、一連の演
算の異なった相（すなわち、フェッチ、デコード、プロセス）をずらすので、そ
れぞれのインストラクションの開始点間の処理時間を短縮させることができる。
マルチ演算パイプラインにより、データに対し一連の異なった演算をすることが
できるという付加的な利点もある。この場合、それらの一連の演算は異なるデー
タ組に対して同時になされる。このマルチ演算処理により、従来のインストラク
ションパイプライン処理に比べ、一処理サイクルあたりになされるインストラク
ションの数を増加することができる。
並行処理能力を組み合わせれば、データを高度にパイプラインしマルチ演算処理
する能力がさらに高められる。これに対し、典型的なパイプラインは、一連の演
算の異なった相（すなわち、フェッチ、デコード、プロセス）をずらすので、そ
れぞれのインストラクションの開始点間の処理時間を短縮させることができる。
マルチ演算パイプラインにより、データに対し一連の異なった演算をすることが
できるという付加的な利点もある。この場合、それらの一連の演算は異なるデー
タ組に対して同時になされる。このマルチ演算処理により、従来のインストラク
ションパイプライン処理に比べ、一処理サイクルあたりになされるインストラク
ションの数を増加することができる。
【００３１】 上述した構成の相乗作用を、以下に例示する処理によりさらに説明する。例示
するフィルタリング処理においては（上述した場合と同様）、アキュミュレーシ
ョン（ａｃｃｕｍｕｌａｔｉｏｎ）がなされた製品の数が増えるにつれ、ＭＣ２
６により発生された結果の規模が増加する（絶対値、及びその数値を表すビット
数との観点から）。そのため、結果はスケーリング、もしくは「正規化」しなけ
ればならない。このため、通常は、ＡＬＵユニット１３０による論理シフト演算
が必要となる。
するフィルタリング処理においては（上述した場合と同様）、アキュミュレーシ
ョン（ａｃｃｕｍｕｌａｔｉｏｎ）がなされた製品の数が増えるにつれ、ＭＣ２
６により発生された結果の規模が増加する（絶対値、及びその数値を表すビット
数との観点から）。そのため、結果はスケーリング、もしくは「正規化」しなけ
ればならない。このため、通常は、ＡＬＵユニット１３０による論理シフト演算
が必要となる。
【００３２】 記載されたシステムにおいては、スケーリング操作をフィルタリングの乗算や
積算と同時に行うことができる。そのような同時処理がなされる処理サイクルに
おいては、処理前の信号データとフィルタリング係数をデータメモリー１０２、
１０３から読み出してレジスタバンク１２０内のレジスタに保持する。同時に、
ＭＡＣユニット１２８はこれらのレジスタ（Ｌ０ｈとＬ０１）に以前記録されて
いた数値を読み、乗積算の演算を行う。この演算においては、出力は第２のレジ
スタ（例えばＬ１）に書き込むことになる。同時に、ＡＬＵユニット１３０は第
２のレジスタ（Ｌ１）に以前記録していたデータを読み、スケール操作をしスケ
ーリングした数値を第３のレジスタ（例えばＬ２）に書き込む。同じ処理サイク
ル間に、第３のレジスタ（Ｄ０）に以前記録していた数値を、バスＣ１１２を介
しデータメモリ１０４に書き込む。これで明らかなように、個々の演算は実際に
行われるタスクによって違う。さらに明らかなように、マルチ演算の実行を可能
にするような高度に並列的なインストラクションを用いた場合には、高度にパイ
プラン処理されたマルチインストラクション演算が容易になる。高度に並列的な
インストラクションは、個々の処理サイクルにおいて、異なった演算の使用をパ
イプライン化することを可能にする。
積算と同時に行うことができる。そのような同時処理がなされる処理サイクルに
おいては、処理前の信号データとフィルタリング係数をデータメモリー１０２、
１０３から読み出してレジスタバンク１２０内のレジスタに保持する。同時に、
ＭＡＣユニット１２８はこれらのレジスタ（Ｌ０ｈとＬ０１）に以前記録されて
いた数値を読み、乗積算の演算を行う。この演算においては、出力は第２のレジ
スタ（例えばＬ１）に書き込むことになる。同時に、ＡＬＵユニット１３０は第
２のレジスタ（Ｌ１）に以前記録していたデータを読み、スケール操作をしスケ
ーリングした数値を第３のレジスタ（例えばＬ２）に書き込む。同じ処理サイク
ル間に、第３のレジスタ（Ｄ０）に以前記録していた数値を、バスＣ１１２を介
しデータメモリ１０４に書き込む。これで明らかなように、個々の演算は実際に
行われるタスクによって違う。さらに明らかなように、マルチ演算の実行を可能
にするような高度に並列的なインストラクションを用いた場合には、高度にパイ
プラン処理されたマルチインストラクション演算が容易になる。高度に並列的な
インストラクションは、個々の処理サイクルにおいて、異なった演算の使用をパ
イプライン化することを可能にする。
【００３３】 ２相のリードライト操作（この一例は上述した）を利用することで、処理のす
べてを単一の処理サイクルで行うことができる。この処理サイクルにおいては、
データを最初のクロック相の間にそれぞれのレジスタから読み出し、処理ユニッ
トにより処理をし、古いデータに上書きした結果を第２のクロック相の間にレジ
スタに書き込む。単一のクロックサイクルの間では、このプロセスのすべてのス
テップが同じ数値に対し適用されるというよりは、一連の数値がＤＳＰを介して
パイプライン化され、それぞれの数値が処理がなされるとき次のステップに移行
することが理解されよう。
べてを単一の処理サイクルで行うことができる。この処理サイクルにおいては、
データを最初のクロック相の間にそれぞれのレジスタから読み出し、処理ユニッ
トにより処理をし、古いデータに上書きした結果を第２のクロック相の間にレジ
スタに書き込む。単一のクロックサイクルの間では、このプロセスのすべてのス
テップが同じ数値に対し適用されるというよりは、一連の数値がＤＳＰを介して
パイプライン化され、それぞれの数値が処理がなされるとき次のステップに移行
することが理解されよう。
【００３４】 他にも数多くの演算が、本明細書に記載された発明の種々の観点により、容易
になる。例えば、ボコーディング（ｖｏｃｏｄｉｎｇ）とは、音声データを符号
化するプロセスである。ボコーディングでは数多くの異なった操作がなされ、そ
の中には、他の操作と独立して故に同時になされる操作が含まれる。マルチデー
タバスやマルチ処理ユニットを用いることで、これらの操作が容易になる。
になる。例えば、ボコーディング（ｖｏｃｏｄｉｎｇ）とは、音声データを符号
化するプロセスである。ボコーディングでは数多くの異なった操作がなされ、そ
の中には、他の操作と独立して故に同時になされる操作が含まれる。マルチデー
タバスやマルチ処理ユニットを用いることで、これらの操作が容易になる。
【００３５】 別個のインストラクションメモリとインストラクション復号を利用することで
更なる利点が得られる。例えば、上述したデータ処理と同時に、インストラクシ
ョンフェッチ（ｉｎｓｔｒｕｃｔｉｏｎ ｆｅｔｃｈ）１５６によってインスト
ラクションメモリ１５２からインストラクションを読み出し、次にインストラク
ション復号器１５８で、ＤＳＰ内の他のサブシステムの操作を制御するための制
御信号を発生させる（図面を簡略化しわかりやすくするために接続関係は示され
ていない）。この場合も、データバスはインストラクションデータを搬送する必
要はなく、信号データはインストラクションデータからの割り込みなしで移動し
処理することができる。したがって、インストラクション処理をデータ処理と分
離することで性能をさらに高めることができ、インストラクションデータを移動
させるためにデータバスサイクルを使う必要がなくなる。
更なる利点が得られる。例えば、上述したデータ処理と同時に、インストラクシ
ョンフェッチ（ｉｎｓｔｒｕｃｔｉｏｎ ｆｅｔｃｈ）１５６によってインスト
ラクションメモリ１５２からインストラクションを読み出し、次にインストラク
ション復号器１５８で、ＤＳＰ内の他のサブシステムの操作を制御するための制
御信号を発生させる（図面を簡略化しわかりやすくするために接続関係は示され
ていない）。この場合も、データバスはインストラクションデータを搬送する必
要はなく、信号データはインストラクションデータからの割り込みなしで移動し
処理することができる。したがって、インストラクション処理をデータ処理と分
離することで性能をさらに高めることができ、インストラクションデータを移動
させるためにデータバスサイクルを使う必要がなくなる。
【００３６】 図５は、本発明の一実施例において、図２のインストラクションメモリ１５２
のアドレス指定が可能なメモリスペースの一部でどのように一組の長さ可変イン
ストラクションが圧縮（ｐａｃｋｉｎｇ）されているかを示す表である。本発明
の実施例の中には、長さ可変インストラクションを外部メモリシステム内に図２
に示すように記憶し、更なるメモリ効率を実現している。例として示すアドレス
が左側のコラムに示されており、それぞれのアドレスはメモリ２７５のまん中と
右側のコラムに示されている３２ビットのデータワードを示している。まん中の
コラムは、それぞれのデータワードにおける１６ビットの高位のサブワードを表
し、もっとも右側のコラムは１６ビットの低位のサブワードを表している。本発
明の好適な実施例においては、高位と低位のサブワードは個別にアドレス指定が
できないようになっており、これにより必要となるアドレス論理量を少なくして
いる。 メモリー２７５内には、さまざまな長さ指示Ａ乃至Ｌが、図示されたパックさ
れた構造で記憶される。指示Ａは、アドレスワード０×００００に記憶された最
初の二つの倍バイトＡ（１）とＡ（２）と、アドレス０×０００１の上位サブワ
ードに記憶された第三の倍バイトＡ（３）を持つ４８ビット指示である。指示Ａ
に続く指示Ｂは、アドレス０×０００１の下位ワードに記憶された最初の倍バイ
トＢ（１）と、アドレス０×０００２の上位サブワードに記憶された第二の倍バ
イトＢ（２）とを持つ３２ビット指示である。指示Ｃは、アドレス０×０００２
の下位サブワードに記憶された第一でかつ唯一の倍バイトＣ（１）を持つ１６ビ
ット指示である。 指示Ａ乃至Ｃの記憶配置から明らかなように、本発明は、同じアドレスワード
内に違った指示のいくつかの部分を記憶する事によって一組の指示を記憶するた
めに必要なメモリー２７５のサイズや量を減らしている。例えば、指示Ａの第三
の倍バイトＡ（３）は、指示Ｂの最初の倍バイトＢ（１）とともに記憶される。 さまざまな長さ指示をワード境界を横切って、あるいは、特に、メモリーアド
レススペース内に連続した配置で記憶する事によって、本発明は、ある定められ
た数の指示を記憶するのに必要な指示メモリーの量を減らしている。指示メモリ
ーの量を減らす事は、ＤＳＰにある量の指示キャッシュ能力を与えるのに必要な
チップのサイズと費用を減らす事になる。指示のパッキングについては、図３に
示されるようにメモリー２７５内にさまざまな長さ指示Ｄ乃至Ｌを配置する事に
よって説明されている。 引き続く場所に全ての指示をパッキングする事は、上記で述べたように、発明
の幾つかの実施例においては必要ではないという事は理解されるはずである。例
えば、発明の異なる実施例では、メモリースペース内の引き続く場所において、
指示の多くの部分（例えば９０％以上）をパックする。発明の他の実施例におい
ては、指示の重要な部分（例えば２５から５０％の間）のみが、引き続いたメモ
リースペースに有利にパックされる。発明のいくつかのその他の実施例では、違
ったパーセンテージのパックされた指示を使ってもよい。 また、引き続いた場所の使用は必要ではない。指示は、単に、指示データのト
ータル量より実質的に大きくないトータルメモリースペースに配置しなければな
らないだけである。これは、メモリースペース内において隣接する場所に指示を
配置する事によって好ましく達成されるが、指示は、意図された実施順に読み出
され得る限り、メモリースペースを通じてシャッフルされ得る。当該技術におい
て熟練された者は、このタイプの所定のシャッフリングはメモリースペースのリ
マッピングとして、そしてこのようなリマッピングは、通常不所望な複雑性を付
加する事によって意外では、発明の動作に影響を与えないという事は、認識する
であろう。 同様に、大きな一組の指示に渡って採用されたパッキングスキーマを持つ事は
好ましい事である。例えば、少なくとも十の指示に対してパッキングスキーマを
採用する事は、発明のいくつかの実施例において好ましい事である。 補足すると、発明の模範的な実施例で使われる特別なパッキングスキーマは、
他の実施例においては必要ではない。例えば、発明の他の幾つかの実施例では、
引き続くメモリー配置において指示を持たなくてもよい。むしろ、指示は、指示
セパレーター符号を含みながら、かなり小さなメモリースペースによって分けら
れてもよい。好ましいのは、小さなメモリースペースは、メモリーワード境界に
おいて指示境界を保つ為に必要なメモリースペースの量より小さい事である。上
記に述べたパッキングは多くの例では好ましいが、その簡易さ、完全さ、そして
効率に負っている。一般的に、パッキングの完全さとパッキングスキーマの複雑
性の間における選択されたトレードオフは、発明の異なる実施例において異なり
得るのである。 また、上記に意味されたように、発明の幾つかの実施例では、完全な一組の利
用可能な指示においてではなく、指示の部分のみにおいてパッキングスキーマを
採用している。たとえば、指示パッキングは、特別なタスクやサブルーチンをな
す為に使われる何セットかの指示のみになしてもよい。 以下の事を注目してもらいたい。ささまざまな長さ指示を伴った、結合高度パ
ック指示記憶は、さらにＤＳＰのメモリー用件を減ずるのである。なぜなら、さ
まざまな長さ指示は、所望の操作を要求する為に必要なデータ量を消費するだけ
だからである。そして、高度パック指示記憶は、トータルメモリーを、一組のさ
まざまな長さ指示によって消費されるメモリーと等しく保つ、従って最小に保ち
のである。減じられたメモリーサイズはチップサイズそしてコストを減ずる事に
なる。 減じられたＤＳＰサイズの利点に加えて、そして、それ故に減ぜられるＤＳＰ
コスト、高度パック指示の使用そしてさまざまな長さ指示は、上記に述べた構造
の他の特徴とコンバインされた時更なる予期せぬ利点をもたらすのである。たと
えば、指示メモリーのサイズを小さくすることによって、追加回路エリアは、不
断の、高度パイプライン、データ処理とＤＳＰ内で同時に多重操作する為の能力
を含みながら、上記に述べたように利益を提供する、ＤＳＰ内での三つのデータ
バスの使用の為に利用可能にさせられる。故に、タイトにパックされた指示は、
さらに増したパフォーマンスそして効率の、付加的な、予期せぬ利益を提供する
ために多重バス構造と結合する。 メモリ空間の一貫した位置に可変長インストラクションを蓄積する可能性は、
そのような配置に記憶された可変長インストラクションをフェッチし処理するこ
とができるＤＳＰを提供することにより可能となる。図６は、本発明の一実施例
に基づきインストラクションメモリ１５２からインストラクションをフェッチす
る際の、インストラクションフェッチユニット１５６の動作を示す図である。処
理はステップ２００で開始され、ステップ２０２でインストラクションデータの
第１のセットがインストラクションメモリ１５２から読み出される。本発明の典
型的な実施例では、２つの３２ビットワード、或いは６４ビットのインストラク
ションデータがステップ２０２で検索される。
のアドレス指定が可能なメモリスペースの一部でどのように一組の長さ可変イン
ストラクションが圧縮（ｐａｃｋｉｎｇ）されているかを示す表である。本発明
の実施例の中には、長さ可変インストラクションを外部メモリシステム内に図２
に示すように記憶し、更なるメモリ効率を実現している。例として示すアドレス
が左側のコラムに示されており、それぞれのアドレスはメモリ２７５のまん中と
右側のコラムに示されている３２ビットのデータワードを示している。まん中の
コラムは、それぞれのデータワードにおける１６ビットの高位のサブワードを表
し、もっとも右側のコラムは１６ビットの低位のサブワードを表している。本発
明の好適な実施例においては、高位と低位のサブワードは個別にアドレス指定が
できないようになっており、これにより必要となるアドレス論理量を少なくして
いる。 メモリー２７５内には、さまざまな長さ指示Ａ乃至Ｌが、図示されたパックさ
れた構造で記憶される。指示Ａは、アドレスワード０×００００に記憶された最
初の二つの倍バイトＡ（１）とＡ（２）と、アドレス０×０００１の上位サブワ
ードに記憶された第三の倍バイトＡ（３）を持つ４８ビット指示である。指示Ａ
に続く指示Ｂは、アドレス０×０００１の下位ワードに記憶された最初の倍バイ
トＢ（１）と、アドレス０×０００２の上位サブワードに記憶された第二の倍バ
イトＢ（２）とを持つ３２ビット指示である。指示Ｃは、アドレス０×０００２
の下位サブワードに記憶された第一でかつ唯一の倍バイトＣ（１）を持つ１６ビ
ット指示である。 指示Ａ乃至Ｃの記憶配置から明らかなように、本発明は、同じアドレスワード
内に違った指示のいくつかの部分を記憶する事によって一組の指示を記憶するた
めに必要なメモリー２７５のサイズや量を減らしている。例えば、指示Ａの第三
の倍バイトＡ（３）は、指示Ｂの最初の倍バイトＢ（１）とともに記憶される。 さまざまな長さ指示をワード境界を横切って、あるいは、特に、メモリーアド
レススペース内に連続した配置で記憶する事によって、本発明は、ある定められ
た数の指示を記憶するのに必要な指示メモリーの量を減らしている。指示メモリ
ーの量を減らす事は、ＤＳＰにある量の指示キャッシュ能力を与えるのに必要な
チップのサイズと費用を減らす事になる。指示のパッキングについては、図３に
示されるようにメモリー２７５内にさまざまな長さ指示Ｄ乃至Ｌを配置する事に
よって説明されている。 引き続く場所に全ての指示をパッキングする事は、上記で述べたように、発明
の幾つかの実施例においては必要ではないという事は理解されるはずである。例
えば、発明の異なる実施例では、メモリースペース内の引き続く場所において、
指示の多くの部分（例えば９０％以上）をパックする。発明の他の実施例におい
ては、指示の重要な部分（例えば２５から５０％の間）のみが、引き続いたメモ
リースペースに有利にパックされる。発明のいくつかのその他の実施例では、違
ったパーセンテージのパックされた指示を使ってもよい。 また、引き続いた場所の使用は必要ではない。指示は、単に、指示データのト
ータル量より実質的に大きくないトータルメモリースペースに配置しなければな
らないだけである。これは、メモリースペース内において隣接する場所に指示を
配置する事によって好ましく達成されるが、指示は、意図された実施順に読み出
され得る限り、メモリースペースを通じてシャッフルされ得る。当該技術におい
て熟練された者は、このタイプの所定のシャッフリングはメモリースペースのリ
マッピングとして、そしてこのようなリマッピングは、通常不所望な複雑性を付
加する事によって意外では、発明の動作に影響を与えないという事は、認識する
であろう。 同様に、大きな一組の指示に渡って採用されたパッキングスキーマを持つ事は
好ましい事である。例えば、少なくとも十の指示に対してパッキングスキーマを
採用する事は、発明のいくつかの実施例において好ましい事である。 補足すると、発明の模範的な実施例で使われる特別なパッキングスキーマは、
他の実施例においては必要ではない。例えば、発明の他の幾つかの実施例では、
引き続くメモリー配置において指示を持たなくてもよい。むしろ、指示は、指示
セパレーター符号を含みながら、かなり小さなメモリースペースによって分けら
れてもよい。好ましいのは、小さなメモリースペースは、メモリーワード境界に
おいて指示境界を保つ為に必要なメモリースペースの量より小さい事である。上
記に述べたパッキングは多くの例では好ましいが、その簡易さ、完全さ、そして
効率に負っている。一般的に、パッキングの完全さとパッキングスキーマの複雑
性の間における選択されたトレードオフは、発明の異なる実施例において異なり
得るのである。 また、上記に意味されたように、発明の幾つかの実施例では、完全な一組の利
用可能な指示においてではなく、指示の部分のみにおいてパッキングスキーマを
採用している。たとえば、指示パッキングは、特別なタスクやサブルーチンをな
す為に使われる何セットかの指示のみになしてもよい。 以下の事を注目してもらいたい。ささまざまな長さ指示を伴った、結合高度パ
ック指示記憶は、さらにＤＳＰのメモリー用件を減ずるのである。なぜなら、さ
まざまな長さ指示は、所望の操作を要求する為に必要なデータ量を消費するだけ
だからである。そして、高度パック指示記憶は、トータルメモリーを、一組のさ
まざまな長さ指示によって消費されるメモリーと等しく保つ、従って最小に保ち
のである。減じられたメモリーサイズはチップサイズそしてコストを減ずる事に
なる。 減じられたＤＳＰサイズの利点に加えて、そして、それ故に減ぜられるＤＳＰ
コスト、高度パック指示の使用そしてさまざまな長さ指示は、上記に述べた構造
の他の特徴とコンバインされた時更なる予期せぬ利点をもたらすのである。たと
えば、指示メモリーのサイズを小さくすることによって、追加回路エリアは、不
断の、高度パイプライン、データ処理とＤＳＰ内で同時に多重操作する為の能力
を含みながら、上記に述べたように利益を提供する、ＤＳＰ内での三つのデータ
バスの使用の為に利用可能にさせられる。故に、タイトにパックされた指示は、
さらに増したパフォーマンスそして効率の、付加的な、予期せぬ利益を提供する
ために多重バス構造と結合する。 メモリ空間の一貫した位置に可変長インストラクションを蓄積する可能性は、
そのような配置に記憶された可変長インストラクションをフェッチし処理するこ
とができるＤＳＰを提供することにより可能となる。図６は、本発明の一実施例
に基づきインストラクションメモリ１５２からインストラクションをフェッチす
る際の、インストラクションフェッチユニット１５６の動作を示す図である。処
理はステップ２００で開始され、ステップ２０２でインストラクションデータの
第１のセットがインストラクションメモリ１５２から読み出される。本発明の典
型的な実施例では、２つの３２ビットワード、或いは６４ビットのインストラク
ションデータがステップ２０２で検索される。
【００３７】 ステップ２０４では、検索された６４ビットのインストラクションデータに含
まれる第１のインストラクションインストラクションデコーダ１５８により処理
される。本発明の代表的な実施例では、インストラクションは１６，３２或いは
４８ビットの長さであってもよい。インストラクションの長さは各インストラク
ションに含まれているヘッダービットの組により決定され、以下において詳細に
記述される。インストラクション長を特定するその他の種々の方法は、２つのイ
ンストラクションを分離し或いは切り離すコードを使用したり、スーパーヘッダ
ーインストラクションを使用したりすることであり、それは従うべきインストラ
クションのセットの長さを特定する。ヘッダービットを使用することはある意味
において好ましい。その理由は、インストラクション長の情報がそのインストラ
クションに近接して保たれるので、インストラクション処理についての状態情報
を記憶したり維持したりする必要性を減じるからである。
まれる第１のインストラクションインストラクションデコーダ１５８により処理
される。本発明の代表的な実施例では、インストラクションは１６，３２或いは
４８ビットの長さであってもよい。インストラクションの長さは各インストラク
ションに含まれているヘッダービットの組により決定され、以下において詳細に
記述される。インストラクション長を特定するその他の種々の方法は、２つのイ
ンストラクションを分離し或いは切り離すコードを使用したり、スーパーヘッダ
ーインストラクションを使用したりすることであり、それは従うべきインストラ
クションのセットの長さを特定する。ヘッダービットを使用することはある意味
において好ましい。その理由は、インストラクション長の情報がそのインストラ
クションに近接して保たれるので、インストラクション処理についての状態情報
を記憶したり維持したりする必要性を減じるからである。
【００３８】 ６４ビットの検索されたインストラクション内に含まれる第１のインストラク
ションが処理された後に、４８ビット或いはより以上の未処理インストラクショ
ンデータが６４ビットの検索インストラクションデータに残っているかどうかを
ステップ２０６で決定する。４８ビット或いはそれ以上の未処理インストラクシ
ョンデータが残っている場合には、残っている４８ビットの未処理データに含ま
れる次のインストラクションがステップ２０４において再び処理される。
ションが処理された後に、４８ビット或いはより以上の未処理インストラクショ
ンデータが６４ビットの検索インストラクションデータに残っているかどうかを
ステップ２０６で決定する。４８ビット或いはそれ以上の未処理インストラクシ
ョンデータが残っている場合には、残っている４８ビットの未処理データに含ま
れる次のインストラクションがステップ２０４において再び処理される。
【００３９】 ４８ビットより低い未処理インストラクションデータがステップ２０６におい
て検索インストラクションデータに残っている場合には、追加のインストラクシ
ョンデータがインストラクションメモリ１５２からロードされる。追加のインス
トラクションをロードする種々の方法が考えられる。本発明の一実施例では、十
分な追加のインストラクションデータがインストラクションメモリからロードさ
れて、インストラクションフェッチユニットに記憶された未処理データの量を４
８ビットに復帰させる。４８ビットの未処理データがインストラクションフェッ
チユニット内に蓄積されるようにするために、少なくとも１つの競争インストラ
クションがインストラクションデコーダ１５８に利用可能となる。
て検索インストラクションデータに残っている場合には、追加のインストラクシ
ョンデータがインストラクションメモリ１５２からロードされる。追加のインス
トラクションをロードする種々の方法が考えられる。本発明の一実施例では、十
分な追加のインストラクションデータがインストラクションメモリからロードさ
れて、インストラクションフェッチユニットに記憶された未処理データの量を４
８ビットに復帰させる。４８ビットの未処理データがインストラクションフェッ
チユニット内に蓄積されるようにするために、少なくとも１つの競争インストラ
クションがインストラクションデコーダ１５８に利用可能となる。
【００４０】 本発明の好ましい実施例では、処理された特定量のデータに依存して、４８ビ
ットの未処理データが残っている場合には、インストラクションフェッチユニッ
トは可変量のデータを検索する。特に、処理されたデータ量がデータワード（３
２ビット）以上の場合には、新たなインストラクションデータの追加データワー
ド（３２ビット）が検索される。以前に処理されたデータ量が２データワード（
６４ビット）以上の場合には、２つの新たなデータワードがインストラクション
フェッチユニットにより検索される。
ットの未処理データが残っている場合には、インストラクションフェッチユニッ
トは可変量のデータを検索する。特に、処理されたデータ量がデータワード（３
２ビット）以上の場合には、新たなインストラクションデータの追加データワー
ド（３２ビット）が検索される。以前に処理されたデータ量が２データワード（
６４ビット）以上の場合には、２つの新たなデータワードがインストラクション
フェッチユニットにより検索される。
【００４１】 処理されたデータのワード数に基づいて検索されたデータの量を決定すること
が好ましい。その理由は、未処理データの十分な量をインストラクションデコー
ダ１５８に利用可能とする一方、より効率的なワード長アクセスをメモリバンク
に可能とするからである。メモリバンクはインストラクションメモリを構成する
。ステップ２０６において追加の未処理インストラクションデータが検索される
と、現在利用可能な未処理インストラクションデータのトータル量内で次のイン
ストラクションが処理される。
が好ましい。その理由は、未処理データの十分な量をインストラクションデコー
ダ１５８に利用可能とする一方、より効率的なワード長アクセスをメモリバンク
に可能とするからである。メモリバンクはインストラクションメモリを構成する
。ステップ２０６において追加の未処理インストラクションデータが検索される
と、現在利用可能な未処理インストラクションデータのトータル量内で次のイン
ストラクションが処理される。
【００４２】 図７は、本発明の一実施例に基づき構成されたインストラクションフェッチユ
ニット１５６とインストラクションメモリ１５２を示すブロック図である。イン
ストラクションメモリ１５２は偶数のメモリバンク３０２（ＲＡＭ０）と奇数の
メモリバンク３００（ＲＡＭ１）からなり、それそれは３２ビットデータワード
を読取、書き込む。メモリバンクは偶数と奇数にラベルされている。というのは
それらは両方とも同じアドレス空間で疎ドレスされるからである。しかし偶数ア
ドレスは偶数メモリバンク３０２に向けられ、奇数アドレスは奇数メモリバンク
３００に向けられている。８、１６，２４，４８と６４ビットワードを含むほか
のワードサイズを読み書きするメモリバンクも別の実施例において使用可能であ
る。更に、異なる数のメモリバンク、即ち１−８メモリバンクを使用することも
可能である。しかしながら、３２ビットワードを使用すると全体的な複雑さを減
少でき、インストラクションデータが管理可能な大きさにアドレスされるので、
好ましい。
ニット１５６とインストラクションメモリ１５２を示すブロック図である。イン
ストラクションメモリ１５２は偶数のメモリバンク３０２（ＲＡＭ０）と奇数の
メモリバンク３００（ＲＡＭ１）からなり、それそれは３２ビットデータワード
を読取、書き込む。メモリバンクは偶数と奇数にラベルされている。というのは
それらは両方とも同じアドレス空間で疎ドレスされるからである。しかし偶数ア
ドレスは偶数メモリバンク３０２に向けられ、奇数アドレスは奇数メモリバンク
３００に向けられている。８、１６，２４，４８と６４ビットワードを含むほか
のワードサイズを読み書きするメモリバンクも別の実施例において使用可能であ
る。更に、異なる数のメモリバンク、即ち１−８メモリバンクを使用することも
可能である。しかしながら、３２ビットワードを使用すると全体的な複雑さを減
少でき、インストラクションデータが管理可能な大きさにアドレスされるので、
好ましい。
【００４３】 コントロールロジック３０４は、データワードをメモリバンク３００と３０２
から読み出して、インストラクションレジスタ１０６と１０７に送る。読み出さ
れた特定のメモリロケーションは、アドレス線３１０，３１４により特定され、
インストラクションの読み出しはイネーブル線３３２，３１５，３１６，３１８
により制御される。インストラクションレジスタ３０６，３０７の３２ビット出
力は、１６ビット部においてローテータ３０８の入力Ａ，Ｂ，Ｃ，Ｄに供給され
る。ローテータ３０８は４８ビットのインストラクションデータ３２４を出力す
る。４８ビットインストラクションデータ３２４は、３対４（３：４）入力Ａ，
Ｂ，Ｃ，Ｄからなり、各入力は、以下に詳細に説明するように、１６ビットを含
むようにセットされている。
から読み出して、インストラクションレジスタ１０６と１０７に送る。読み出さ
れた特定のメモリロケーションは、アドレス線３１０，３１４により特定され、
インストラクションの読み出しはイネーブル線３３２，３１５，３１６，３１８
により制御される。インストラクションレジスタ３０６，３０７の３２ビット出
力は、１６ビット部においてローテータ３０８の入力Ａ，Ｂ，Ｃ，Ｄに供給され
る。ローテータ３０８は４８ビットのインストラクションデータ３２４を出力す
る。４８ビットインストラクションデータ３２４は、３対４（３：４）入力Ａ，
Ｂ，Ｃ，Ｄからなり、各入力は、以下に詳細に説明するように、１６ビットを含
むようにセットされている。
【００４４】 動作において、コントロールロジック３０４は、図５を参照して記述されてい
る方法に基づいてインストラクションメモリバンク３００，３０２からインスト
ラクションデータをロードする。特に、コントロールロジック３０４は、３２ビ
ットのデータワードを偶数メモリバンク３０２と奇数メモリバンク３００の両方
から読み出すことによって、まずトータル６４ビットの未処理インストラクショ
ンデータをインストラクションレジスタ３０６，３０７にロードする。１６ビッ
トのインストラクションが処理される場合には、新たねデータはロードされない
。その訳は、インストラクションレジスタ３０６，３０７はまだ４８ビットの未
処理インストラクションデータを含んでいるからである。３２ビットのインスト
ラクションが処理される場合には、インストラクションレジスタ３０６は３２ビ
ットワードの追加インストラクションと共にロードされる。理由は、４８ビット
より小の未処理インストラクションデータが残っているからである。３２ビット
インストラクションワードをロードし、再び４８ビット未処理インストラクショ
ンデータをレジスタ３０６，３０７に置く。即ち、１６未処理ビットをレジスタ
３０７に、次の３２ビットをレジスタ３０６に。４８ビットインストラクション
が次に処理される場合、未処理インストラクションデータは残っていないので、
レジスタ３０６，３０７の両方ともインストラクションデータの３２ビットワー
ドと共にロードされる。３２ビットワードのインストラクションデータは６４ビ
ットの未処理インストラクションデータであり、必要な４８ビットインストラク
ションデータよりも大きい。満杯の６４ビットインストラクションデータをロー
ドすることは特に必要ないが、工業上通常使用されている２つの３２ビットワー
ドインストラクションメモリとレジスタを使用できるので有益である。十分な量
の未処理インストラクションデータを維持する他の方法を使用することも、本発
明の技術的事項の使用に当たる。
る方法に基づいてインストラクションメモリバンク３００，３０２からインスト
ラクションデータをロードする。特に、コントロールロジック３０４は、３２ビ
ットのデータワードを偶数メモリバンク３０２と奇数メモリバンク３００の両方
から読み出すことによって、まずトータル６４ビットの未処理インストラクショ
ンデータをインストラクションレジスタ３０６，３０７にロードする。１６ビッ
トのインストラクションが処理される場合には、新たねデータはロードされない
。その訳は、インストラクションレジスタ３０６，３０７はまだ４８ビットの未
処理インストラクションデータを含んでいるからである。３２ビットのインスト
ラクションが処理される場合には、インストラクションレジスタ３０６は３２ビ
ットワードの追加インストラクションと共にロードされる。理由は、４８ビット
より小の未処理インストラクションデータが残っているからである。３２ビット
インストラクションワードをロードし、再び４８ビット未処理インストラクショ
ンデータをレジスタ３０６，３０７に置く。即ち、１６未処理ビットをレジスタ
３０７に、次の３２ビットをレジスタ３０６に。４８ビットインストラクション
が次に処理される場合、未処理インストラクションデータは残っていないので、
レジスタ３０６，３０７の両方ともインストラクションデータの３２ビットワー
ドと共にロードされる。３２ビットワードのインストラクションデータは６４ビ
ットの未処理インストラクションデータであり、必要な４８ビットインストラク
ションデータよりも大きい。満杯の６４ビットインストラクションデータをロー
ドすることは特に必要ないが、工業上通常使用されている２つの３２ビットワー
ドインストラクションメモリとレジスタを使用できるので有益である。十分な量
の未処理インストラクションデータを維持する他の方法を使用することも、本発
明の技術的事項の使用に当たる。
【００４５】 ６４ビットの新たなインストラクションデータがインストラクションレジスタ
３０６，３０７にロードされると、コントロールロジック３０４は更にコントロ
ール信号３２０を使用してローテータ３０８を形成し、以下の１）〜３）に基づ
き入力Ａ，Ｂ，Ｃ，Ｄで受信されたインストラクションデータの次の４８ビット
を出力する。１）インストラクションアドレス空間内のインストラクションロケ
ーション、２）処理されたインストラクションの組、３）以前処理されたインス
トラクション。 特に、ローテータ３０８は、処理されるべきネクスト・ラインの４８ビットのイ
ンストラクションデータの組を、最上位または最左位置におけるそのインストラ
クションのネクスト・イン・ライン・ビットと共に出力するように構成されてい
る。
３０６，３０７にロードされると、コントロールロジック３０４は更にコントロ
ール信号３２０を使用してローテータ３０８を形成し、以下の１）〜３）に基づ
き入力Ａ，Ｂ，Ｃ，Ｄで受信されたインストラクションデータの次の４８ビット
を出力する。１）インストラクションアドレス空間内のインストラクションロケ
ーション、２）処理されたインストラクションの組、３）以前処理されたインス
トラクション。 特に、ローテータ３０８は、処理されるべきネクスト・ラインの４８ビットのイ
ンストラクションデータの組を、最上位または最左位置におけるそのインストラ
クションのネクスト・イン・ライン・ビットと共に出力するように構成されてい
る。
【００４６】 例えば、偶数インストラクションレジスタ３０７のインストラクションデータ
がネクスト・イン・ラインである場合に、インストラクションデータの最初の２
つのワード或いは６４ビットをレジスタ３０６，３０７にロードする際には、ロ
ーテータ３０８の出力は、入力Ａ，Ｂ，Ｃ（ＡＢＣ）にこの順番で受信されたイ
ンストラクションデータから構成される。奇数インストラクションレジスタ３０
６のインストラクションデータがネクスト・イン・ラインである場合には、ロー
テータ３０８は入力Ｃ，Ｄ，Ａ（ＣＤＡ）にこの順番で受信されたインストラク
ションデータを出力するように構成されている。
がネクスト・イン・ラインである場合に、インストラクションデータの最初の２
つのワード或いは６４ビットをレジスタ３０６，３０７にロードする際には、ロ
ーテータ３０８の出力は、入力Ａ，Ｂ，Ｃ（ＡＢＣ）にこの順番で受信されたイ
ンストラクションデータから構成される。奇数インストラクションレジスタ３０
６のインストラクションデータがネクスト・イン・ラインである場合には、ロー
テータ３０８は入力Ｃ，Ｄ，Ａ（ＣＤＡ）にこの順番で受信されたインストラク
ションデータを出力するように構成されている。
【００４７】 インストラクションが処理されると、新しいインストラクションデータが上述
したようにデータレジスタ３０６，３０７にロードされ、ローテータ３０７は処
理された前のインストラクションのサイズに基づいて出力３２４にネクスト・イ
ン・ラインインストラクションデータを出力し続ける。処理された前のインスト
ラクションのサイズは、出力３２４の最初の５ビットのコピーであるヘッダーデ
ータ３２２によって、コントロールロジック３０４に送られる。上述したように
、コントロールロジック３０４へのインストラクション長を特定する所定の方法
は、インストラクション長がインストラクションデータから直接的に決定される
ので、最初の５ビットの使用が好ましい限り、本発明の応用の範囲である。
したようにデータレジスタ３０６，３０７にロードされ、ローテータ３０７は処
理された前のインストラクションのサイズに基づいて出力３２４にネクスト・イ
ン・ラインインストラクションデータを出力し続ける。処理された前のインスト
ラクションのサイズは、出力３２４の最初の５ビットのコピーであるヘッダーデ
ータ３２２によって、コントロールロジック３０４に送られる。上述したように
、コントロールロジック３０４へのインストラクション長を特定する所定の方法
は、インストラクション長がインストラクションデータから直接的に決定される
ので、最初の５ビットの使用が好ましい限り、本発明の応用の範囲である。
【００４８】 本発明の典型的な実施例では、前のインストラクションサイズは、表１にした
がって２ビット状態情報Ｉ１，Ｉ０にコード化されている。
がって２ビット状態情報Ｉ１，Ｉ０にコード化されている。
【００４９】
【表１】
【００５０】 更に、ローデータ３０８の構成は、２つの選択ビットＳ１，Ｓ０によりコント
ロールされていて、この選択ビットは表２のように故どかされてコントロール信
号３２０を形成している。
ロールされていて、この選択ビットは表２のように故どかされてコントロール信
号３２０を形成している。
【００５１】
【表２】
【００５２】 明らかなように、状態Ｓ１，Ｓ０がインクリメントされると、ローテータ３０
８は左に回転し、或いはバレルシフトする。左回転は、各入力グループ（Ａ，Ｂ
，Ｃ，Ｄ）が出力において左にシフトすることを意味する。出力の最左方にいた
入力グループは除去される。出力で以前現れなかった入力グループは、最右方の
位置で次に出力として現れる。
８は左に回転し、或いはバレルシフトする。左回転は、各入力グループ（Ａ，Ｂ
，Ｃ，Ｄ）が出力において左にシフトすることを意味する。出力の最左方にいた
入力グループは除去される。出力で以前現れなかった入力グループは、最右方の
位置で次に出力として現れる。
【００５３】 状態Ｓ１，Ｓ２、従ってローテータ３０８の構成は、種々の長さのインストラ
クションに応答して変化する量によって、更新され或いは回転される。特に、処
理されたインストラクション長を表す値（Ｉ１，Ｉ０）がコントロールビットＳ
１，Ｓ０に加えられ、任意のキャリーアウト値が処分される。即ち Ｓ１（ｔ＋１），Ｓ０（ｔ＋１） ＝ Ｓ１（ｔ），Ｓ０（ｔ）＋Ｉ０，Ｉ１ （１） ブランチ或いはリセット状態においては、値Ｓ１，Ｓ０は特別のインストラク
ションに基づきリセットされ、処理がブランチ或いはリセットされるので、式（
１）は利用されない。ブランチ、リセット或いはストールインストラクション当
業者に周知であり、この処理は本発明に特に関係がないので、これ以上説明しな
い。
クションに応答して変化する量によって、更新され或いは回転される。特に、処
理されたインストラクション長を表す値（Ｉ１，Ｉ０）がコントロールビットＳ
１，Ｓ０に加えられ、任意のキャリーアウト値が処分される。即ち Ｓ１（ｔ＋１），Ｓ０（ｔ＋１） ＝ Ｓ１（ｔ），Ｓ０（ｔ）＋Ｉ０，Ｉ１ （１） ブランチ或いはリセット状態においては、値Ｓ１，Ｓ０は特別のインストラク
ションに基づきリセットされ、処理がブランチ或いはリセットされるので、式（
１）は利用されない。ブランチ、リセット或いはストールインストラクション当
業者に周知であり、この処理は本発明に特に関係がないので、これ以上説明しな
い。
【００５４】 典型的な処理では、ローテータ３０８は出力ＡＢＣから始まり、ビットＳ１，
Ｓ０を００に選択する。１６ビットのインストラクションが受信された場合には
、対応する０１のインストラクション長ビットＩ１，Ｉ０がＳ１，Ｓ０に加えら
れ、０１のＳ１，Ｓ２となり、これはＢＣＤのローテータ３０８からの出力３２
４に対応する。出力ＢＣＤは、最初の１６ビットのインストラクションデータ（
インプットＡ）が処理された後に、ネクスト・イン・ラインのインストラクショ
ンデータとなる。
Ｓ０を００に選択する。１６ビットのインストラクションが受信された場合には
、対応する０１のインストラクション長ビットＩ１，Ｉ０がＳ１，Ｓ０に加えら
れ、０１のＳ１，Ｓ２となり、これはＢＣＤのローテータ３０８からの出力３２
４に対応する。出力ＢＣＤは、最初の１６ビットのインストラクションデータ（
インプットＡ）が処理された後に、ネクスト・イン・ラインのインストラクショ
ンデータとなる。
【００５５】 次のインストラクションが３２ビットのインストラクションである場合には、
１０のインストラクション長Ｉ１，Ｉ０が０１の現在のＳ１，Ｓ０状態に加えら
れて１１となる。その結果として出力はＤＡＢとなり、これは、まだ処理されて
いない次の４８ビットのインストラクションデータに対応する。この４８ビット
のインストラクションデータは、最上位或いは最左方に位置する入力Ｄで受信さ
れたネクスト・イン・ラインインストラクションデータに構成される。以前、入
力Ｂ，Ｃからのインストラクションデータは処理された。前の３２ビットインス
トラクションを処理する間に、新たなデータが上述したインストラクションデー
タロードプロセスに基づいてインストラクションレジスタ３０７にロードされる
。
１０のインストラクション長Ｉ１，Ｉ０が０１の現在のＳ１，Ｓ０状態に加えら
れて１１となる。その結果として出力はＤＡＢとなり、これは、まだ処理されて
いない次の４８ビットのインストラクションデータに対応する。この４８ビット
のインストラクションデータは、最上位或いは最左方に位置する入力Ｄで受信さ
れたネクスト・イン・ラインインストラクションデータに構成される。以前、入
力Ｂ，Ｃからのインストラクションデータは処理された。前の３２ビットインス
トラクションを処理する間に、新たなデータが上述したインストラクションデー
タロードプロセスに基づいてインストラクションレジスタ３０７にロードされる
。
【００５６】 ４８ビットインストラクションが処理される場合には、選択ビットＳ１，Ｓ０
の状態は、１１のインストラクション長Ｉ１，Ｉ０によって増加され、キャリー
アウトを除去して１０のＳ１，Ｓ０となり、ローテータ３０８の出力をＣＤＡと
する。出力ＣＤＡは処理されるべき次の４８ビットのインストラクションデータ
に対応し、ネクスト・イン・ラインビットは最上位位置になる。以前、入力Ｄ，
Ａ，Ｂのインストラクションデータは処理された。新たなインストラクションデ
ータは前のインストラクションを処理している間にレジスタ３０６に読み込まれ
る。関連するインストラクションデータ処理を達成する上述したロジックは、例
としてあげた。インストラクションデータ処理を達成する他のロジックを使用し
てもよいことは明らかであり、本発明の使用の範囲に入る。
の状態は、１１のインストラクション長Ｉ１，Ｉ０によって増加され、キャリー
アウトを除去して１０のＳ１，Ｓ０となり、ローテータ３０８の出力をＣＤＡと
する。出力ＣＤＡは処理されるべき次の４８ビットのインストラクションデータ
に対応し、ネクスト・イン・ラインビットは最上位位置になる。以前、入力Ｄ，
Ａ，Ｂのインストラクションデータは処理された。新たなインストラクションデ
ータは前のインストラクションを処理している間にレジスタ３０６に読み込まれ
る。関連するインストラクションデータ処理を達成する上述したロジックは、例
としてあげた。インストラクションデータ処理を達成する他のロジックを使用し
てもよいことは明らかであり、本発明の使用の範囲に入る。
【００５７】 したがって例示的な実施形態では、制御論理は回転子３０８が制御レジスタ３
０６および３０７から受取った次の４８ビットの命令データを出力し、このとき
処理されることになる次の命令ビットが最左位置に位置しているように設定する
。当業者は、所定の構成では命令データを命令処理ユニット１５８へ送り、これ
により処理されることになる次の組の命令データが識別可能になり、この次の組
のデータにも同じく本発明を使用できることが分かるであろう。
０６および３０７から受取った次の４８ビットの命令データを出力し、このとき
処理されることになる次の命令ビットが最左位置に位置しているように設定する
。当業者は、所定の構成では命令データを命令処理ユニット１５８へ送り、これ
により処理されることになる次の組の命令データが識別可能になり、この次の組
のデータにも同じく本発明を使用できることが分かるであろう。
【００５８】 既に記載したように、次の４８ビットの処理されていない命令データを出力す
ることに加えて、さらに回転子３０８は処理されることになる次の命令の大きさ
を制御論理３０４に示す。とくに、回転子３０８は処理されることになる次の５
ビットの命令データの付加的なコピーを制御論理３０４へ出力する。本発明の好
ましい実施形態では、命令の長さは最初の５ビットの命令によって特定される。
ることに加えて、さらに回転子３０８は処理されることになる次の命令の大きさ
を制御論理３０４に示す。とくに、回転子３０８は処理されることになる次の５
ビットの命令データの付加的なコピーを制御論理３０４へ出力する。本発明の好
ましい実施形態では、命令の長さは最初の５ビットの命令によって特定される。
【００５９】 図８は、本発明の１つの実施形態にしたがって設定されたときのＭＡＣ１２８
のブロックである。右へのシフト部９００は４０ビットの入力を受取って、累算
し、この値を０または１６ビットだけシフトし、この出力はマルチプレクサ９０
１の１つの入力に加えられる。マルチプレクサ９０１の他の入力は、値０ｘ８０
００を受取る。マルチプレクサ９０２は乗算されることになる２つの１６ビット
の値を、命令デコーダ１５８からのサインビットと共に受取り、したがって各入
力ごとに合計で１７ビットを受取ることになる。
のブロックである。右へのシフト部９００は４０ビットの入力を受取って、累算
し、この値を０または１６ビットだけシフトし、この出力はマルチプレクサ９０
１の１つの入力に加えられる。マルチプレクサ９０１の他の入力は、値０ｘ８０
００を受取る。マルチプレクサ９０２は乗算されることになる２つの１６ビット
の値を、命令デコーダ１５８からのサインビットと共に受取り、したがって各入
力ごとに合計で１７ビットを受取ることになる。
【００６０】 マルチプレクサ９０２の出力は左へのシフト部９０４によって受取られ、左へ
のシフト部９０４はこの出力を命令デコーダ１５８によって特定されたように０
、１、２、または３ビットだけシフトする。加算器／減算器９０６はマルチプレ
クサ９０１および左へのシフト部９０４の出力を受取る。加算器／減算器９０６
は命令デコーダ１５８によって命令されたように２つの入力値の加算または減算
を行い、その結果を出力し、この出力は本発明の例示的実施形態ではレジスタバ
ンク入力ポートＰＩ４へ加えられる。
のシフト部９０４はこの出力を命令デコーダ１５８によって特定されたように０
、１、２、または３ビットだけシフトする。加算器／減算器９０６はマルチプレ
クサ９０１および左へのシフト部９０４の出力を受取る。加算器／減算器９０６
は命令デコーダ１５８によって命令されたように２つの入力値の加算または減算
を行い、その結果を出力し、この出力は本発明の例示的実施形態ではレジスタバ
ンク入力ポートＰＩ４へ加えられる。
【００６１】 本発明の実施形態におけるＭＡＣユニット１２８内の１６ビットを右へシフト
するユニット９００は、さらに他のタイプのＭＡＣユニットにも利用できる。と
くに１６ビットを右へシフトするユニット９００を使用すると、２倍精度の演算
をより少ないクロックサイクルで実行することが容易になる。例えば、３２ビッ
トの数値（Ａ）が１６ビットの数値（Ｂ）で乗算される２倍精度の演算を実行す
るには、最初に３２ビットの数値の下位の１６ビット（Ａｌ）が第１のクロック
サイクル中に１６ビットの数値（Ｂ）で乗算されて、レジスタバンク１２０に記
憶されている中間値Ｉを得る。
するユニット９００は、さらに他のタイプのＭＡＣユニットにも利用できる。と
くに１６ビットを右へシフトするユニット９００を使用すると、２倍精度の演算
をより少ないクロックサイクルで実行することが容易になる。例えば、３２ビッ
トの数値（Ａ）が１６ビットの数値（Ｂ）で乗算される２倍精度の演算を実行す
るには、最初に３２ビットの数値の下位の１６ビット（Ａｌ）が第１のクロック
サイクル中に１６ビットの数値（Ｂ）で乗算されて、レジスタバンク１２０に記
憶されている中間値Ｉを得る。
【００６２】 第２のクロックサイクル中に中間値Ｉは１６ビットを右へシフトするユニット
９００へ入力されて、１６ビットだけ右へシフトされる。さらに、１６ビットの
数値（Ｂ）および３２ビットの数値（Ａ）の上位の１６ビット（Ａｈ）が乗算さ
れて、その結果が１６ビットを右へシフトするユニット９００から右へシフトさ
れた中間値Ｉに加算される。したがって２倍精度の乗算は３クロックサイクルで
はなく、２クロックサイクルで実行される。一般的に、多くの２倍精度の演算で
は、１以上の変数を他の変数に関係してシフトすることが必要であり、したがっ
て乗算または累算の一方は２倍精度の演算を実行するのに必要なサイクル数を低
減するので、シフト段階を同じクロックサイクル中に実行することができる。
９００へ入力されて、１６ビットだけ右へシフトされる。さらに、１６ビットの
数値（Ｂ）および３２ビットの数値（Ａ）の上位の１６ビット（Ａｈ）が乗算さ
れて、その結果が１６ビットを右へシフトするユニット９００から右へシフトさ
れた中間値Ｉに加算される。したがって２倍精度の乗算は３クロックサイクルで
はなく、２クロックサイクルで実行される。一般的に、多くの２倍精度の演算で
は、１以上の変数を他の変数に関係してシフトすることが必要であり、したがっ
て乗算または累算の一方は２倍精度の演算を実行するのに必要なサイクル数を低
減するので、シフト段階を同じクロックサイクル中に実行することができる。
【００６３】 一般的に第１の乗算、シフト演算、および第２の演算は各々、１クロックサイ
クルを必要とするので、一般的に３クロックサイクルが必要である。したがって
、シフト回路を使用すると、２倍精度の乗算を実行するのに必要なクロックサイ
クル数が低減する。異なる大きさのオペランドを含む他の２倍精度の演算も右へ
シフトするユニット９００を使用することによって容易になる。 ＩＩ． 命令設定 Ａ．概要 図９は本発明の例示的実施形態において使用される命令階層を示すブロック図
である。ブロック４０２は１６、３２、または４８ビットを含み、ＤＳＰの演算
を制御する可変長の完全な命令を示している。さらに可変長の命令は、ブロック
４０３に示したように、一般命令フラグメントとメモリ移動およびプログラムフ
ロー（ＭＭＰＦ、ｍｅｍｏｒｙ ｍｏｖｅ ａｎｄ ｐｒｏｇｒａｍ ｆｌｏｗ
）命令とを含む命令フラグメントから構成されている。本発明の例示的実施形態
において使用された一般命令フラグメントは、ＭＡＣ８、ＭＡＣ１６、ＡＬＵ８
、ＡＬＵ１６、ＤＭＯＶ２４、およびＤＬ４０の命令フラグメントを含む。ＭＭ
ＰＦ命令フラグメントは、ＯｎｅＭｅｍｌｌＴｗｏＭｅｍ１９、ＴｗｏＭｏｖ１
９、およびＴｈｒｅｅＭｅｍ２４の命令フラグメントを含む。ＭＭＰＦ命令フラ
グメントはブロック４０６に示したＭＭＰＦ命令サブフラグメントから構成され
ている。ＭＭＰＦ命令サブフラグメントはＬＤ（Ａ）、ＬＤ（Ｂ）、ＳＴ（Ａ）
、ＳＴ（Ｂ）、ＬＳ（Ｃ）、ＤＭＯＶＡ、ＤＭＯＶＢ、およびＰＦ８を含む。種
々の完全な命令、命令フラグメント、および命令サブフラグメントは後でより詳
しく記載する。 Ｂ．全体教示 発明の好ましい実施例において、ＤＳＰは１６、３２および４８ビットの長さ
を有する全体教示を使用して制御される。全体教示は１つまたはそれ以上の教示
断片を結合することにより形成される。全体教示は教示メモリ１５２内に連続的
な記憶およびＤＳＰによる処理を許容するように形成される。全体教示のフォー
マットおよび形態は、フォーマットと教示断片の形態とにより後続の以下に記述
される。演算中、ＤＰＳは各クロックサイクル毎に全体教示を処理する。かくし
て、複数の演算が選択された特定の組の教示断片により決定された特定の演算と
ともに、各全体教示の処理中実行され得る。
クルを必要とするので、一般的に３クロックサイクルが必要である。したがって
、シフト回路を使用すると、２倍精度の乗算を実行するのに必要なクロックサイ
クル数が低減する。異なる大きさのオペランドを含む他の２倍精度の演算も右へ
シフトするユニット９００を使用することによって容易になる。 ＩＩ． 命令設定 Ａ．概要 図９は本発明の例示的実施形態において使用される命令階層を示すブロック図
である。ブロック４０２は１６、３２、または４８ビットを含み、ＤＳＰの演算
を制御する可変長の完全な命令を示している。さらに可変長の命令は、ブロック
４０３に示したように、一般命令フラグメントとメモリ移動およびプログラムフ
ロー（ＭＭＰＦ、ｍｅｍｏｒｙ ｍｏｖｅ ａｎｄ ｐｒｏｇｒａｍ ｆｌｏｗ
）命令とを含む命令フラグメントから構成されている。本発明の例示的実施形態
において使用された一般命令フラグメントは、ＭＡＣ８、ＭＡＣ１６、ＡＬＵ８
、ＡＬＵ１６、ＤＭＯＶ２４、およびＤＬ４０の命令フラグメントを含む。ＭＭ
ＰＦ命令フラグメントは、ＯｎｅＭｅｍｌｌＴｗｏＭｅｍ１９、ＴｗｏＭｏｖ１
９、およびＴｈｒｅｅＭｅｍ２４の命令フラグメントを含む。ＭＭＰＦ命令フラ
グメントはブロック４０６に示したＭＭＰＦ命令サブフラグメントから構成され
ている。ＭＭＰＦ命令サブフラグメントはＬＤ（Ａ）、ＬＤ（Ｂ）、ＳＴ（Ａ）
、ＳＴ（Ｂ）、ＬＳ（Ｃ）、ＤＭＯＶＡ、ＤＭＯＶＢ、およびＰＦ８を含む。種
々の完全な命令、命令フラグメント、および命令サブフラグメントは後でより詳
しく記載する。 Ｂ．全体教示 発明の好ましい実施例において、ＤＳＰは１６、３２および４８ビットの長さ
を有する全体教示を使用して制御される。全体教示は１つまたはそれ以上の教示
断片を結合することにより形成される。全体教示は教示メモリ１５２内に連続的
な記憶およびＤＳＰによる処理を許容するように形成される。全体教示のフォー
マットおよび形態は、フォーマットと教示断片の形態とにより後続の以下に記述
される。演算中、ＤＰＳは各クロックサイクル毎に全体教示を処理する。かくし
て、複数の演算が選択された特定の組の教示断片により決定された特定の演算と
ともに、各全体教示の処理中実行され得る。
【００６４】 発明の例示的実施例に使用された３つの全体教示のフォーマットが表３に示さ
れる。
れる。
【表３】
【００６５】 各全体教示のため使用される５ビットヘッダーは全体教示の長さ、および全体
教示の内容としてのいくらかの付加的な情報を示す。発明の例示的実施例に使用
されるヘッダーのフォーマットが表４により提供される。
教示の内容としてのいくらかの付加的な情報を示す。発明の例示的実施例に使用
されるヘッダーのフォーマットが表４により提供される。
【表４】
【００６６】 各全体教示（１６、３２および４８ビット長）は１つまたはそれ以上の教示断
片を含む。表５は発明の例示的実施例において利用可能な教示断片のリストを提
供する。フォーマットと教示断片の演算のより詳細な記述は全体教示の議論の後
に提供される。
片を含む。表５は発明の例示的実施例において利用可能な教示断片のリストを提
供する。フォーマットと教示断片の演算のより詳細な記述は全体教示の議論の後
に提供される。
【表５】
【００６７】 ＊はあるビットパターンを使用してノップされる（ｎｏｐ’ｅｄ）フィールドを
示す。
示す。
【００６８】 表６−８は発明の例示的実施例により４８、３２および１６ビットの全体教示
内に使用される教示断片の種々の組合せを提供する。教示断片の他の組合せが発
明の使用および演算と合致する間、ここに記述された組合せのある特長が以下に
より詳細に議論されるように提出される。加えて、“保持された”特定でない教
示組合せとして示される全体教示の全部または一部が記述された実施例に指定さ
れまたは使用されるが、これらの全体教示組合せの将来の使用が期待される。
内に使用される教示断片の種々の組合せを提供する。教示断片の他の組合せが発
明の使用および演算と合致する間、ここに記述された組合せのある特長が以下に
より詳細に議論されるように提出される。加えて、“保持された”特定でない教
示組合せとして示される全体教示の全部または一部が記述された実施例に指定さ
れまたは使用されるが、これらの全体教示組合せの将来の使用が期待される。
【００６９】 表６はここに記述された発明の例示的実施例により実行したときの１６ビット
全体教示のフォーマットを提供する。全体教示は１１教示ビットにより後続され
る５ビットヘッダーを備えられる。
全体教示のフォーマットを提供する。全体教示は１１教示ビットにより後続され
る５ビットヘッダーを備えられる。
【表６】
【００７０】 注：１６ビットＮＯＰはＭＡＣ８におけるＮＯＰを使用して得られる。
【００７１】 ヘッダービットは教示の型についてのある情報と同様に教示の長さを示す。０
００００のヘッダーについて、最後の重要な３つの末尾ビットが実行されるさら
に特定の演算に使用される。特に、０００の末尾ビットは残り８ビットがＭＡＣ
８教示断片を含むことを示す。００１の末尾ビットは残り８ビットがＡＬＵ８教
示断片を含むことを示す。他の末尾ビットの組合せについては教示が特定されな
い。
００００のヘッダーについて、最後の重要な３つの末尾ビットが実行されるさら
に特定の演算に使用される。特に、０００の末尾ビットは残り８ビットがＭＡＣ
８教示断片を含むことを示す。００１の末尾ビットは残り８ビットがＡＬＵ８教
示断片を含むことを示す。他の末尾ビットの組合せについては教示が特定されな
い。
【００７２】 ００００１のヘッダーについて、残りの１１ビットがＯｎｅＭｅｍ１１教示断
片を含む。ＡＬＵ、ＭＡＣまたは実行されるべきメモリ移動演算を許容する１６
ビット全体教示を提供することにより、最も共通の演算が最も短い全体教示で実
行され得る。最も短い教示が記憶するメモリの最少量を要求するので、１６ビッ
ト全体教示の使用は、記述したように特定の組の演算を実行するに必要な教示メ
モリの量を減少する。かくして、ＤＳＰの全体サイズ、およびそれ故コストおよ
び電力消費が十分に減少される。
片を含む。ＡＬＵ、ＭＡＣまたは実行されるべきメモリ移動演算を許容する１６
ビット全体教示を提供することにより、最も共通の演算が最も短い全体教示で実
行され得る。最も短い教示が記憶するメモリの最少量を要求するので、１６ビッ
ト全体教示の使用は、記述したように特定の組の演算を実行するに必要な教示メ
モリの量を減少する。かくして、ＤＳＰの全体サイズ、およびそれ故コストおよ
び電力消費が十分に減少される。
【００７３】 １６ビット教示は、演算が実行され得るたった１つ、または減少された数のよ
うな状態のときに典型的に使用される。典型的に、ただ１つの演算を指定するに
必要な教示のサイズは、１つの演算を実行するため半ワード、即ち１６ビット教
示の使用により減少され得る。加えて、１６ビット教示は、ＭＡＣ、ＡＬＵ、人
が実行することを予期する演算の殆ど全てを包含するメモリ移動またはプログラ
ムフロー演算のために使用され得る。
うな状態のときに典型的に使用される。典型的に、ただ１つの演算を指定するに
必要な教示のサイズは、１つの演算を実行するため半ワード、即ち１６ビット教
示の使用により減少され得る。加えて、１６ビット教示は、ＭＡＣ、ＡＬＵ、人
が実行することを予期する演算の殆ど全てを包含するメモリ移動またはプログラ
ムフロー演算のために使用され得る。
【００７４】 図７は発明の一実施例により形成されるとき、教示断片組合せおよび３２ビッ
ト全体教示の連合されたフォーマットを示す。
ト全体教示の連合されたフォーマットを示す。
【表７】
【００７５】 上記で注目したように、５つのヘッダービットが、教示断片の特定の組合せと
同様に全体教示の長さを示す。例えば、０００１０のヘッダーはＴｈｒｅｅＭｅ
ｎ２７教示断片を含む残り２７教示ビットを示し、０００１１のヘッダーはＴｗ
ｏＭｅｍ１９教示断片により後続されるＡＬＵ８教示断片を含む残り２７教示ビ
ットを示す。
同様に全体教示の長さを示す。例えば、０００１０のヘッダーはＴｈｒｅｅＭｅ
ｎ２７教示断片を含む残り２７教示ビットを示し、０００１１のヘッダーはＴｗ
ｏＭｅｍ１９教示断片により後続されるＡＬＵ８教示断片を含む残り２７教示ビ
ットを示す。
【００７６】 ０１１１１のヘッダーについて、最少の重要な末尾ビットは教示断片の組合せ
をさらに示す。例えば、０の最少の重要な末尾ビットについて、次の２つの最少
の重要なビットは、残り２４ビットがＤＭＯＶ２４、ＭＡＣ８により後続される
ＡＬＵ１６、またはＡＬＵ８教示断片により後続されるＭＡＣ１６であるか否か
を示す。１の最少の重要な末尾ビットのような他の末尾ビット状態は、保持され
た組合せを指定する。
をさらに示す。例えば、０の最少の重要な末尾ビットについて、次の２つの最少
の重要なビットは、残り２４ビットがＤＭＯＶ２４、ＭＡＣ８により後続される
ＡＬＵ１６、またはＡＬＵ８教示断片により後続されるＭＡＣ１６であるか否か
を示す。１の最少の重要な末尾ビットのような他の末尾ビット状態は、保持され
た組合せを指定する。
【００７７】 ３２ビット教示は同時に演算されるべき最も普通に実行される演算の多くを許
容し、それはパイプライニングを容易にし、また教示サイズを減少する。例えば
、２つの取出し演算およびフィルタリングとしての応用のような多重／累積演算
を実行することが共通である。３２ビット教示は、教示スペースの十分な４８ビ
ットを必要とすることなくパイプラインされた様式において実行されるべき演算
のかかる組を許容する。
容し、それはパイプライニングを容易にし、また教示サイズを減少する。例えば
、２つの取出し演算およびフィルタリングとしての応用のような多重／累積演算
を実行することが共通である。３２ビット教示は、教示スペースの十分な４８ビ
ットを必要とすることなくパイプラインされた様式において実行されるべき演算
のかかる組を許容する。
【００７８】 加えて、３２ビット教示は、また最大の教示サイズの使用なく、プログラムジ
ャンプおよび呼び演算と同様にＭＡＣおよびＡＬＵ演算が同時に実行されること
を許容する。
ャンプおよび呼び演算と同様にＭＡＣおよびＡＬＵ演算が同時に実行されること
を許容する。
【００７９】 表８は発明の一実施例により実行したときの４８ビットの全体教示の組合せお
よびフォーマットを示す。
よびフォーマットを示す。
【表８】
【００８０】 ５つのヘッダ（ｈｅａｄｅｒ）のビットは、特定の命令（ｉｎｓｔｒｕｃｔｉ
ｏｎ）のフラグメント（ｆｒａｇｍｅｎｔｓ）のコンビネーションはもちろん、
命令の長さを特定する。例えば、４３残っている命令のビットを示す００１００
のヘッダのビットは、ＤＭＯＶ２４と、ＭＡＣ８と、ＯｎｅＭｅｍ１１とを具備
する。４３残っているビットを示す１００１１のヘッダのビットは、それぞれ命
令のフラグメントのＡＬＵ１６と、ＭＡＣ８と、ＴｗｏＭｅｍ１９とを具備する
。
ｏｎ）のフラグメント（ｆｒａｇｍｅｎｔｓ）のコンビネーションはもちろん、
命令の長さを特定する。例えば、４３残っている命令のビットを示す００１００
のヘッダのビットは、ＤＭＯＶ２４と、ＭＡＣ８と、ＯｎｅＭｅｍ１１とを具備
する。４３残っているビットを示す１００１１のヘッダのビットは、それぞれ命
令のフラグメントのＡＬＵ１６と、ＭＡＣ８と、ＴｗｏＭｅｍ１９とを具備する
。
【００８１】 １１１１１のヘッダのビットについて、３つのうちで下位の有効な末尾のビッ
トは、さらに、残りの命令のビットに含まれる命令のフラグメントを示す。例え
ば、残り４０の命令のビットを示す末尾０００のビットは、ＭＡＣ１６と、ＤＭ
ＯＶ２４との命令のフラグメントを包含する。残り４０の命令のビットを示す末
尾００１のビットは、ＭＡＣ８と、ＡＬＵ８とＤＭＯＶ２４との命令のフラグメ
ントを包含する。残り４０の命令のビットを示す末尾１１０のビットは、ＤＬ４
０の命令のフラグメントを包含する。
トは、さらに、残りの命令のビットに含まれる命令のフラグメントを示す。例え
ば、残り４０の命令のビットを示す末尾０００のビットは、ＭＡＣ１６と、ＤＭ
ＯＶ２４との命令のフラグメントを包含する。残り４０の命令のビットを示す末
尾００１のビットは、ＭＡＣ８と、ＡＬＵ８とＤＭＯＶ２４との命令のフラグメ
ントを包含する。残り４０の命令のビットを示す末尾１１０のビットは、ＤＬ４
０の命令のフラグメントを包含する。
【００８２】 この命令のフラグメントのコンビネーションは、同時に行われる多数のオペレ
ーションを割り当てる４８ビットのフル（ｆｕｌｌ）の命令を有し、その結果、
連続的に行われる場合よりもより速くなる。例えば、いくつかの４８ビットのフ
ルの命令は、全て同時に行われるように、ＡＬＵオペレーションと、ＭＡＣオペ
レーションと、メモリオペレーションとに割り当てる。このメモリオペレーショ
ンは、ロード（ｌｏａｄ）と、ストア（ｓｔｏｒｅ）と、データの移動のオペレ
ーションとを包含し、直ちに、アクセスされるように複数のメモリの配置を割り
当てる。
ーションを割り当てる４８ビットのフル（ｆｕｌｌ）の命令を有し、その結果、
連続的に行われる場合よりもより速くなる。例えば、いくつかの４８ビットのフ
ルの命令は、全て同時に行われるように、ＡＬＵオペレーションと、ＭＡＣオペ
レーションと、メモリオペレーションとに割り当てる。このメモリオペレーショ
ンは、ロード（ｌｏａｄ）と、ストア（ｓｔｏｒｅ）と、データの移動のオペレ
ーションとを包含し、直ちに、アクセスされるように複数のメモリの配置を割り
当てる。
【００８３】 この４８ビットの命令は、すべてのパイプラインの方式で、ＡＬＵオペレーシ
ョンと、データの取り出しと、プログラムフローオペレーションとでコンビネー
ションを行われるように複数のオペレーションを割り当てる。これは、ＡＬＵ（
シフティング（ｓｈｉｆｔｉｎｇ）のような）オペレーションによって追従され
るＭＡＣオペレーションを行うことによって、しばしば行われるスケーリングオ
ペレーションで組み合わされた場合にフィルタリングのために役に立ち得る。Ｍ
ＡＣとＡＬＵオペレーションを使用する他のアプリケーションは、３つもしくは
、それ以上のデータのストリームの組み合わせを包含する。この４８ビットの命
令、特に、３つのバスの使用での組み合わせにおいて、これらの場合のオペレー
ションのパイプラインを簡易化（ｆａｃｉｌｉｔｉｅｓ）する。
ョンと、データの取り出しと、プログラムフローオペレーションとでコンビネー
ションを行われるように複数のオペレーションを割り当てる。これは、ＡＬＵ（
シフティング（ｓｈｉｆｔｉｎｇ）のような）オペレーションによって追従され
るＭＡＣオペレーションを行うことによって、しばしば行われるスケーリングオ
ペレーションで組み合わされた場合にフィルタリングのために役に立ち得る。Ｍ
ＡＣとＡＬＵオペレーションを使用する他のアプリケーションは、３つもしくは
、それ以上のデータのストリームの組み合わせを包含する。この４８ビットの命
令、特に、３つのバスの使用での組み合わせにおいて、これらの場合のオペレー
ションのパイプラインを簡易化（ｆａｃｉｌｉｔｉｅｓ）する。
【００８４】 これは、効果的に、５つ（ＭＡＣ、ＡＬＵ、ＦＥＴＣＨ１、ＦＥＴＣＨ２、Ｓ
ＴＯＲＥ）のシングル４８ビットのフルの命令で行われ得るオペレーションの数
が増す。ＤＳＰにおいて、一般に、同時に複数の命令を行う能力は、さらに、Ｄ
ＳＰの内部での様々なプロセッシングシステムをカップリングするための複数の
内部バスでのＤＳＰの使用によって高まる。異なるデータのセットは、同時に異
なるバスを使用して移動、並びに、アクセスされ得る。
ＴＯＲＥ）のシングル４８ビットのフルの命令で行われ得るオペレーションの数
が増す。ＤＳＰにおいて、一般に、同時に複数の命令を行う能力は、さらに、Ｄ
ＳＰの内部での様々なプロセッシングシステムをカップリングするための複数の
内部バスでのＤＳＰの使用によって高まる。異なるデータのセットは、同時に異
なるバスを使用して移動、並びに、アクセスされ得る。
【００８５】 行われ得るオペレーションの数の基礎を置く命令の長さを変化させることによ
って、命令のメモリが使用される効率をさらに増す。いくつかの特定のタスクは
、複数のオペレーションが同時に行われ得るピリオド（ｐｅｒｉｏｄ）と、少数
もしくは唯一のオペレーションが行われ得る他のピリオドとを有する。同時に行
われ得るオペレーションの数にしたがって、命令の長さを調節することによって
、命令のメモリの総数は、減らされる。
って、命令のメモリが使用される効率をさらに増す。いくつかの特定のタスクは
、複数のオペレーションが同時に行われ得るピリオド（ｐｅｒｉｏｄ）と、少数
もしくは唯一のオペレーションが行われ得る他のピリオドとを有する。同時に行
われ得るオペレーションの数にしたがって、命令の長さを調節することによって
、命令のメモリの総数は、減らされる。
【００８６】 上述の例の方法をパッキング（ｐａｃｋｉｎｇ）するタイト（ｔｉｇｈｔ）な
命令の使用を組み合わせる場合、要求される命令のメモリは、さらに、減らされ
る。様々な長さの命令、もしくは、タイトにパックされた命令、もしくは、両者
の使用は、これらの特徴を実行するために役に立つサーキット（ｃｉｒｃｕｉｔ
）エリアを作ることによって複数のバスと、マルチアクセス（ｍｕｌｔｉ−ａｃ
ｃｅｓｓ）のレジスタ（ｒｅｇｉｓｔｅｒ）バンクとの使用を容易にする。この
ように、本発明のこれらアスペクトのコンビネーションは、改良された能力と、
改良された効率との利点を同時に有するために相互依存的に結合する。 Ｃ．命令のフラグメント 上に記述されたように、フルの命令は、予め定められた方法で、１つ、もしく
は、一まとめにされた命令のフラグメントのセットを具備する。本発明の実施の
形態の一例に役に立つ命令のフラグメントのセットが、表５に示されている。命
令のフラグメントと、コンビネーションとは、結合されるように共に行われる最
も適当なオペレーションのセットを割り当てるようにデザインされる発明の実施
の形態の一例を有するフルの命令を使用するのに役に立たせるので、与えられた
オペレーションを行うために命令のメモリに必要なものの総数が、減らされる。
オペレーションのディスカッションと、様々な命令のフラグメントのフォーマッ
トとは、本発明の次に示す実施の形態の一例を使用された。 Ｃ．１、命令のフラグメントのノメンクラチャ（Ｎｏｍｅｎｃｌａｔｕｒｅ） 命令のフラグメントとサブのフラグメントの次のディスカッションを通して、
次のアブレビエーション（ａｂｂｒｅｖｉａｔｉｏｎｓ）は、下の表９と１０と
で記載された記憶を参照して使用される。加えて、本発明の実施の形態の一例で
使用される特定のビットコード（マッピング）は、左に示される。
命令の使用を組み合わせる場合、要求される命令のメモリは、さらに、減らされ
る。様々な長さの命令、もしくは、タイトにパックされた命令、もしくは、両者
の使用は、これらの特徴を実行するために役に立つサーキット（ｃｉｒｃｕｉｔ
）エリアを作ることによって複数のバスと、マルチアクセス（ｍｕｌｔｉ−ａｃ
ｃｅｓｓ）のレジスタ（ｒｅｇｉｓｔｅｒ）バンクとの使用を容易にする。この
ように、本発明のこれらアスペクトのコンビネーションは、改良された能力と、
改良された効率との利点を同時に有するために相互依存的に結合する。 Ｃ．命令のフラグメント 上に記述されたように、フルの命令は、予め定められた方法で、１つ、もしく
は、一まとめにされた命令のフラグメントのセットを具備する。本発明の実施の
形態の一例に役に立つ命令のフラグメントのセットが、表５に示されている。命
令のフラグメントと、コンビネーションとは、結合されるように共に行われる最
も適当なオペレーションのセットを割り当てるようにデザインされる発明の実施
の形態の一例を有するフルの命令を使用するのに役に立たせるので、与えられた
オペレーションを行うために命令のメモリに必要なものの総数が、減らされる。
オペレーションのディスカッションと、様々な命令のフラグメントのフォーマッ
トとは、本発明の次に示す実施の形態の一例を使用された。 Ｃ．１、命令のフラグメントのノメンクラチャ（Ｎｏｍｅｎｃｌａｔｕｒｅ） 命令のフラグメントとサブのフラグメントの次のディスカッションを通して、
次のアブレビエーション（ａｂｂｒｅｖｉａｔｉｏｎｓ）は、下の表９と１０と
で記載された記憶を参照して使用される。加えて、本発明の実施の形態の一例で
使用される特定のビットコード（マッピング）は、左に示される。
【表９】
【００８７】 注：Ｌ３は条件をもたない。
【００８８】 表９．インストラクション・フラグメント・ノメンクレチャ（ｉｎｓｔｒｕｃ
ｔｉｏｎ ｆｒａｇｍｅｎｔ ｎｏｍｅｎｃｌａｔｕｒｅ）及びコード
ｔｉｏｎ ｆｒａｇｍｅｎｔ ｎｏｍｅｎｃｌａｔｕｒｅ）及びコード
【表１０】
【００８９】 全レジスタから成るｒｅｇＡは、Ａメモリからロード／Ａメモリに格納され得
る。
る。
【００９０】 全レジスタから成るｒｅｇＢは、Ｂメモリからロード／Ｂメモリに格納され得
る。
る。
【００９１】 全レジスタから成るｒｅｇＣは、Ｃメモリからロード／Ｃメモリに格納され得
る。
る。
【００９２】 表１０．インストラクション・フラグメント・ノメンクレチャー及びコード Ｃ．２インストラクション・フラグメント（ｉｎｓｔｒｕｃｔｉｏｎ ｆｒａ
ｇｍｅｎｔ：命令・断片）の記載 インストラクション・フラグメンツのセットは、ＭＡＣインストラクション
・フラグメンツの２つのタイプ、即ちＭＡＣ８及びＭＡＣ１６を含んでいる。こ
のＭＡＣ８インストラクション・フラグメンツは、アキュムレータＬ０又はＬ１
の中に格納されたその結果を伴う符号付き−符号なし及び、符号付き−符号付き
のマルチタイプをサポートしている。
ｇｍｅｎｔ：命令・断片）の記載 インストラクション・フラグメンツのセットは、ＭＡＣインストラクション
・フラグメンツの２つのタイプ、即ちＭＡＣ８及びＭＡＣ１６を含んでいる。こ
のＭＡＣ８インストラクション・フラグメンツは、アキュムレータＬ０又はＬ１
の中に格納されたその結果を伴う符号付き−符号なし及び、符号付き−符号付き
のマルチタイプをサポートしている。
【００９３】 そのＭＡＣ８インストラクション・フラグメンツは、４８ビット・インストラ
ンションの代わりに３２ビット・インストランションにエンコードされるべき、
１つの１６ビットフル・インストラクションの使用や、ＭＡＣ演算が求める多数
のパラレル・インストラクションの組み合わせによる１つのＭＡＣ演算を許容す
ることで、インストラクションＲＡＭをセーブ（ｓａｖｅ）する。
ンションの代わりに３２ビット・インストランションにエンコードされるべき、
１つの１６ビットフル・インストラクションの使用や、ＭＡＣ演算が求める多数
のパラレル・インストラクションの組み合わせによる１つのＭＡＣ演算を許容す
ることで、インストラクションＲＡＭをセーブ（ｓａｖｅ）する。
【００９４】 通常、１つのＭＡＣ８インストラクションによって実行される処理は、次の式
に 従う。
に 従う。
【式１】
【００９５】 式（２）に示す如く、ＭＡＣ８インストラクション・フラグメンツは、レジス
タＲ０，Ｒ２，Ｒ４及びＲ６と、レジスタＲ０，Ｒ１，Ｒ３及びＲ５の生成内容
が加算された、レジスタＬ０又はＬ１の内容を許容するか、または各レジスタの
生成内容の直接的なセットを許容する。また、符号付き−符号なしの多項式が明
記され得る。ＭＡＣ演算が１つのＭＡＣ８インストラクションを用いて実行され
得るためのレジスタ数の制限によれば、インストラクションの長さは８ビットに
維持され得る。そして、インストラクション・フラグメンツの長さは、更に短い
８ビットを用いて実行されるべきＭＡＣ演算を許容する。
タＲ０，Ｒ２，Ｒ４及びＲ６と、レジスタＲ０，Ｒ１，Ｒ３及びＲ５の生成内容
が加算された、レジスタＬ０又はＬ１の内容を許容するか、または各レジスタの
生成内容の直接的なセットを許容する。また、符号付き−符号なしの多項式が明
記され得る。ＭＡＣ演算が１つのＭＡＣ８インストラクションを用いて実行され
得るためのレジスタ数の制限によれば、インストラクションの長さは８ビットに
維持され得る。そして、インストラクション・フラグメンツの長さは、更に短い
８ビットを用いて実行されるべきＭＡＣ演算を許容する。
【００９６】 ＭＡＣ８演算（ｉｎｓｔｒｕｃｔｉｏｎ）によって実行される、この特別なオ
ペレーションは、表１１に示すように、演算を構成する８ビットの値によって指
定されている。
ペレーションは、表１１に示すように、演算を構成する８ビットの値によって指
定されている。
【表１１】
【００９７】 表１１ ＭＡＣ８ インストラクションフラグメントフォーマット＞ ＳＵ／ＳＳは、符号付きまたは符号なし乗算を指定する。ＭＡＣ８インストラ
クションフラグメント（ｉｎｓｔｒｕｃｔｕｏｎ ｆｒａｇｍｅｎｔ）内の様々
な指示のためのコードは、表１２に列挙されている。
クションフラグメント（ｉｎｓｔｒｕｃｔｕｏｎ ｆｒａｇｍｅｎｔ）内の様々
な指示のためのコードは、表１２に列挙されている。
【表１２】
【００９８】 表１２ ＭＡＣ８ インストラクションフラグメントコード＞ このように、０ｘ９９というＭＡＣ８演算により、レジスタＲ０とＲ３との符
号のない積と、レジスタＬ０の内容（値）との和はレジスタＬ０中に配置（記憶
）される。
号のない積と、レジスタＬ０の内容（値）との和はレジスタＬ０中に配置（記憶
）される。
【００９９】 ＭＡＣ１６インストラクションフラグメントは、多重に蓄積された演算におい
て用いられている割り当てられた付加的なレジスターによって、付加的な順応性
（ｆｌｅｘｉｂｉｌｉｔｙ）を提供している。式（３）は、ＭＡＣ１６インスト
ラクションフラグメントを用いて実行可能な演算を示している。
て用いられている割り当てられた付加的なレジスターによって、付加的な順応性
（ｆｌｅｘｉｂｉｌｉｔｙ）を提供している。式（３）は、ＭＡＣ１６インスト
ラクションフラグメントを用いて実行可能な演算を示している。
【式２】
【０１００】 アキュムレーターの組合わせの全てが乗算・累算演算で使えるわけではないが
、たとえば、あらゆるアキュムレーター（Ｌ０−Ｌ３）が、あて先として使用さ
れることができる。ＣＰＳフィールドは、双対プロセッサが並列に特別なオペレ
ーションを実行するべき信号を送信する。このＭＡＣ１６演算による特別なオペ
レーションは、表１３に示されている命令を構成する１６ビットの値によって指
定されている。
、たとえば、あらゆるアキュムレーター（Ｌ０−Ｌ３）が、あて先として使用さ
れることができる。ＣＰＳフィールドは、双対プロセッサが並列に特別なオペレ
ーションを実行するべき信号を送信する。このＭＡＣ１６演算による特別なオペ
レーションは、表１３に示されている命令を構成する１６ビットの値によって指
定されている。
【表１３】
【０１０１】 表１３ ＭＡＣ１６ インストラクションフラグメントフォーマット＞ ＭＡＣ１６インストラクションフラグメント内の様々なオペレーションを指定
するための複数のコードは、表１４に列挙されている。
するための複数のコードは、表１４に列挙されている。
【０１０２】
【表１４】
【０１０３】 ＭＡＣ１６指示フラグメントは、アップの左シフトが３になることを可能とし、
該シフトの後で発生する丸めを伴って、ストレート乗算（蓄積なし）の間にまる
め動作を実行する。蓄積が実行されるとき、加算されるべきアキュムレータは符
号付き−符号付掛け算と並行して１６だけシフトダウンされることができる。Ｃ
ＰＳビットは、ＭＡＣ中で使用されるデータが協調プロセッサーに送られるべき
ことを表示するための協調プロセッサー・ストロー部である。
該シフトの後で発生する丸めを伴って、ストレート乗算（蓄積なし）の間にまる
め動作を実行する。蓄積が実行されるとき、加算されるべきアキュムレータは符
号付き−符号付掛け算と並行して１６だけシフトダウンされることができる。Ｃ
ＰＳビットは、ＭＡＣ中で使用されるデータが協調プロセッサーに送られるべき
ことを表示するための協調プロセッサー・ストロー部である。
【０１０４】 ＭＡＣ８指示フラグメントがＭＡＣ１６により実行される得る１組のサブセッ
トの動作を実行することが留意されねばならない。ＭＡＣ８のために選択された
特別の組の指示はＭＡＣ１６指示フラグメントを使用して実行され得る動作のセ
ット外で最も共通して実行される。これは、ＭＡＣ動作の多数がＭＡＣ８指示フ
ラグメントを使用して実行されることを可能とすることにより、プログラムメモ
リをセーブする。
トの動作を実行することが留意されねばならない。ＭＡＣ８のために選択された
特別の組の指示はＭＡＣ１６指示フラグメントを使用して実行され得る動作のセ
ット外で最も共通して実行される。これは、ＭＡＣ動作の多数がＭＡＣ８指示フ
ラグメントを使用して実行されることを可能とすることにより、プログラムメモ
リをセーブする。
【０１０５】 ８ビットＡＬＵ８指示フラグメントは、ＭＡＣ動作（ＭＡＣ８とＭＡＣ１６）
と最も共通して並行にされるＡＬＵ動作を有している。全てのＡＬＵ８シフト動
作は、 指示符号化ビットをセーブするために内部シフトレジスタ（ＳＲ）レジスタを使
用する数学的シフトである。ＡＬＵ８指示フラグメントを使用して実行される動
作が表１５に示される。
と最も共通して並行にされるＡＬＵ動作を有している。全てのＡＬＵ８シフト動
作は、 指示符号化ビットをセーブするために内部シフトレジスタ（ＳＲ）レジスタを使
用する数学的シフトである。ＡＬＵ８指示フラグメントを使用して実行される動
作が表１５に示される。
【表１５】
【０１０６】 ＡＬＵ８指示フラグメントにより実行される特別の動作は、表１６に示される
指示フラグメントを作成する８ビットの値により特定される。
指示フラグメントを作成する８ビットの値により特定される。
【表１６】
【０１０７】 ＡＬＵ８指示フラグメントを使用して実行される動作を特定するために使用さ
れる特別のコードが、表１７に示される。
れる特別のコードが、表１７に示される。
【表１７】
【０１０８】 ＡＬＵ１６指示フラグメントは、数学的及び論理的シフトの両者でよい。ＡＬＵ
１６指示フラグメントにより実行される特別の動作が表１８に示される。 表記＜＜は、数学的シフトを意味するが、＜＜＜は論理的シフトを意味する。
１６指示フラグメントにより実行される特別の動作が表１８に示される。 表記＜＜は、数学的シフトを意味するが、＜＜＜は論理的シフトを意味する。
【表１８】
【０１０９】 ＡＬＵ１６指示フラグメントのフォーマットは、表１９に示される。
【表１９】
【０１１０】 ＡＬＵ１６指示フラグメントにより実行される特別の動作は、表２０に示され
た指示フラグメントを作成するビットの値により特定される。
た指示フラグメントを作成するビットの値により特定される。
【表２０】
【０１１１】 ＤＭＯＶ１６指示フラグメントは、異なるデータ移動、表２１に示されるデー
タインポートとデータアウトポート、を実行するための１６ビット指示フラグメ
ントである。
タインポートとデータアウトポート、を実行するための１６ビット指示フラグメ
ントである。
【表２１】
【０１１２】 ＤＭＯＶ１６指示フラグメントを使用可能な動作わ実行するために使用される
フォーマットとコードは、表２２に示される。
フォーマットとコードは、表２２に示される。
【表２２】
【０１１３】 指示ＯＵＴＰＯＲＴＡ（ｐｏｒｔ−ａｄｄｒ）はＡｂｕｓ上の値を読み、そし
てそれを指定されたポートに出力する。同時にメモリＡからの値を読むことによ
り、この指示は、メモリＡから該ポートへ直接に値を送るために使用されること
が出来る。
てそれを指定されたポートに出力する。同時にメモリＡからの値を読むことによ
り、この指示は、メモリＡから該ポートへ直接に値を送るために使用されること
が出来る。
【０１１４】 ＤＭＯＶ２４指示フラグメントは、表２３に示される異なるロード／ストアー
・レジスタダイレクト、又はロード・レジスタ即時動作を実行するための２４ビ
ット指示フラグメントである。
・レジスタダイレクト、又はロード・レジスタ即時動作を実行するための２４ビ
ット指示フラグメントである。
【表２３】
【０１１５】 表２３４は、本発明の例示的な実施態様に従って、ＤＭＯＶ２４指示フラグメ
ントを使用可能な種種の動作を実行するために使用されるフォーマットと行く坂
の符号を提供する。
ントを使用可能な種種の動作を実行するために使用されるフォーマットと行く坂
の符号を提供する。
【表２４】
【０１１６】 他の指示フラグメントと同様にＤＭＯＶ２４に関して、幾つかの動作は二度符
号化されることが留意されねばならない。例えば、列（ｉ）と（ｊ）に特定され
たフォーマットは、同じ動作を符号化する。一つは即時バスＩｍ１の使用わ特定
し、他は即時バスＩｍ２の使用を特定する。二度の符号化は、指示フラグメント
が他の指示フラグメントのより大きい多様性と結合されることを許容し、これは
同様に即時バス１又は即時バス２の使用を要求する。
号化されることが留意されねばならない。例えば、列（ｉ）と（ｊ）に特定され
たフォーマットは、同じ動作を符号化する。一つは即時バスＩｍ１の使用わ特定
し、他は即時バスＩｍ２の使用を特定する。二度の符号化は、指示フラグメント
が他の指示フラグメントのより大きい多様性と結合されることを許容し、これは
同様に即時バス１又は即時バス２の使用を要求する。
【０１１７】 ４０ビット・デュアル・ロード指示フラグメント（ＤＬ４０）は、即時ロード
又はアドレスロード動作を実行するための４０ビット指示フラグメントである。
本発明の例示的な実施態様において実行される特別の動作が表２５に示される。
又はアドレスロード動作を実行するための４０ビット指示フラグメントである。
本発明の例示的な実施態様において実行される特別の動作が表２５に示される。
【表２５】
【０１１８】 各動作のためのＤＬ４０指示フラグメントのフォーマットは、表２６に提供さ
れる。
れる。
【表２６】
【０１１９】 表５にまた示されるように、メモリ移動及びプログラムフロー支持フラグメン
トの４つのタイプが、本発明の例示的な実施態様中に提起される。そのリストは
表２７に提供される。
トの４つのタイプが、本発明の例示的な実施態様中に提起される。そのリストは
表２７に提供される。
【表２７】
【０１２０】 各メモリ移動とプログラムフロー指示（ＭＭＰＦ）フラグメントは、表２８に
リストされた１組のＭＭＰＦサブフラグメントを具備する。
リストされた１組のＭＭＰＦサブフラグメントを具備する。
【表２８】
【０１２１】 ＭＭＰＦ指示フラグメントのフォーマットと動作は、まず議論され、ＭＭＰＦ
サブフラグメントのフォーマットと動作のより詳細な議論が続いて行われた。
サブフラグメントのフォーマットと動作のより詳細な議論が続いて行われた。
【０１２２】 ＯｎｅＭｅｍ１１ ＭＭＰＦ指示フラグメントは、単一のメモリロードと格納
動作、データ移動動作、及びプログラムフロー動作を実行するために使用される
。ここに提供された例示的な実施態様において、８つの異なる動作は、表２９に
示される１１のビットフラグメントの最初の３つのビットにより表示された特別
の動作をもつて、ＯｎｅＭｅｍ１１ ＭＭＰＦ指示フラグメントを使用して実行
される。それはＯｎｅＭｅｍ１１データ移動指示フラグメントを使用して実行さ
れることができる動作をリストする。
動作、データ移動動作、及びプログラムフロー動作を実行するために使用される
。ここに提供された例示的な実施態様において、８つの異なる動作は、表２９に
示される１１のビットフラグメントの最初の３つのビットにより表示された特別
の動作をもつて、ＯｎｅＭｅｍ１１ ＭＭＰＦ指示フラグメントを使用して実行
される。それはＯｎｅＭｅｍ１１データ移動指示フラグメントを使用して実行さ
れることができる動作をリストする。
【表２９】
【０１２３】 ＴｗｏＭｅｍ１９ ＭＭＰＦ指示フラグメントは、１９ビット指示フラグメン
トであり、それはメモリロードと格納動作の８つの異なる結合が、表３０に示さ
れたように実行されることを可能とする。
トであり、それはメモリロードと格納動作の８つの異なる結合が、表３０に示さ
れたように実行されることを可能とする。
【表３０】
【０１２４】 ＴｗｏＭｏｖ１９ もＭＭＰＦ指示フラグメントは、１９ビット指示フラグメ
ントであり、それは表３１に示されるデータ移動動作と一緒にメモリロードと格
納動作の８つの異なる結合を可能とする。
ントであり、それは表３１に示されるデータ移動動作と一緒にメモリロードと格
納動作の８つの異なる結合を可能とする。
【表３１】
【０１２５】 ＴｈｒｅｅＭｅｍ２７ＭＭＰＦ指示フラグメントは、２７ビット指示フラグメ
ントであり、それは、メモリロード、メモリ格納、及び表３２に示されるように
実行されるべきデータ動作の８つの異なる結合を可能とする。
ントであり、それは、メモリロード、メモリ格納、及び表３２に示されるように
実行されるべきデータ動作の８つの異なる結合を可能とする。
【表３２】
【０１２６】 式（４）は、ＬＤ（Ａ）指示サブフラグメントにより実行される動作を提供す
る。
る。
【式３】 表３３は、本発明の例示的な実施態様に従ってＬＤ（Ａ）指示サブフラグメン
トのフォーマットを提供する。
トのフォーマットを提供する。
【表３３】
【０１２７】 式（５）は、ＬＤ（ｂ）指示サブフラグメントにより実行される動作を滞京す
る。
る。
【式４】
【０１２８】 表３４は、本発明の例示的な実施態様に従うＬＤ（Ｂ）指示サブフラグメント
のフォーマットを提供する。
のフォーマットを提供する。
【表３４】
【０１２９】 式（６）は、ＳＴ（Ａ）指示サブフラグメントにより実行される動作を提供す
る。
る。
【式５】
【０１３０】 表３５は、本発明の例示的な実施態様に従うＳＴ（Ａ）指示サブフラグメント
のフォーマットを提供する。
のフォーマットを提供する。
【表３５】
【０１３１】 式（７）は、ＳＴ（ｂ）指示サブフラグメントにより実行される動作を滞京す
る。
る。
【式６】
【０１３２】 表３６は、本発明の例示的な実施態様に従うＳＴ（Ｂ）指示サブフラグメント
のフォーマットを提供する。
のフォーマットを提供する。
【表３６】
【０１３３】 表３７は、ＤＭＯＶＡ指示サブフラグメントにより実行される動作をリストす
る。
る。
【表３７】
【０１３４】 表３８は、本発明の例示的な実施態様に従うＤＭＯＶＡ指示サブフラグメント
のフォーマットを提供する。
のフォーマットを提供する。
【表３８】
【０１３５】 このように、一つ以上の指示サブフラグメントを有することができるＭＭＰＦ
指示フラグメントを提供することにより、全べての指示を使用して実行されるこ
とができる動作の数は、さらに高められる。例えば、全ての指示は、３つのメモ
リ移動とプログラムフロー動作に至る組と一緒に実行されるべき数学的及びＭＡ
Ｃ動作を引き起こすことができる。一つの指示を使用してこの多くの動作を実行
する能力は、さらに与えられた動作を実行するために必要な指示の全ぶの数を減
じ、それ故にＤＳＰに要求される全指示メモリを減少する。指示メモリを減じる
ことは、ダイサイズを減じ、それゆえにＤＳＰのコストと電力消費を減少する。
それは、幅広い種種の応用のためにより適しているＤＳＰは移動無線電話を含む
。
指示フラグメントを提供することにより、全べての指示を使用して実行されるこ
とができる動作の数は、さらに高められる。例えば、全ての指示は、３つのメモ
リ移動とプログラムフロー動作に至る組と一緒に実行されるべき数学的及びＭＡ
Ｃ動作を引き起こすことができる。一つの指示を使用してこの多くの動作を実行
する能力は、さらに与えられた動作を実行するために必要な指示の全ぶの数を減
じ、それ故にＤＳＰに要求される全指示メモリを減少する。指示メモリを減じる
ことは、ダイサイズを減じ、それゆえにＤＳＰのコストと電力消費を減少する。
それは、幅広い種種の応用のためにより適しているＤＳＰは移動無線電話を含む
。
【０１３６】 このように、高度に並行な種種の長さの指示セットを使用してＤＳＰを制御す
るためのシステムと方法が説明された。好ましい実施態様についての前の説明は
、当業者が本発明をつくり使用することを可能とする。それらの実施態様への種
々の変更は当業者に容易であり、ここに明記された一般的な原理は発明能力を使
用することなく他の実施態様に適用されることができる。例えば、該しシステム
と方法はＤＳＰの文脈において開示されたが、種々の観点が一般のコンピュータ
システムと装置に適用可能である。
るためのシステムと方法が説明された。好ましい実施態様についての前の説明は
、当業者が本発明をつくり使用することを可能とする。それらの実施態様への種
々の変更は当業者に容易であり、ここに明記された一般的な原理は発明能力を使
用することなく他の実施態様に適用されることができる。例えば、該しシステム
と方法はＤＳＰの文脈において開示されたが、種々の観点が一般のコンピュータ
システムと装置に適用可能である。
【０１３７】 好ましい実施態様を参照することにより、本発明を説明したが、質問にある実
施態様は単に例示的なものであり、適当な知識と技術を有するものには種々の変
形がクレームに記載された本願発明の範囲と精神とその均等物から離れることな
くなされることができる。
施態様は単に例示的なものであり、適当な知識と技術を有するものには種々の変
形がクレームに記載された本願発明の範囲と精神とその均等物から離れることな
くなされることができる。
【図１】 図１は従来技術に従って形成されたデジタル信号プロセッサのブロックダイア
グラムである。
グラムである。
【図２】 図２は本発明を具体化するデジタル信号プロセッサのブロックダイアグラムで
ある。
ある。
【図３】 図３は入力ポートとレジスタバンクのレジスタとの間の接続のブロックダイア
グラムである。
グラムである。
【図４】 図４はレジスタとレジスタバンクの出力ポートとの間の接続のブロックダイア
グラムである。
グラムである。
【図５】 図５は本発明の具体例に従ってメモリ領域に記憶された一組の可変長命令のダ
イアグラムである。
イアグラムである。
【図６】 図６は命令フェッチユニットの動作を示すフローチャートである。
【図７】 図７は本発明の具体例に従って形成された命令フェッチユニットのブロックダ
イアグラムである。
イアグラムである。
【図８】 図８は本発明の具体例に従って形成されたＭＡＣユニットのブロックダイアグ
ラムである。
ラムである。
【図９】 図９は本発明の具体例に使用される命令階層のブロックダイアグラムである。
６…チップメモリ、１０…データメモリ、１１…データインタフェイス、１３
…指示インターフェイス、
…指示インターフェイス、
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０９／０４４，０８９ (32)優先日 平成10年３月18日(1998．3．18) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／０４４，１０４ (32)優先日 平成10年３月18日(1998．3．18) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／０４４，０８６ (32)優先日 平成10年３月18日(1998．3．18) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／０４４，１０８ (32)優先日 平成10年３月18日(1998．3．18) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，Ｇ Ｈ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ゾウ、キジェン アメリカ合衆国 カリフォルニア州 92126 サン・ディエゴ、ウエストビュ ー・パークウェイ 11507 (72)発明者 ジャ、サンジャイ・ケー アメリカ合衆国 カリフォルニア州 92126 サン・ディエゴ、シーン・テイラ ー・レーン 7415 (72)発明者 カン、イニュップ アメリカ合衆国 カリフォルニア州 92122 サン・ディエゴ、トスカーナ・ウ ェイ・ナンバー326、5386 (72)発明者 リン、ジアン アメリカ合衆国 カリフォルニア州 92126 サン・ディエゴ、スキーリング・ アベニュー 7164 (72)発明者 モティワラ、カイード アメリカ合衆国 カリフォルニア州 92122 サン・ディエゴ、パルミラ・ドラ イブ・ナンバー5329、7665 (72)発明者 ジョン、ディープ アメリカ合衆国 カリフォルニア州 92037 ラ・ジョラ、レジェンツ・ロード 9232、アパートメント・イー (72)発明者 ジャン、リー アメリカ合衆国 カリフォルニア州 92126 サン・ディエゴ、カミノ・ルイ ズ・ナンバー１，10162 (72)発明者 ジャン、ハイタオ アメリカ合衆国 カリフォルニア州 92037 ラ・ジョラ、ミラマー・ストリー ト 3765ビー (72)発明者 リー、ウェイ−シン アメリカ合衆国 カリフォルニア州 92129 サン・ディエゴ、フォウカウド・ ウェイ 6555 (72)発明者 サカマキ、チャールズ・イー アメリカ合衆国 カリフォルニア州 92126 サン・ディエゴ、アクエリアス・ ドライブ 8771 (72)発明者 カンタック、プラシャント・エー アメリカ合衆国 カリフォルニア州 92037 ラ・ジョラ、ビラ・ラ・ジョラ・ ドライブ 8524 Ｆターム(参考） 5B013 AA01 AA16 DD02 5B033 BA00 BE06 DD09
Claims (84)
- 【請求項１】 可変数の命令フラグメントを含む可変長命令に応答してデジ
タル信号処理を実行するデジタル信号プロセッサにおいて、 命令データが可変長命令を含み、少なくとも１つの最大長の完全な命令にとっ
て十分な命令データをフェッチする命令フェッチユニットと 前記命令をデコードして、制御信号を発生する命令デコーダと、 処理すべきデータを記憶するレジスタバンクと、 第１のデータを記憶する第１のメモリバンクと、 第２のデータを記憶する第２のメモリバンクと、 第３のデータを記憶する第３のメモリバンクと、 前記第１のデータを前記レジスタバンク中の第１のレジスタに読み込む第１の
データバスと、 前記第２のデータを前記レジスタバンク中の第２のレジスタに読み込む第２の
データバスと、 前記第１および第２のレジスタ中の処理すべきデータを処理し、結果を前記レ
ジスタバンク中の第３のレジスタに書き込む第１の処理ユニットと、 前記結果を前記第３のレジスタから前記第３のメモリに書き込む第３のデータ
バスとを具備するデジタル信号プロセッサ。 - 【請求項２】 前記結果を処理することによりさらに処理された結果を発生
し、前記結果を前記レジスタバンク中の第４のレジスタに記憶させる第２の処理
ユニットをさらに具備し、前記第３のデータバスは前記さらに処理された結果を
前記第４のレジスタから前記第３のメモリにさらに書き込む請求項１記載のデジ
タル信号プロセッサ。 - 【請求項３】 前記第３のデータバスは前記第１のデータバスおよび前記第
２のデータバスより幅が広い請求項１記載のデジタル信号プロセッサ。 - 【請求項４】 前記レジスタバンク中の第１組のレジスタは前記第１の処理
ユニットおよび前記第２の処理ユニットの両方に書き込むことができ、前記レジ
スタバンク中の第２組のレジスタは前記第１の処理ユニットまたは前記第２の処
理ユニットの組のうちの１つに書き込むことができる請求項２記載のデジタル信
号プロセッサ。 - 【請求項５】 前記レジスタバンク中の第１組のレジスタは前記第１の処理
ユニットおよび前記第２の処理ユニットの両方から読み出すことができ、前記レ
ジスタバンク中の第２組のレジスタは前記第１の処理ユニットまたは前記第２の
処理ユニットの組のうちの１つから読み出すことができる請求項２記載のデジタ
ル信号プロセッサ。 - 【請求項６】 デジタル信号には１組の命令が含まれ、命令データに応答し
てデジタル信号を処理するデジタル信号プロセッサにおいて、 第１のメモリとレジスタバンクとの間でデータを読み出しおよび書き込む第１
のデータバスと、 第２のメモリと前記レジスタバンクとの間でデータを読み出しおよび書き込む
第２のデータバスと、 第３のメモリと前記レジスタバンクとの間でデータを読み出しおよび書き込む
第３のデータバスとを具備し、 前記第１のデータバス、前記第２のデータバス、前記第３のデータバスは同時
に動作するデジタル信号プロセッサ。 - 【請求項７】 前記レジスタバンク中に記憶されているデータを処理する処
理ユニットをさらに具備する請求項６記載のデジタル信号プロセッサ。 - 【請求項８】 １組の演算を要求する可変長の命令をフェッチする命令フェ
ッチユニットと、 前記可変長の命令をデコードし、前記１組の演算を実行させる命令デコーダと
をさらに具備する請求項６記載のデジタル信号プロセッサ。 - 【請求項９】 前記第１の処理ユニットと同時に前記レジスタバンク中のデ
ータを処理する第２の処理ユニットをさらに具備する請求項６記載のデジタル信
号プロセッサ。 - 【請求項１０】 第１のデータバスを通して第１のデータ値を受け取り、 第２のデータバスを通して第２のデータ値を受け取り、 前記第１のデータ値と前記第２のデータ値を使用して結果を発生し、 第３のデータバスを通して前記結果をメモリに書き込むステップを含むデータ
を処理する方法。 - 【請求項１１】 前記第３のデータバスは前記第１のデータバスよりも幅が
広い請求項１０記載の方法。 - 【請求項１２】 前記第３のバスは前記第１のバスよりも幅が広い請求項１
０記載の方法。 - 【請求項１３】 第１のレジスタ中に前記第１のデータ値を記憶し、 第２のレジスタ中に前記第２のデータ値を記憶し、 第３のレジスタ中に前記結果を記憶するステップをさらに含む請求項１０記載
の方法。 - 【請求項１４】 第１の処理ユニットを使用して前記結果を発生し、 前記第３のレジスタに結合された第２の処理ユニットを使用して前記第１の結
果から第２の結果を発生するステップをさらに含む請求項１３記載の方法。 - 【請求項１５】 デジタル信号を処理するデジタル信号プロセッサにおいて
、 第１の入力データと第２の入力データに応答して結果データを発生する処理ユ
ニットと、 前記第１の入力データを前記処理ユニットに送る第１のデータバスと、 前記第２の入力データを前記処理ユニットに送る第２のデータバスと、 前記結果データを送る第３のデータバスとを具備するデジタル信号プロセッサ
。 - 【請求項１６】 前記第１のデータバスに結合され、前記第１の入力データ
を読み出す第１のメモリシステムと、 前記第２のデータバスに結合され、前記第２の入力データを読み出す第２のメ
モリシステムと、 前記第３のデータバスに結合され、前記結果データを書き込む第３のメモリシ
ステムとをさらに具備する請求項１５記載のデジタル信号プロセッサ。 - 【請求項１７】 前記第１のデータバスは前記第３のデータバスよりも幅が
狭い請求項１５記載のデジタル信号プロセッサ。 - 【請求項１８】 前記第１のデータバスおよび前記第２のデータバスは前記
第３のデータバスよりも幅が狭い請求項１５記載のデジタル信号プロセッサ。 - 【請求項１９】 前記第１のデータバス、前記第２のデータバス、前記第３
のデータバス、前記処理ユニットに結合され、前記第１のデータと前記第２のデ
ータを記憶する第１のレジスタと、 前記結果データを記憶する第２のレジスタと、 前記第２のレジスタに結合され、前記結果データを処理する第２の処理ユニッ
トとをさらに具備する請求項１５記載のデジタル信号プロセッサ。 - 【請求項２０】 前記第１のデータバス、前記第２のデータバス、前記第３
のデータバスを制御する制御システムをさらに具備する請求項１９記載のデジタ
ル信号プロセッサ。 - 【請求項２１】 前記第１の処理ユニットは乗算アキュムレータユニットで
あり、前記第２の処理ユニットは演算論理ユニットである請求項１９記載のデジ
タル信号プロセッサ。 - 【請求項２２】 少なくとも３つのデータバスを有する１組のデータバスと
、 前記１組のデータバス中の各データバスからデータを受け取る複数の処理ユニ
ットとを具備するデジタル信号プロセッサ。 - 【請求項２３】 前記複数の処理ユニット中の第１の処理ユニットは乗算ア
キュムレータユニットであり、前記複数の処理ユニット中の前記第２の処理ユニ
ットは演算論理ユニットである請求項２２記載のデジタル信号プロセッサ。 - 【請求項２４】 データを記憶するメモリユニットと、 １組のレジスタを備え、データを記憶するレジスタバンクとをさらに具備し、 前記１組のデータバスは対応するデータの組を対応するレジスタに読み込む請
求項２２記載のデジタル信号プロセッサ。 - 【請求項２５】 データを記憶するメモリユニットと、 １組のレジスタを備え、データを記憶するレジスタバンクとをさらに具備し、 前記１組のデータバスは対応するデータの組を対応するレジスタに書き込む請
求項２２記載のデジタル信号プロセッサ。 - 【請求項２６】 それぞれ演算を要求する１組の命令フラグメントを有する
可変長の命令を使用してデジタル信号プロセッサを動作させる方法において、 （ａ）第１のクロックサイクルの第１のクロックフェーズ中に、前に処理され
たデータを第１のレジスタから第１の処理ユニットに読み込み、 （ｂ）１組の命令フラグメント中の第１の命令フラグメントに基づいて前記前
に処理されたデータを処理し、前記第１のクロックサイクル中に、２度処理され
たデータを生成し、 （ｃ）前記１組の命令フラグメント中の第２の命令フラグメントに基づいて新
しいデータを処理し、前記第１のクロックサイクル中に、新しく処理されたデー
タを生成し、 （ｄ）前記第１のクロックサイクルの第２のフェーズ中に、前記新しく処理さ
れたデータを前記第１のレジスタに書き込み、 （ｅ）前記第１のクロックサイクルの第２のフェーズ中に、前記２度処理され
たデータを第２のレジスタに書き込むステップを含む方法。 - 【請求項２７】 ステップ（ｂ）は第１の処理ユニットにより実行され、ス
テップ（ｃ）は第２の処理ユニットにより実行される請求項２６記載の方法。 - 【請求項２８】 前記可変長の命令を含む命令データを読み出し、 次の命令長を決定し、 前記次の命令長に等しい前記命令データ中のデータ量をデコードするステップ
を含む請求項２６記載の方法。 - 【請求項２９】 第１の処理ユニットと、 第２の処理ユニットと、 前記第１の処理ユニットおよび前記第２の処理ユニットに読み出し可能に結合
されたレジスタとを具備するマイクロプロセッサ。 - 【請求項３０】 前記レジスタに結合されたデータバスと、 前記データバスに結合されたデータメモリとをさらに具備する請求項２９記載
のマイクロプロセッサ。 - 【請求項３１】 前記第１の処理ユニットに結合されているが、前記第２の
処理ユニットには結合されていない第２のレジスタと、 前記第２の処理ユニットに結合されているが、前記第１の処理ユニットには結
合されていない第３のレジスタとをさらに具備する請求項２９記載のマイクロプ
ロセッサ。 - 【請求項３２】 前記レジスタは２つのフェーズクロックサイクルで動作し
、前記レジスタは前記２つのフェーズクロックサイクルの第１のフェーズ中に読
み出され、前記レジスタは前記２つのフェーズクロックサイクルの第２のフェー
ズ中に書き込まれる請求項２９記載のマイクロプロセッサ。 - 【請求項３３】 前記第１の処理ユニットを前記レジスタに第１の構成で結
合し、前記第２の処理ユニットを前記レジスタに第２の構成で結合するマルチプ
レクサをさらに具備する請求項２９記載のマイクロプロセッサ。 - 【請求項３４】 命令データに基づいて前記マルチプレクサを構成する制御
システムをさらに具備する請求項３３記載のマイクロプロセッサ。 - 【請求項３５】 前記第１の処理ユニットは乗算アキュムレータである請求
項２９記載のマイクロプロセッサ。 - 【請求項３６】 前記第１の処理ユニットは演算論理ユニットである請求項
３５記載のマイクロプロセッサ。 - 【請求項３７】 第１のデータメモリと、 第２のデータメモリと、 前記第１のデータメモリと前記レジスタとに結合された第１のバスと、 前記第２のデータメモリと前記レジスタとに結合された第２のバスとをさらに
具備する請求項２９記載のマイクロプロセッサ。 - 【請求項３８】 前記レジスタは前記レジスタの出力を通して前記第１の処
理ユニットと前記第２の処理ユニットとに結合され、前記第１の処理ユニットの
出力は前記レジスタの入力に結合されている請求項２９記載のマイクロプロセッ
サ。 - 【請求項３９】 デジタル信号プロセッサを動作させる方法において、 第１のクロックサイクルの第１のクロックフェーズ中に、処理されたデータを
レジスタから第１の処理ユニットに読み込み、 前記第１のクロックサイクル中に、前記第１の処理ユニットを使用して前記処
理されたデータを処理して、さらに処理されたデータを生成し、 前記第１のクロックサイクル中に、第２の処理ユニット中の他のデータを処理
して、新しく処理されたデータを生成し、 前記第１のクロックサイクルの第２のフェーズ中に、前記新しく処理されたデ
ータを前記レジスタに書き込むステップを含む方法。 - 【請求項４０】 前記第１のクロックサイクルの前記第２のフェーズ中に、
前記さらに処理されたデータを第２のレジスタに書き込むステップをさらに含む
請求項３９記載の方法。 - 【請求項４１】 データを処理する第１の処理ユニットと、 データを処理する第２の処理ユニットと、 前記第１の処理ユニットと前記第２の処理ユニットの両方にデータを書き込む
ことができる第１組のレジスタと、 前記第１の処理ユニットにはデータを書き込むことができるが、前記第２の処
理ユニットにはデータを書き込むことができない第２組のレジスタとを具備する
デジタル信号プロセッサ。 - 【請求項４２】 前記第１の処理ユニットは乗算アキュムレータユニットで
あり、前記第２の処理ユニットは演算論理ユニットである請求項４１記載のデジ
タル信号プロセッサ。 - 【請求項４３】 アドレス空間を有するメモリ中に記憶された命令を使用し
てデジタル信号プロセッサを制御する方法において、 第１の命令の第１の部分を含むメモリの第１のデータワードを書き出し、 第１の命令の第２の部分と第２の命令の第１の部分を含むメモリの第２のデー
タワードを書き出すステップを含む方法。 - 【請求項４４】 前記第１の命令は複数の命令フラグメントから構成され、
各命令フラグメントは特定の演算を実行する請求項４３記載の方法。 - 【請求項４５】 前記第１の命令と前記第２の命令は異なる長さである請求
項４３記載の方法。 - 【請求項４６】 前記第１の命令と前記第２の命令は１組の命令フラグメン
トから構成され、各命令フラグメントは特定の演算を実行する請求項４３記載の
方法。 - 【請求項４７】 前記命令フラグメントには第１の命令フラグメントと第２
の命令フラグメントとが含まれ、前記第１の命令フラグメントは１組の演算を要
求し、１組の演算は前記第２の命令フラグメントにより実行される１組の演算の
サブセットである請求項４６記載の方法。 - 【請求項４８】 前記第１の命令フラグメントは前記第２の命令フラグメン
トよりも短い請求項４７記載の方法。 - 【請求項４９】 デジタル信号プロセッサを制御するシステムにおいて、 フロントエッジワード境界を有するアドレスワードでアドレス可能なアドレス
空間を持つメモリと、 前記メモリに記憶された、それぞれフロントエッジ命令境界を有する１組の可
変長の命令とを具備し、 前記フロントエッジ命令境界の第１の部分は前記フロントエッジワード境界に
対応し、前記フロントエッジ命令境界の第２の部分は前記フロントエッジワード
境界と異なっているシステム。 - 【請求項５０】 前記可変長の命令は可変数の命令フラグメントを含む請求
項４９記載のシステム。 - 【請求項５１】 前記可変長の命令は各可変長の命令がどれ位長いかを示す
ヘッダを含む請求項４９記載のシステム。 - 【請求項５２】 前記メモリは前記デジタル信号プロセッサの命令メモリ内
に配置されている請求項４９記載のシステム。 - 【請求項５３】 デジタル信号プロセッサを制御するシステムにおいて、 バックエッジワード境界を有するアドレスワードでアドレス可能なアドレス空
間を持つメモリと、 前記メモリに記憶された、それぞれバックエッジ命令境界を有する１組の可変
長の命令とを具備し、 前記バックエッジ命令境界の第１の部分は前記バックエッジワード境界に対応
し、前記バックエッジ命令境界の第２の部分は前記バックエッジワード境界と異
なっているシステム。 - 【請求項５４】 前記可変長の命令は可変数の命令フラグメントを含む請求
項５３記載のシステム。 - 【請求項５５】 前記可変長の命令は各可変長の命令がどれ位長いかを示す
ヘッダを含む請求項５３記載のシステム。 - 【請求項５６】 前記メモリは前記デジタル信号プロセッサの命令メモリ内
に配置されている請求項５３記載のシステム。 - 【請求項５７】 マイクロプロセッサを制御するシステムにおいて、 命令を記憶し、アドレス空間を有するメモリと、 演算を要求する複数の可変長の命令とを具備し、 前記複数の可変長の命令の実質的な部分は前記アドレス空間のほぼ連続的な位
置に配置されているシステム。 - 【請求項５８】 １０より多い命令が前記メモリ内のほぼ連続的な位置に配
置されている請求項５７記載のシステム。 - 【請求項５９】 前記命令の９０パーセントより多い命令が前記メモリ空間
内のほぼ連続的な位置に配置されている請求項５７記載のシステム。 - 【請求項６０】 前記命令の２５パーセントより多い命令が前記メモリ空間
内のほぼ連続的な位置に配置されている請求項５７記載のシステム。 - 【請求項６１】 前記可変長の命令はどれ位多くの命令データが可変長の命
令に存在しているかにしたがって変化する請求項５７記載のシステム。 - 【請求項６２】 集積回路を制御する方法において、 （ａ）実行すべき１組の演算に対応する１組の命令フラグメントを発生し、 （ｂ）同時に実行することができる前記命令フラグメントを命令フラグメント
組にグループ分けし、 （ｃ）その可変長の命令がどれ位長い可変長のフル命令を生成するかを示すヘ
ッダを各命令フラグメントに付加し、 （ｄ）前記可変長のフル命令をアドレス空間の連続的なアドレスで前記集積回
路に書き込むステップを含み、 前記アドレス空間はワード境界を有する方法。 - 【請求項６３】 前記可変長の命令は１６ビット、３２ビット、４８ビット
の命令から構成されている請求項６２記載の方法。 - 【請求項６４】 各ヘッダは前記可変長のフルの長さの命令内で最上位の位
置に配置され、５ビットから構成されている請求項６２記載の方法。 - 【請求項６５】 前記命令フラグメントのサブセットは、１つ、２つあるい
は３つの命令フラグメントを含むことができる請求項６２記載の方法。 - 【請求項６６】 デジタル信号プロセッサを制御する方法において、 （ａ）減少された数の演算が並列に処理されるべきときに短い命令を発生し、 （ｂ）より多い数の演算が並列に処理されるべきときに長い命令を発生するス
テップを含む方法。 - 【請求項６７】 前記短い命令と前記長い命令はアドレスワード境界を有す
るメモリ中の連続的な位置に記憶される請求項６６記載の方法。 - 【請求項６８】 ステップ（ａ）は、 他の任意の演算と同時に実行できない演算を識別し、 命令フラグメントと、短い命令がどれ位の長さかを示すヘッダとから前記短い
命令を構成するステップからなる請求項６６記載の方法。 - 【請求項６９】 ステップ（ｂ）は、 同時に実行できる１組の演算を識別し、 前記１組の演算を実行する１組の命令フラグメントと、長い命令がどれ位の長
さかを示すヘッダとから前記長い命令を構成するステップからなる請求項６６記
載の方法。 - 【請求項７０】 前記ヘッダは５ビットから構成されている請求項６８記載
の方法。 - 【請求項７１】 前記ヘッダは５ビットから構成されている請求項６９記載
の方法。 - 【請求項７２】 可変数の命令フラグメントを含む可変長の命令を処理する
方法において、 （ａ）可能な最大長の可変長命令を含むのに十分な大きさの第１組の命令デー
タを読み出し、 （ｂ）前記第１組の命令データ内に記憶されている第１の可変長の命令を処理
し、 （ｃ）未処理の命令データ量が前記可能な最大長よりも少ないときに付加的な
命令データをロードするステップを含む方法。 - 【請求項７３】 ステップ（ａ）は、 第１のデータワードを読み出し、 第２のデータワードを読み出すステップから構成されている請求項７２記載の
方法。 - 【請求項７４】 ステップ（ｃ）は、 未処理の命令データ量が前記可能な最大長の１つの命令ワード内であるときに
１つの命令ワードを読み出し、 未処理の命令データ量が前記可能な最大長よりも少ない１つの命令ワードより
多いときに２つの命令ワードを読み出すステップを含む請求項７３記載の方法。 - 【請求項７５】 メモリ内のほぼ連続的なメモリ空間中に配置された複数の
可変長の命令を具備し、 前記複数の可変長の命令中の各命令は、 命令の長さを示すヘッダ部と、 実行すべき演算を特定する本体部とを有するメモリ。 - 【請求項７６】 デジタル信号プロセッサ中の命令データを処理する制御シ
ステムにおいて、 ワードでアドレス可能な第１のメモリバンクと第２のメモリバンクとを備え、
未処理の命令データを記憶し、前記命令データは最大命令長を有する命令メモリ
と、 前記命令メモリから読み出す命令レジスタと、 前記命令レジスタ中の未処理の命令データ量が前記最大命令長の１つのワード
内であるときに、命令データの１つのワードを前記命令メモリから前記命令レジ
スタにロードし、前記最大命令長と前記命令レジスタ中の前記未処理データとの
間に１つよりも多いワードの不足があるときに命令データの２つのワードを前記
命令メモリから前記命令レジスタにロードする制御システム部とを具備する制御
システム。 - 【請求項７７】 １組のローテート構成のうちの１つで前記命令レジスタ中
にデータを出力するローテータをさらに具備し、 前記制御システム部はさらに、前記命令レジスタからの未処理データを前記ロ
ーテータを使用して最上位位置に保持する請求項７６記載の制御システム。 - 【請求項７８】 前記可変長の命令は前記ワード以下の長さを有する請求項
７６記載の制御システム。 - 【請求項７９】 前記可変長の命令はフロントエッジ命令境界とバックエッ
ジ命令境界を有し、前記可変長の命令は、メモリアドレス空間中で相互に隣接す
る２つの連続的な命令のフロントエッジ命令境界とバックエッジ命令境界を有す
る前記命令メモリ内で、ワード境界間に記憶される請求項７６記載の制御システ
ム。 - 【請求項８０】 前記可変長の命令は可変数の命令フラグメントを含み、各
命令フラグメントは特定の演算を実行する請求項７６記載の制御システム。 - 【請求項８１】 データを記憶するレジスタバンクと、 前記データに乗算アキュムレート演算を実行する乗算アキュムレータユニット
と、 前記乗算アキュムレータユニットの入力に結合され、第１の構成で入力データ
をシフトし、第２の構成で前記入力データを通過させるシフトユニットとを具備
するデジタル信号プロセッサ。 - 【請求項８２】 前記シフトユニットは前記入力データをシフトし、前記乗
算アキュムレータユニットは単一の処理サイクル中に前記乗算アキュムレート演
算を実行する請求項８１記載のデジタル信号プロセッサ。 - 【請求項８３】 下位１６ビットＡｌおよび上位１６ビットＡｈを有する３
２ビット数Ａと、１６ビット数Ｂとに２倍精度乗法演算を実行するシステムにお
いて、 （ａ）第１のクロックサイクル中にＢによりＡｌを乗算して、第１の中間値Ｉ
１を生成し、 （ｂ）１６ビットだけ右に前記中間値Ｉ１をシフトして、シフトされた中間値
ＳＩ１を生成し、 （ｃ）ＢとＡｈを乗算して、第２の中間値Ｉ２を生成し、 （ｄ）Ｉ２に前記シフトされた中間値ＳＩ１を加算し、 ステップ（ｂ）−（ｄ）は第２のクロックサイクル中に実行されるシステム。 - 【請求項８４】 メモリと処理装置との間の可変長のデータの伝送が最適化
されるように選択された第２の複数の選択可能なバスを通して第１の複数の処理
装置とメモリが接続可能であるデジタル信号プロセッサ。
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