TW301031B - - Google Patents

Download PDF

Info

Publication number
TW301031B
TW301031B TW085105066A TW85105066A TW301031B TW 301031 B TW301031 B TW 301031B TW 085105066 A TW085105066 A TW 085105066A TW 85105066 A TW85105066 A TW 85105066A TW 301031 B TW301031 B TW 301031B
Authority
TW
Taiwan
Prior art keywords
plasma
item
diffusion barrier
barrier layer
patent application
Prior art date
Application number
TW085105066A
Other languages
English (en)
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Application granted granted Critical
Publication of TW301031B publication Critical patent/TW301031B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76856After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Description

A7 經濟部中央標準局員工消費合作社印製 B7 _五、發明埤明(1 ) 發明背景 發明領域 本發明係有關於Al-Cu合金電導體之板電阻的穩定性。 習知技術説明: 由於AI-Cu低電阻的優點,已用於VLSI裝置中作為電 導體。但是,Al-Cu深具化學活性且在450°C以上,當加熱 時可與金屬產生反應。為了克服此項問題,已在Al-Cu合金 及其他金屬之間加以TiN作為擴散障壁。但是,如旋上玻璃 (spin-on-glass,SOG )固化,燒結,鋁再回流等的A1-Cu/TiN柱沉積熱處理可增加如Al-0.5%Cu ( 600nm厚)/TiN (50nm厚)的板電阻至約50 %。此時裝置產生嚴重的問 題,其中在該裝置中SOG (有機或無機)固化及鋁再回流 用於介質平板化,及製造期間的穿口充塡。 在大部份一TiN障壁性質改進有關的習知技術中,其目 的在於防止鋁向主動矽裝置或鎢穿口擴散。在習知技術 中,可在TiN沉積期間,由沉積參數的最適化而達成TiN障 壁改進,例如在沉積期間導入氧氣流,或改變基體溫度, 或加一基體電壓之偏壓。已提出一些柱(post )沉積處 理,如熱韌化及暴露至空氣中。 在TiN沉積期間,因為氧氣可污染鈦濺射目標勿,形成 鈦氧化物粒子,且增加TiN的板電阻,因此不必加入氧劑 量。改變沉積溫度可能導致TiN其他性質的改變,如壓力或- —3 一 --------1--T 1¾衣------1ΤΊ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼(CNS ) Α4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 301031 a7 B7_ _ 五、發明説明(2 ) 粒子大小,而使得很難同時將這些參數最適化。加入基體 偏壓導致TiN層的離子衝擊,此可能導致輻射而破壞現存的 裝置。柱沉積處理包含其他處理步驟,因此增加處理循環 時間。而且,TiN的熱韌化(密化)可在Al-Cu合金不出現 的接觸位準中完成。本案之申請人已得知將TiN暴露於空氣 中24小時,並不會改進障壁性質。 發明概述 依據本發明,在金屬擴散障壁層(最好為TiN)沉積之 後,使用電漿束(最好為氧)而使導體,如鋁,銅及其合 金,如Al-Cu合金的電阻穩定,因此TiN的障壁特性跟著改 進。結果在熱循環之後,Al-Cu/TiN的板電阻仍然一樣,此 程序的優點為,因為在TiN沉積期間,電漿處理不會受到影 響,不會產生上述污染/粒子問題。而且,因為電漿為低能 量離子束,足以從金屬擴散障壁層之表面區域中約3〇至50 %的氧中提供,其只與TiN的表面區域作用至約50埃。結 果,大部份的TiN仍具金屬性,且TiN的板電阻並不會產生 具影響性的改變。因一方面,在氧電漿的例子中,如確信 在TiN表面處的表面方域確信為Ti-Ν-Ο層,係由氧電漿/TiN 作用所致,且其厚度足以封鎖Al-Cu合金及TiN之間的反 應,且同時薄得足以允許電流穿隧。而且,可在電阻餘燼 室中方便地進行電漿處理,此可用於製造環境中。總餘燼 時間(電漿處理時間)可極短(少於一分鐘),所以產量 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(UOXW·?公釐) A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明(3 ) 的減少有限·。如果製程有必要整合,可將一分開的氧電漿 室加入現存的TiN濺射系統中。 簡言之,本發明的製程需提供一基體,一種使金屬導 體及其他金屬間的反應達到最小,而使得當熱處理時,導 體的板電阻中的改變為最小的方法,該方法包含提供—基 體,最好此基體為介質,金屬,或半導體種的一種。—金 屬擴散障壁層,最好為TiN,TiW或TiWN中之一,且最好 厚度介於約10奈米(nanometer)至約1〇〇奈米之間,該金 屬擴散障壁層沉積在基體上,其中沉積方法為濺射,電子 束蒸發’或化學蒸汽沉積中的一種方法。金屬擴散障壁層 的暴露表面應用電漿加以處理,該電漿最好為氧電漿,氧 化氮電漿,或含氧物種之電漿中的一種電漿。然後,一電 導體,最好為鋁,鋁—金屬合金’銅,銅—金屬合金中的 一種’然後,且最好厚度介於約1〇〇奈米至約12〇〇奈米之 間,該電導體沉積在金屬擴散障壁層中經電漿處理的表面 上。該層可形成如基體上的毯子或連續膜中之一。然後, 可對電導體或障壁層上圖樣。 較佳實施例説明 首先在一些二氧化矽基體上沉積50nm (奈米)厚的 Tin層。然後,一些含丁比層的基體在電阻餘燼室中使用單 一,雙或三Gasonic程序,以進行氧電漿處理,並進行 Branson烘調30至60分鐘,且不產生餘燼(ash)。 •裝------訂------ (諳先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼(CNS > A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(4 ) Branson烘調方法的條件為: 氧氣 650SCCM (標準立方公分) RF功率 1000瓦 壓力 1.15Torr 時間 (見下圖) Gasonic程序的條件為: 氧氣 5SCCM 二氧化氮 0.5SCCM 壓力 1.75Torr RF 功率 lOOOwatt 時間 50秒 然後,由上列各程序,處理時間低於表列而含有餘燼 的晶圓及不含餘燼的晶圓經濺射處理之後,覆上一層 600nm厚的A1-0.5 % Cu,量測晶圓的板電阻。在450°C下經 過一小時的SOG固化熱處理之後,再度量測晶圓的板電 阻’且與SOG固化之前所量測的板電阻比較。下表列出電 阻增加(RI)的百分比: ---------丨-裝------訂------ri (請先閱讀背面之注意事項再填寫本頁) 餘爐 供調 RI ( TIN ) RI ( Al-Cu/Tin ) 時間 單 Gasonic 10.6 0.35 50秒 雙 ,, 16.3 0 100” 二 ” 35.4 1.3 150” 30 分鐘Branson 8.4 1.3 30分 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明(5 ) 60 ’, ,, 無餘爐 11.4 1.5 10.5 60’ 由表中可看出與沒有餘燼的情況比較起來,電槳處 或餘燼,導至電阻增加一不可忽略之數値。 雖然上文中已應用較佳實施例説明本發明,對於網孰 於本技術者可隨即了解該實施例的多項變動及修改方法了 因此由習知技術的觀點上看來,所附的中請專利範圍可用 於包含所有此類變動及修改方法。 ------''----裝-- f請先閱讀背面之注意事項再填寫本頁) 訂
A 經濟部中央標隼局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)

Claims (1)

  1. A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 申請專利範圍 1. 一種使金屬導體及其他金屬間的反應達到最小,而 致當熱處理時’使該導體之板電阻的改變為最小的方法, 其中該方法包含下列步驟: (a) 提供一基體; (b) 在該基體上沉積一金屬擴散障壁層; (c) 應用電漿處理該金屬擴散障壁層的暴露表面; (d) 在該金屬擴散障壁層的電漿處理表面沉積一電導 體。 2. 如申請專利範圍第丨項之方法,其中該基體為介質, 金屬或半導體中之一。 3. 如申印專利範圍第1項之方法,其中該金屬擴散障壁 層為TiN,TiW或TiWN中之一。 4. 如申請專利範圍第2項之方法,其中該金屬擴散障壁 層為TiN,TiW或TiWN中之一。 土 ,如申請專利範圍第1之方法,其中該電聚基本上為 1電漿,一氧化氮電漿或—含氧之物種之電漿,三者中 的一種。 /·如申請專利範圍第2項之方法,其中該電漿基本上為 1電漿’一氧化氮電漿或一含氧之物種之電漿,三中 的一種。 $ T 二^申請專利範圍第3項之方法,其中該電漿基本上為 =聚’-氧化氣電衆或-含氧之物種之電浆,三者中 、如申請專利範圍第4項之方法,其中該電浆基本上為 ---I - I 1- - I Is, ‘ - - - - == —i ...... I (請先閲讀背面之注意事項再填寫本頁) 各紙張尺度逋用中國CNS ) A4· ( 21GX29$J~
    1 8 888 ABCD 申請專利範圍 的一種 氧電漿,-氧化It電漿或-含氧 類二m圍=項之方法’ μ該㈣為下列四 10由Μ 金屬合金,銅及銅—金屬合金。 類中的翻圍第2項之方法,其中該導體為下列四 Γ*,銘—金屬合金,鋼及銅—金屬合金。 類中的範圍第4項之方法,其中該導體為下列四 ^銘—金屬合金,銅及銅—金屬合金。 翔中的二.==方法,其中該導體為下列四 類鋁,鋁—金屬合金,銅及銅—金屬合金。 辟層應用利範圍第12項之方法,其中該金屬擴散障 j應用_,電子束蒸發或化學蒸汽沉積中的一種方法 壁厚範圍第1項之方法,其中該金屬擴散障 厚⑽奈未(na嶋eter)至⑷叫米之間。 壁厚約ι=Γ專利範圍第14項之方法,其中該金屬擴散障 壁厚賴奈米(nan()meter)至約刚奈米之間。 從約iodt請專利範圍呆1項之方法,其中該導體的厚度 從約100奈米至約12〇〇奈米之間。 經濟部中央標準局員工消費合作社印策 Π.如申請專利範圍第15項之方法 從約1〇〇奈米至約12〇〇奈米之間。 18.如申請專利範圍第1項之方法 該基體上的毯子或連續膜之—。 其中該層形成心j 之物種之電漿,三者中 其中該導體的厚廣 其中該層形成如名
    19 ·如申請專利範圍第〗7項之方法 一 9 一 本紙張尺度適用中國國家襟準(CNS > A4規格(210X297公赛) 經濟部中央標準局屬工消費合作社印製 301031 Β8δ C8 D8六、申請專利範圍 該基體上的毯子或連續膜之一。 20. 如申請專利範圍第i項之方法,更包含上圖樣 (pattern )該導體的步驟。 21. 如申請專利範圍第19項之方法,更包含上圖樣 (pattern )該導體的步騾。 22·如申請專利範圍第1項之方法,其中該電漿為一氮 電漿,由該金屬擴散障壁層之表面區域中約3〇至5〇%的氮 所提供,該金屬擴散障壁層的厚度足以實質上封鎖該電導 體及該金屬擴散障壁層間的反應至約5〇埃。 23·如申請專利範圍第】7項之方法,其中該電漿為一氮 電漿,由該金屬擴散障壁層之表面區域中約3〇至5〇%的氮 所提供,該金屬擴散障壁層的厚度足以實質上封鎖該電導 體及該金屬擴散障壁層間的反應至約5〇埃。 I-------- ------訂 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(21 〇 X 297公釐)
TW085105066A 1995-03-20 1996-04-29 TW301031B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/407,353 US5605724A (en) 1995-03-20 1995-03-20 Method of forming a metal conductor and diffusion layer

Publications (1)

Publication Number Publication Date
TW301031B true TW301031B (zh) 1997-03-21

Family

ID=23611686

Family Applications (1)

Application Number Title Priority Date Filing Date
TW085105066A TW301031B (zh) 1995-03-20 1996-04-29

Country Status (5)

Country Link
US (1) US5605724A (zh)
EP (1) EP0738002A3 (zh)
JP (1) JPH08260131A (zh)
KR (1) KR970067597A (zh)
TW (1) TW301031B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7859385B2 (en) 2004-09-21 2010-12-28 Nantero, Inc. Resistive elements using carbon nanotubes

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020033533A1 (en) * 1994-11-14 2002-03-21 Marvin Liao Interconnect structure for use in an integrated circuit
US6365495B2 (en) 1994-11-14 2002-04-02 Applied Materials, Inc. Method for performing metallo-organic chemical vapor deposition of titanium nitride at reduced temperature
US6155198A (en) * 1994-11-14 2000-12-05 Applied Materials, Inc. Apparatus for constructing an oxidized film on a semiconductor wafer
US6699530B2 (en) 1995-07-06 2004-03-02 Applied Materials, Inc. Method for constructing a film on a semiconductor wafer
US6291343B1 (en) 1994-11-14 2001-09-18 Applied Materials, Inc. Plasma annealing of substrates to improve adhesion
US5913144A (en) * 1996-09-20 1999-06-15 Sharp Microelectronics Technology, Inc. Oxidized diffusion barrier surface for the adherence of copper and method for same
US5909637A (en) * 1996-09-20 1999-06-01 Sharp Microelectronics Technology, Inc. Copper adhesion to a diffusion barrier surface and method for same
GB2319533B (en) * 1996-11-22 2001-06-06 Trikon Equip Ltd Methods of forming a barrier layer
GB2319532B (en) 1996-11-22 2001-01-31 Trikon Equip Ltd Method and apparatus for treating a semiconductor wafer
KR100510917B1 (ko) * 1996-11-22 2005-11-09 트리콘 이큅먼츠 리미티드 장벽층형성방법
CA2191260A1 (en) * 1996-11-26 1998-05-26 Luc Ouellet Stabilization of the interface between tin and a1 alloys
US5856237A (en) * 1997-10-20 1999-01-05 Industrial Technology Research Institute Insitu formation of TiSi2/TiN bi-layer structures using self-aligned nitridation treatment on underlying CVD-TiSi2 layer
KR100494648B1 (ko) * 1997-12-30 2005-09-30 주식회사 하이닉스반도체 스텝커버리지가향상된알루미늄증착방법
US6482734B1 (en) 1998-01-20 2002-11-19 Lg Semicon Co., Ltd. Diffusion barrier layer for semiconductor device and fabrication method thereof
JP3606095B2 (ja) * 1998-10-06 2005-01-05 セイコーエプソン株式会社 半導体装置の製造方法
KR20030089756A (ko) * 2002-05-18 2003-11-28 주식회사 하이닉스반도체 삼원계 확산배리어막의 형성 방법 및 그를 이용한구리배선의 형성 방법
KR100480756B1 (ko) * 2002-08-02 2005-04-06 한국화학연구원 산화알루미늄 박막 제조 방법
DE10240106A1 (de) * 2002-08-30 2004-03-11 Infineon Technologies Ag Ausbildung einer elektrischen Verbindung zwischen Strkturen in einem Halbleitersubstrat
KR100895404B1 (ko) * 2002-12-30 2009-05-06 주식회사 하이닉스반도체 반도체소자의 금속배선 형성방법
US9147736B2 (en) * 2013-03-01 2015-09-29 Taiwan Semiconductor Manufacturing Company, Ltd. High-K film apparatus and method
CN103898457B (zh) * 2014-03-27 2016-06-08 江苏科技大学 TiWN硬质纳米结构薄膜及制备方法
CN104109831A (zh) * 2014-06-13 2014-10-22 江苏科技大学 TiWCN 硬质薄膜及制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03104220A (ja) * 1989-09-19 1991-05-01 Fujitsu Ltd 半導体装置の製造方法
JPH03153077A (ja) * 1989-11-10 1991-07-01 Seiko Epson Corp 半導体装置
JPH03157965A (ja) * 1989-11-15 1991-07-05 Nec Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7859385B2 (en) 2004-09-21 2010-12-28 Nantero, Inc. Resistive elements using carbon nanotubes

Also Published As

Publication number Publication date
EP0738002A3 (en) 1998-04-15
US5605724A (en) 1997-02-25
KR970067597A (ko) 1997-10-13
JPH08260131A (ja) 1996-10-08
EP0738002A2 (en) 1996-10-16

Similar Documents

Publication Publication Date Title
TW301031B (zh)
TW301020B (zh)
TW393671B (en) Semiconductor device and its manufacturing method
TW382028B (en) Continuous process for forming improved titanium nitride barrier layers
JPH01264258A (ja) 半導体装置およびその製造方法
TW510014B (en) Plasma treatment of tantalum nitride compound films formed by chemical vapor deposition
JP2009021635A (ja) 勾配組成を有する最上層を備えた3層バリア層構造
Gao et al. Thermal stability of titanium nitride diffusion barrier films for advanced silver interconnects
TW434887B (en) Method of manufacturing ferroelectric memory device
JP5075310B2 (ja) 有機ケイ酸塩層を堆積する方法
US7709959B2 (en) Article with a metal layer on a substrate
TW525285B (en) A tailored barrier layer which provides improved copper interconnect electromigration resistance
TWI389255B (zh) 積體電路結構之製備方法
US5545925A (en) Semiconductor device having a metallic silicide layer for improved operational rates
US20060276021A1 (en) Method for forming metal line of semiconductor device
Pramanik et al. Barrier metals for ULSI: deposition and manufacturing.
Zhao et al. Effects of Ag addition on the resistivity, texture and surface morphology of Cu metallization
JP3078853B2 (ja) 酸化膜形成方法
US7291555B2 (en) Methods of forming a reaction product and methods of forming a conductive metal silicide by reaction of metal with silicon
JP3273827B2 (ja) 半導体装置およびその製造方法
JP4046407B2 (ja) スパッタ法及び配線形成法
JP3235549B2 (ja) 導電層形成法
JP3732010B2 (ja) 後工程で堆積する伝導体層に優れたテクスチャーを与える低抵抗率オキシ窒化チタン(TiON)膜の堆積方法
JP3973838B2 (ja) アルミニウム含有膜のスパッタ蒸着において水素及び酸素ガスを利用する方法及びそれによって得られるアルミニウム含有膜
JPH04350937A (ja) 銅配線の処理方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees