TW262584B - - Google Patents
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- TW262584B TW262584B TW084101628A TW84101628A TW262584B TW 262584 B TW262584 B TW 262584B TW 084101628 A TW084101628 A TW 084101628A TW 84101628 A TW84101628 A TW 84101628A TW 262584 B TW262584 B TW 262584B
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- 239000001301 oxygen Substances 0.000 claims description 25
- 229910052760 oxygen Inorganic materials 0.000 claims description 25
- 230000000694 effects Effects 0.000 claims description 24
- 230000003068 static effect Effects 0.000 claims description 22
- 239000013078 crystal Substances 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 17
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 16
- 230000001066 destructive effect Effects 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 12
- 230000005611 electricity Effects 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 8
- 238000000926 separation method Methods 0.000 claims description 7
- 239000007789 gas Substances 0.000 claims description 5
- 230000008901 benefit Effects 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 claims description 3
- 230000002441 reversible effect Effects 0.000 claims description 3
- 230000009471 action Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 7
- 238000009434 installation Methods 0.000 claims 6
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 3
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000013256 coordination polymer Substances 0.000 claims 1
- 238000005474 detonation Methods 0.000 claims 1
- 238000002309 gasification Methods 0.000 claims 1
- 230000010354 integration Effects 0.000 claims 1
- 238000012423 maintenance Methods 0.000 claims 1
- 239000002344 surface layer Substances 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 claims 1
- 229910021332 silicide Inorganic materials 0.000 description 40
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 39
- 125000006850 spacer group Chemical group 0.000 description 23
- 230000000873 masking effect Effects 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 230000000306 recurrent effect Effects 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 210000000941 bile Anatomy 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007639 printing Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 241001523681 Dendrobium Species 0.000 description 1
- 241000196324 Embryophyta Species 0.000 description 1
- 235000005206 Hibiscus Nutrition 0.000 description 1
- 235000007185 Hibiscus lunariifolius Nutrition 0.000 description 1
- 241001075721 Hibiscus trionum Species 0.000 description 1
- 241000283973 Oryctolagus cuniculus Species 0.000 description 1
- 239000006096 absorbing agent Substances 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000037237 body shape Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000002079 cooperative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 235000015110 jellies Nutrition 0.000 description 1
- 239000008274 jelly Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 125000000864 peroxy group Chemical group O(O*)* 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000010257 thawing Methods 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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A7 ^62584 B7 五、發明説明(i) 本發明之領域 (請先閱讀背面之注意事項再填寫本頁) 本發明係藺於一種具有改良之免除靜電放電作用的半導 體積體電路。 先前技強之描述 靜電放電作用(ESD)在全氧半導體埸效霣晶體中,是一 種已知的失敗的原因。在靜電放電作用中*由外來因素* 如封裝的摩擦充電,所獲得的相對大的電流脈® *不期然 地流經積體電路晶片的元件。而最先接觭靜電放電脈衝的 元件通常是輸入和/或輸出媛衝器,其為直接連接於可能 暴露於如靜電放電脈衝之外來事件之結合襯墊或端子。此 種通常為相對大之電晶體的鍰衝器,可能被此靜鼋放電脈 衝所損害,或者使晶片上之較小内部爾晶體受»。雖然源 極通常與電源供應器相連接且不像會供應靜爾放電脈衝, 電流脈衝可自電閘,汲極或源極流入電晶體。經由霣閘流 入電晶體的靜電放電脈衝會破壊位於電閘與通道之間的電 介質閘氧化物障壁,此會K留下一離子化電介質或補獲電 子的傅導路徑,或在閘氧化物中焼一個洞的形式,造成永 經濟部中央標準局員工消費合作社印製 極。汲 K ‘路 源害 自或電 。 或損接特成礙 閘久直伏造陣 霣永未20畲能 , 地並在毀功 體似,毀損的 基類衝摧的 , 入成脈能物置 流造電可化裝 可物放仍 氧之 衝化電波閘片 脈氧靜紋。晶 流閘之之層此 電對特衝物含 電能伏 脈化包 放可千此氧及 電均數自閘波 靜向有來的亦 的流能,壞往 極種可閘破往 。 源此一電被, 害自何 此入會H 損來任使流就晶 久 。即極下, t 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公舞) ‘62584 B7 經濟部中央榡準局員工消f合作杜印製 五、 發明説明( 〇 〇 ) 1 1 為 了 改 良 全 氧 半 導 體 埸 效 電 晶 體 之 速 度 與 其 他 性 能 特 激 , 1 1 9 特 別 是 反 應 如 伴 随 次 微 米 裝 置 發 生 之 寄 生 霣 阻 等 間 題 » 1 在 從 為 源 事 s a 極 著 1 i ,電閘與汲極表面上的矽化物層的組成係被普遍地 。瑄些金颶與矽(silicon,當其為自我排列•則稱 cide)的傅導層更藉由降低那些先前用Μ保護電路 請 先 閱 讀 背 之 1 1 I 1 避 免 靜 電 放 電 作 用 傷 害 的 電 阻 而 使 靜 電 放 電 作 用 更 形 惡 化 注 意 事 1 Ο 再 者 如 Du V V U Γ y等人之美國專利第4 ,855 ,620號所述 9 項 填 1 丄 這 些 含 矽 化 物 區 域 的 金 屬 會 被 由 靜 電 放 電 作 用 所 產 生 的 熱 本 頁 \ 而 融 化 » 並 且 延 著 電 埸 線 流 動 而 造 成 該 裝 置 的 永 久 短 路 〇 1 1 同 樣 的 用 於 降 低 近 微 米 與 次 微 米H通道霣晶體的尖峰汲 1 1 1 槿 電 極 有時可用以減少P通道電晶體的短通道效應之輕 1 1 摻 雜 汲 掻 结 構 亦 曾 傳 聞 畲 增 加 靜 電 放 m 作 用 的 易 受 傷 性。 訂 1 現 已 提 出 有 幾 種 改 良 先 進 全 氧 半 導 體 場 效 爾 晶 體 與 互 補 1 I 全 氧 半 導 賭 裝 置 之 免 除 靜 電 放 電 作 用 的 方 法 〇 其 中 種 是 1 1 | 如 Du V V U Γ y等人所教示 加入- -附加的输出保護電路以防 1 1 止 靜 電 放 電 作 用 0 同 樣 的 在 美 國 專 利 第 4 , 692,78 1 號中 1 t Ro υ η t Γ e e 等 人 掲 示 有 一 輪 入 保 m 裝 置 與 一 出 保 謂 裝 置 1 1 , 其 為 加 諸 一 電 晶 體 上 免 除 靜 電 放 電 作 用 〇 1 I 除 了 加 入 電 路 之 外 在 汲 極 金 臑 接 觭 點 與 電 閘 邊 緣 之 間 1 1 1 加 入 大 的 空 間 亦 被 提 出 是 一 種 增 加 與 输 出 霄 晶 體 的 汲 極 串 1 1 1 1 聯 之 電 阻 的 方 法 0 然 而 在 含 矽 化 物 的 結 構 中 若 添 加 的 電 阻 量 為 最 小 » 其 對 靜 電 放 電 作 用 的 效 果 亦 同 〇 矽 化 m I I 遮 沒 作 用 賴 由 安 排 矽 化 發 生 與 否 的 位 置 以 白 源 極 與 汲 極 中 1 1 產 生 矽 與 多 晶 矽 電 阻 〇 另 一 個 防 止 靜 電 放 霣 作 用 -R— 的 方 法 是 1 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210 X 297公处) 2〇2584 Λ7 __B7 五、發明説明(3) 降低摻雜κ增加源極與汲掻的阻抗’但此方法有一限制’ 即為在影響裝置性能之前所能降低之汲極與源極濃度的程 度所限制。最後,重新設計汲極Μ求得較高霄埸與較低突 返電壓的方法亦被提出,但此違反了對於棰定,短通道電 晶體的需求。 本發明的目的在於提供一電晶體结構,其可Μ防止靜電 放電作用,且不必增加電路或材料情。 本發明之另一目的在於提供一製造此種霣晶賭的方法•其 並不比習知製造較小保護性的電晶體的技藝更為複雜。 本發明之槪述 " · 經濟部中央標準局員工消費合作杜印製 (請先閱讀背面之注意事項再填寫本頁) 本發明藉由在連接於晶片的结合襯墊之_入或輸出電晶 體的源極和汲極之間,加入一串聯電狙’以保護一積髖電 路晶Η兔於靜電放電作用。此串聯電阻被設計以升高在源 掻與汲極之間之局部電流路徑之電壓於起動橫動通道之突 返傳導的起動電壓之上。藉由升高此路徑的霣壓於起動苗 壓之上,可在鄰近路徑感應出突返傳導。因此,與其使突 返傳導沿著源極與汲極之間的局部路徑集中,而往往會沿 此路徑上燒一個洞而毀壊此電晶賵並使晶片奄無價值*毋 寧使突返傳導遍佈於通道寬度之上’此通道寬度可被設計 成大到可吸收靜電放電脈衝而不受損。 此串聯電阻的形成係由輕微摻雜於由罨閛掩蔽的基體* 然後成形並在製造中選擇性地蝕刻覆蓋於®晶體的霄閘., 源極與汲極之氧化物層而成’ Μ使一側壁氧化間隔物可自 電閘向汲極延伸一量過的量。另一側壁氧化物間隔可自電 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨0Χ 297公筇) ~ 0 - ^62584 B7 經濟部中央標準局負工消費合作社印製 五、 發明説明 (4 ) 1 1 閘 向 源 極 延 伸 0 該 氧 化 物 層 的 m 擇 性 蝕 刻 在 霣 閛 末 梢 的 側 〆 ... 1 1 壁 氧 化 物 的 末 端 暴 露 出 基 體 的 表 面 可 使 源 極 與 汲 極 區 域 1 1 及 接 觸 成 形 〇 —· 基 體 的 輕 摻 雜 區 域 被 留 置 在 延 伸 的 側 壁 氧 請 1 先 化 物 之 下 提 供 一 霄 阻 串 m 於 汲 極 與 通 道 之 間 並 可 9 閲 讀 1 背 1 可 随 意 地 提 供 另 一 電 (51 串 聯 於 源 極 與 通 道 之 間 〇 逭 些 1 | 量 過 的 電 阻 可 防 止 或 減 輕 靜 甯 放 霜 作 用 的 損 害 〇 意 事 1 選 擇 性 地 蝕 刻 的 側 壁 氧 化 物 提 供 有 . 表 面 覆 蓋 » 其 為 習 項 再 1 1 填 1 知 之 非 均 質 地 蝕 刻 的 側 壁 氧 化 物 間 隔 物 所 不 能 有 因 其 在 本 百 I 長 度 上 被 安 置 於 在 電 閘 區 域 與 基 體 之 間 轉 角 的 小 質 量 所 限 1 1 I 制 〇 在 實 行 選 擇 性 側 壁 蝕 刻 之 後 本 發 明 的 白 我 排 列 的 源 1 1 極 與 汲 搔 區 域 就 可 成 形 並 η 由 約 為 該 選 擇 性 蝕 刻 側 壁 的 1 1 長 度 而 非 習 知 技 藝 的 間 隔 物 的 短 且 萁 質 上 固 定 的 距 離 9 訂 1 而 與 電 閘 區 域 分 開 〇 經 由 本 發 明 並 且 可 能 消 除 位 於 不 需 1 I 靜 電 放 電 作 用 防 護 的 延 伸 側 壁 氧 化 物 間 隔 物 如 在 某 些 電 1 1 | 路 中 鄰 接 於 源 極 處 另 方 面 在 鄰 接 於 汲 棰 處 提 供 一 1 1 缝 延 伸 側 壁 氧 化 物 層 卻 可 改 良 電 晶 體 的 性 能 與 靜 η 放 電 作 用 的 防 護 〇 此 種 改 良 為 非 均 質 的 蝕 刻 與 矽 化 物 遮 沒 作 用 等 i I 習 知 技 藝 所 無 法 達 成 〇 1 I 選 擇 性 地 蝕 刻 側 壁 氧 化 物 並 不 需 要 使 用 於 矽 化 物 遮 沒 作 1 1 I 用 中 的 額 外 氧 化 物 層 亦 不 需 要 用 於 形 成 該 層 之 額 外 加 工 ί 步 驟 〇 再 者 « 因 為 源 極 與 汲 極 摻 雜 為 較 該 技 術 中 的 遮 沒 作 1 ί 用 為 早 濃 摻 雜 區 域 仍 僅 藉 由 間 隔 氧 化 物 的 長 度 而 與 電 閘 1 1 區 域 分 開 〇 而 且 , 在 習 知 技 藝 中 之 濃 摻 雜 與 高 傳 導 區 域 上 1 I 的 遮 沒 作 用 的 長 度 必 須 大 到 足 Μ 達 成 充 分 的 霣 姐 -9— 9 此 使 得 1 1 1 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公雄) 262584 A7 B7 五、發明説明(5 ) 電晶體變得無意地大。相反地,本發明之輕摻雜區域為更 具抵抗力,因此在横向的長度可被做的更小。此導致了在 一較小區域内的改良的電流散佈。因為每一輸入/输出電 晶體的寬度有數百微米,且一晶片上可存在有数百個此種 電晶體,本發明之空間節省優於習知技藝之遮沒作用為貨 真價實的。 圖式之簡單說明 圖1A至圖1D為習知之形成輸出全氧半導體埸效電晶體的 順序之横剖面圖。 圖2為由習知之矽化物遮沒作用程序所形成之輸出全氧 * 半導體埸效電晶體之横剖面圖。 圖3為本發明之第一輸出緩®區具艏例的横剖面圖•其 具有延伸側壁氧化物層與輕摻雜區域。 圖4為圖2之習知輸出全氧半導體埸效電晶體的俯視圖。 圖5為如圖3所示之具體例的輪出嫒衝區的俯視圔。 圖6為本發明之輸出嫒衡區的第二具體例,其具有一暴 露以供矽化之電闸。 經濟部中央標準局貝工消費合作社印51 (請先閲讀背面之注意事項再填寫本頁) 圖7為本發明之第三具體例,其顯示有一赛露以供矽化 之電閘與一僅延伸一側之氧化物層。 圖8為當全氧半導體埸效電晶體受到雙極性突返傅導時 的電壓對電流的座標圖。 圖9為一靜電放笛作用防護裝置之部分透視圈° 圖10為本發明之輪入/輸出收發兩用連接於一结合襯墊 的俯視圖。 __ 一 R -_ 本紙張尺度適用中阈國家標專(CNS ) Λ4^1格(2丨〇y:W公筇) Λ7 ^62584 B7 五、發明説明(丨;) 本發明之詳细說明 首先如画1A所示,習知技藝之全氧半導體埸效笛晶趙N 通道(N通道全氧半導髖)輪入或輸出電晶體的形成係由基 體25表面20上之埸氧化物15列的形成開始。基體25通常是 一 P型矽晶片,Μ用於如本例之H通道裝置,且埸氧化物15 係由畏於S 20内與上之二氧化矽所形成。置於埸氧化物15 列之間的是一已生長並由多晶矽電閛35所覆蓋的二氧化矽 30之介電質層。該分隔電閘35與表ΪΓώ 0的闼緣層30即為電閘 氧化物30。 圖1Β顧示在多晶矽電閘35與埸氧化物15列之間之基體25 内的Ν型輕摻雜汲極k域40的形成。随後,一覆Μ埸氧化 物15,表面20,電關氧化物30與爾閘35之覆Μ氧化物層45 亦被形成。 圖1C顯示了在圖2結構上之習知非均質覆蓋蝕刻的結果 。小側壁氧化間隔物50被留Μ覆Μ多晶矽霣閘35與氧化物 層30之邊緣55及56。當蝕刻暴露了區域80與81時,由於在 表面20與邊緣55及56相接的步味時的氧化物層45的較大厚 度,在非均質蝕刻的控制期間之後,疸些間隔物50仍保留 著。 圖1D顯示了在自我排列,濃摻雜Ν +區域之基體25植入Κ 形成一源極70與一汲掻75的结果。表面20的暴露區域80與 81即被加熱並暴露於一難熔金臑Μ退火而韌化此被植入的 基體25並在暴露區域80與81上形成矽化物。一矽化物區域 82因此鄰接源極70,而另一矽化物區域83則郎接汲極75° __ 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X 297公雄) (請先閱讀背面之注意事項再填寫本頁) 、-° 線! 經濟部中央標準局貝工消費合作社印製 ^^2584 A7 B7 經濟部中央標準局員工消f合作社印裝 五、 發明説明( 7) 1 1 | 雖 然 沒 有 顯 示 » 但 電 閘 3 5的頂端8 5亦可塗上矽化物或氧化 / 1 1 I 物 層 〇 習 知 的 程 序 即跟著將霜閘30的頂端85 1 源極7 0和汲 I 極 75的 矽 化 物 區 域 82和 83 > 與 外 來 線路 相 接 〇 此 末 顯 示 在 請 1 圖 上 之 外 來 線 路 可 能 包 括 —- 结 合 m 墊, 其 可 供 應 一 靜 電 放 讀 背 1 1 電 作 用 而 摧 毀 介 電 質 電 閘 氧 化 物 30 。由 於 電 閘3 5的傳導性 1 1 » 靜 電 放 電 作 用 的 損 害 最 常 發 生 在靠近電閘35底部88與邊 事 項 再 填 1 | 緣55與56交接 的 轉 角 86與87處 〇 1 丄 習 知 技 藝 的 小 間隔物50有 兩 個 的0 第 一 是 空 間 性 地 分 本 頁 1 隔 暴 露 得 矽 化物8 2與 8 3的 源 極 —J 汲極 區 域 與 電 閘 電 極 55 1 I 與5 6的側壁 〇 沒 有 這 些 間 隔 物 δ夕 化物 會 在 電 閘 電 極55與 1 1 I 56的側 壁 上 形 成 * 並 對 矽 化 物 區 域82與83供給 一 傳 導 路 徑 1 1 > 而 導 致 此 裝 置 失 效 0 矽 化 物 源 極 -汲極的结合是欲賴由 訂 I 減 少 源 極 -汲極區域的寄生電胆而提高先進全氧半導體技 1 I 術 的 成 就 〇 側壁間隔物5 0的 第 — 俩 目的 在 於 為 了 濃 摻 雜 源 1 1 極 -汲極區域70與75的形成而提供- -自我排列的掩蔽 而 1 1 容 許 了 輕 摻 雜 區 域90與95的形成 〇 這些 輕 摻 雜 IS 域 為 了 一 線 供 給 之 應 用 電 壓 而 藉 由 略 為 突 然 地 终止 汲 極 電 位 而 在 裝 置 1 1 1 的 汲 極 中 降 低 尖 峰 電 埸 〇 此 種 尖 峰 電埸 的 降 低 減 少 了 在 通 1 1 道 中 之 熱 載 子 的 生 成 因 而 改 善 了 短通 道 的 可 靠 度 與 裝 置 1 | 的 穩 定 度 〇 當 習 知 側 壁 間 隔 物 5 0的 結合 對 上 述 理 由 有 益 時 | > 其 由 靜 電 放 電 作 用 的 敏 感 度 的 觀 點而 卻 是 有 害 的 〇 矽 I 1 化 物 區域82與 83避 開 了 先 前 對 裝 置 提供 防 止 靜 電 放 電 作 用 ( 1 之 被 ait. 動 電阻70與 75 - 而 在 區 域90與 95的 小 的 輕 摻 雜 汲 極 電 1 I 阻 尚 不 足 Μ 對 此 補 償 0 再 者 f 靜 Μ 放霜 作 用 可 溶 化 在 矽 化 1 1 I 物 區 域82與83内 的 金 屬 〇 此 金 屬 即 沿著 由 該 作 用 造 成 並 引導 1 1 本紙張尺度適用中國國家標隼(CNS ) Λ4規格(210X297公梦) 10 Λ7 ^62584 Β7 五、發明説明(8 ) (請先閱讀背面之注意事項再填寫本頁) 在源極70與汲棰75之間的埸線流動·而增加了沿埴些埸線 , 上的電導。此種來自靜霄放電作用的不穗定能量敗布畲形 成連接源極70與汲極75的永久金屬细絲或熵過基體25的洞。 圖2願示了類似_1的结樽|但具有另外的步驟及用於矽 化物遮沒作用的另外材料。一氧化物層100覆蹵了除了被 随後成形於矽化物内的暴露區域80及81 Μ外的埸氧化物15 ,電閘35·間隔物50與基體25的表面20。該區域80與81係 Μ習知之光蝕刻法而由氧化物層1 0 0加Μ蝕刻,Μ使矽化 物在逭些區域成形。為了要在汲極75上的矽化物83與電閘 35的邊緣56之間加入防止靜霜放電作用的電胆*可見到瀟
I 摻雜汲極75沿著表面20延伸更多。如Μ注,輕摻雜區域40 的部分90與95亦添加有串聯電阻。濃摻雜汲極75的高傅導 性需要在電閘35與汲極矽化物83之間具有相對地大的距離 ,其亦必須有大的距離Μ達成免除靜電放電作用所爾之充 分電阻。源極矽化物82較汲極矽化物83更接近霣閘35,在 鄰近源極矽化物82之處亦需要較少的靜堪放電作用防護。 經濟部中央標準局負工消費合作社印製 現請參見圖3·本發明之輸入或輸出電晶體的第一具體 例顯示包括有形成於矽化物基體25的表面20的埸氧化物列 15,一電閘氧化物30與電閘35則如同上述之習知技藝般地 形成。在電閘氧化物30與埸氣化物15之間形成有相對廣闊 的輕摻雜汲極40。如同習知技蕤,一覆蓋介電霣氧化物靥 45在埸氧化物15,表面20,電閘氣化物30與電蘭35的頂端 形成。然後氧化物層被加以掩蔽,並選揮性地蝕刻Μ暴露 出供矽化物用的表面20的區域80與81。氧化物45的選擇性 t-t 本紙張尺度適用中國國家標準(CNS ) Λ4規格(2丨0X 297公#_ ) 262584 Λ7 ΙΠ 五、發明説明() 蝕刻更容許曆102與103的形成,此曆102與103自霣閜35與 , 笛閘氣化物30更側向延伸,並超過如圈1之由習知技蕕的 非均質的蝕刻所產生的氧化間隔物50。 為了方便與經濟,本發明之選擇性蝕刻的施行係首先設 造一掩蔽以覆蓋希望被保持完整的氧化物45的區域,如用 K形成氧化物層102與103的區域,並暴露希望被移除的氧 化物45的區域,如用於形成矽化物區域80與81的區域。一 隔 間f 壁入 側输 的在 通如 普. 得成 使形 行上 施路 被電 即 的 刻 _ 蝕防 物用 化作 氧電 隔放 間電 燦靜 乾要 準需 標不 (請先閲讀背面之注意事項再填寫本頁) 可 料 材 緣 絕 霣0 他45 其曆 若物 ’ 化 是氧 的於 意用 注被 要可 需,料 。 材 腳種 柱此 形則 方, 的刻 内飩 置K 裝加 選式 由方 賴此 由由 經。 則内 5 , 2 的體 成基 形於 法生 入產 植而 子81 離與 由80 好域 最區 , 的 域露 區暴 雜刻 摻触 濃性 擇 % 0 化害 韌損 火能 退可 被的 P 5 B 2 體體 基基 此矽 〇 晶 5 ? 7 多 掻的 汲起 m 與 弓 70法 極入 源植 有子 成雔 形由 則 於 汲 接 鄰 3 8 域 區 物 b 2 /1 8 矽域 , 區 70物 極化 源矽 接與 鄰30 2 J 8 物 域化 區氧 物閘 化電 矽在 層 物 化 氧 之 間 之 -a 對往 。 正K75 矯如極
的 2 ο 1X 成丨 經濟部中央標準局員工消费合作社印製 度 長 的 5 ο 11 分 部 1 的 ο 4 域 區 雜 摻 輕 制 控 可 為 視 被 可 度 長 阻 罨 聯 串 的 10間 分之 部82 此域 榷 源 與 6 8 角 轉 於 位 如 有 用 作 緣 邊 在 地 樣 同 Μ 0 物域 化 矽 的 上 之 區 物 化 矽 與 控 可 為 視 被11 可分 度部 長此 的’ 03度 1 長 層 2IJ1S 物 ο 化11 氧分 之部 間一 之的 ο 4 域 區 雜 摻 輕 汲- 與 7 8 角 轉 於 位 如 有 用 作 域 區 物 化 矽 的 上 之11 極與 姐 電 聯 串 的 間 之 物 化 氛 壁 側 由 藉 可 阻 電 總 的 供 提 所 分 部 由 此 因 5 05而 面 蔽 掩 本紙張尺度適用中國國家標準(CNS〉Λ4規格(210X 297公绛) ^62584 A7 經濟部t央標準局貝工消費合作社印製 Β7 五、發明説明(j.U) 加Μ調整。本具體例之對稱的輕摻雜區域105與110或許對 雙向罨晶«I較為合«,並有一 0.3微米到6微米的通道長度 。如Μ下將述,輕摻雜區105與Π0的確實長度可加以特製 Μ供應一最佳化之防止靜電放電作用的结構。 輕摻雜區域105與110之些許長度亦賴由分敗靜電放霣電 流的路徑Μ防止靜電放電作用之損害。沒有逍些輕摻雑區 域105與110,在源極70,電閘35與汲掻75的任何組合之間 的最短電路為沿著表面20。高傳導矽化物表面區域82與83 亦傾向於將電流沿著表面20集中。在靜電放®作用期間’ 轚流的較集中將傾向於增加由該作用造成的損害。輕摻雜 區域105與110傾向於分散電流逭雛表面20,增加對靜轚放 電作用的容忍度。 值得注意的是,基體25可Μ是Ν型矽,源捶70與汲極75 可以是摻雜的Ρ+,而輕摻雑汲極40則摻雜類似的帶《離子 • Μ形成Ρ -通道爾晶體(Ρ通道全氣半導體)。相同的*互 補的Ν通道與ρ通道裝置(互補全氧半導體)可被形成。然後 即可跟隨進行習知的互補全氣半導體的製造流程。輕接雑 植入區40與濃摻雜區域70與75可W上面槪述的成形步朦而 較先摻雑,Μ代替或附加於上述之自我排列的摻雜法。 將圖3與画1相較顯示了本發明的某些優點°本發明的6 摻雜區域105與110可較習知技轻的部分9〇與95更為延伸· 就如同本發明的側壁氧化物層102與103可較習知技藝的間 隔物50更為延伸。由於習知技藝施行的非均質牲刻的原因 ,習知技藝之間隔物50的鳋大檐向長度被有效地限制於氧 本紙張尺度適用中國國家榡準(CNS ) Λ4規格(210X 297公犛) (請先閱讀背面之注意事項再填寫本頁)
^62584 Λ7 經濟部中央標準局員工消费合作社印製 B7五、發明説明(I t) 化層45的厚度或由表面20至霄閘35的頂端85的高度之較小 者。輕摻雑區域105的些許畏度在源極70與ffi閛35之間形 成一較部分90所提供者為大的串聯電阻。同樣地’輕摻雜 區域110的顯著長度則在霄閘35與汲極75之間形成一較部 分95所提供者為大的串聪電阻,此提供了改良的對靜霣放 電作用的防護。 將圖3與圖2相較顯示了本發明的其他優點。除了較画2 之區域40小的尺寸,相較於在轉角87與由矽遮沒作用提供 了汲極75上的矽化物表面80之間的較大距雛,輕摻雜區域 110可提供更多的電姐。此是由於輕摻雜區域110的單位霄 « 阻較矽化物遮沒結構之濃摻雜汲極75的單位霣阻高的緣故 。再者,與本發明相較,矽化物遮沒结構爾要更多的垂直 空間與材料,也爾要多餘的水平空間與材料。由於遮沒氧 化物100的成形,矽化物遮沒作用亦較本發明所爾要增加 至少一多餘的加工程序。因此,如圖2所示之矽化物遮沒 作用,雖然提供較圖1之間隔氣化物50更多的靜電放電作 用防護,卻提供較本發明少的靜電放電作用防護,且爾要 更多的空間與材料。 琨請參見圖4,由圖2之矽化物遮沒氧化物W100所形成 之習知技藝裝置,位於其汲極接觸點115與锺閘35之間的 大分隔可由此輸出電晶體之頂的視界看到。如以往所注意 的,此技術所需要的大分隔是由於位於霣W35與汲極矽化 物83之間的大部分空間之下的汲棰區域40的相對地高傳導 性所致。源掻接觸點120,電閘接觸點125與源極矽化物區 -—Μ--- (請先閲讀背面之注意事項再填^本頁) i -a Μ 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210Χ 297公释) A7 ^62584 B7 五、發明説明(.1.,?) 域82亦顯示出來Μ供參考。 IL--------ίπ-- (請先閱讀背面之注意事項再填寫本頁) 相形之下,由本發明技術所製的輪出電晶體的頂端之一 部分可由圖5看見在汲極接觸點115與電閘35之間具有非常 小的分隔。依此情形,當使用本發明於較佳的靜笛放電作 用免除時,在積體電路上亦可使用較小的_入/输出電晶 體。 圖6顯示了本發明之第二具體例,其中電閘的頂端85亦 可藉由選擇性蝕刻而暴露。此可使頂端8 5的矽化物用於其 後的金臑化以及與其他電路(未画示)的互相連接。画6中 顯示的號碼亦涉及前幾個圖中的相當號碼所代表的相同部 « 分。通常,圖6中所顯示的结構係使用於希望霣閘35有低 電阻處,因為其上有矽化物形成。 經濟部中央標準局員工消費合作社印製 為了最佳的裝置性能與靜電放爾作用的免除,氧化物暦 102與103的可控制的長度可與區域105及110的摻雜澹度合 作,Μ被用於裁製輕摻雜區域105與110的延伸。對一典型 的Ν通道全氧半導體埸效電晶體而言,可能較希望輕摻雜 區域110的長度較輕摻雜區域105的長度為長。此可能也有 益於避免熱載子效應,其可Μ類似於靜電放電作用,但較 靜電放電作用不起眼地,毀壞電閘氧化物。 圖7描述了本發明之另一具體例,其中氧化物曆45的理! 擇性触刻在多晶矽電閘35的邊緣56與汲極75之間留置了一 側壁氧化物層103,此導致了一在電閘35與汲極75之間之. 顯著長度的輕摻雜汲掻區域110。大部分的霣閛 35的頂端 85已藉由蝕刻而暴露,Μ促成其後矽化物在電閘35上的成 本纸张尺度適用中阀阀家標準(CNS ) Μ規格(2丨ΟΧ297公犛) 1-5- Λ7 B7 經濟部中央標_局貝工消费合作社印製 五、 發明説明(丨:〇 1 | 形 〇 一 標 準 側 壁 氧 化 間隔物 102被留 1置於閛氧化物3 0的邊 1 I 緣55與源極70之間防止自 源 極 至 霣 閘 的 矽化 物 成 形 0 在 1 本 具 體 例 中 1 此係藉由將源極70與霣閘的 一部 分 暴 露 於 用 請 1 1 1 習 知 光 刻 蝕 刻 而 成 的 間隔物 而 加 以 完 成 0 此在 源 極 端 以 用 先 閲 ik 1 於 習 知 技 藝 之 側 壁 間 隔物的 類 似 手 法 t 形 成一 側 壁 氧 化 間 背 1¾ 1 I 之 1 隔 物 102。 此氧化間隔物102減 少 了 在源極70與霣閛35之間 注 意 1 I 事 1 的 電 胆 , 為 了 那些在源極70與電閘35之間不補要防止靜霣 項 1 填 -JL, 放 爾 作 用 的 霣 路 的 改 良之霄 路 性 能 , 窜 閘35係 由 輕 摻 雑 源 寫 本 r w — I 極 區 域 105供應。 頁 、—, 1 1 側 壁 氧 化 物 層 102與103的 最 佳 長 度 > 與 由輕 摻 雜 源 極 與 1 1 汲 極 區 域 102與103#供給之 最 终 串 聯 電 姐 牽涉 到 防 止 靜 電 1 | 放 電 作 用 與 性 能 要 求 之間的 妥 協 通 常 較 大的 靜 霣 放 罨 作 訂 I 用 防 護 伴 随 有 較 大 的 串聯電 阻 而 改 良 的 電路 性 能 通 常 爾 1 1 I 要 較 小 的 串 聯 甯 m 〇 依此, 本 發 明 亦 容 許 一方 式 Μ 最 佳 化 1 1 其 性 能 與 電 路 的 靜 電 放電作 用 媛 和 其 為 藉由 裁 製 m 擇 性 1 1 蝕 刻 之 側 壁 層 的 畏 度 以逹到 一 最 佳 之 串 聪 霣阻 0 例 如 * 對 I _. 用 作 輸 出 緩 衡 區 的 典型電 晶 m 1 餚 近 汲 極處 的 靜 電 放 霣 1 I 作 用 防 護 更 為 必 要 » 而側壁氣化物層103可較曆102為大Μ 1 1 1 增 加 由 輕 摻 雜 汲 極 區 1 10提{ 共的電阻 ,如圖5與6所示 。在 1 1 另 一 方 面 t 一 雙 向 電 晶體如 圖 所 示 賴 由 如画3與圖6所示 之 轘 摻 雜 區 域105與110之實質 相 同 的 長 度 而 串聯 於 霣 閘 與 源 1 極 及 汲 極 之 間 > 而 由 此得到 相 同 靜 電 放 霣 作用 防 護 的 利 益。 1 1 I 輸入/輸出電晶體共通地具有通道長度 ,其為源棰與汲 1 1 極 之 間 的 距 離 » 此 長 度遠較 通 道 % 度 為 小 >此 寬 1忾 度 可 例 舉 1 1 1 本紙張尺度適用中國國家標率(CNS ) Λ4規格(210X 297公廣) ^62584 B7 經濟部中央標準局貝工消費合作社印製 五、 發明説明(14) 1 1 如 白 圖5之多晶矽霄閘35延伸的方向來測最的距離。 而之 , 1 1 所 Μ 有 此 一 小 的 畏 寬 bb 的 理 由 是 此 可 容 許 快 速 1 高 功 率 的 1 窜 晶 體 櫬 能 t Κ 與 積 體 爾 路 晶 片 外 面 的 電 路 相 交 流 f 或 克 請 1 先 服 晶 Η 内 部 所 逋 遇 的 負 荷 〇 此 大 的 通 道 寬 度 其 可 能 為 數 閱 1 I 百 微 米 (相較於約- -微米的通道長度) 9 可 經 由 梢 過 通 道 的 背 ιέ 1 I 意 1 1 雙 極 性 突 返 傳 導 而 用 於 吸 收 靜 笛 放 電 脈 衝 〇 然 而 1 本 發 明 1 | 事 1 之 測 試 顧 示 通 道 寬 度 的 增 加 在 降 低 突 返 傅 導 發 生 時 的 爾 壓 項 再 1 導 i 有 一 較 小 的 效 力 » 此 電 壓 亦 稱 為 起 動 爾 壓 〇 此 現 象 之 理 由 本 頁 I 為 一 旦 突 返 傳 導 被 起 動 » 通 常 沿 著 一 局 部 路 徑 而 流 過 此 一 1 1 傳 導 源 起 之 路 徑 導 致 來 白 靜 電 放 電 脈 衝 的 m 霣 流 流 m 該 1 1 路 徑 $ 而 非 利 用 用 於. 電 流 流 動 的 大 的 通 道 寬 度 〇 1 1 現 請 參 照 圖 8 一 -用於突返傳導之電晶體的霣流(I)對 電 訂 I 壓 (V)圖顯示並沒有電流流經該裝置的源棰與汲極之間 1 I 直 到 電 壓 到 達 起 動 電 壓 (Vt) 〇 —» 旦 突 起 傳 専 被 敗 動 電 流 1 1 增 加 且 在 源 極 與 汲 極 之 間 的 電 壓 滅 少 〇 只 要 霣 壓 維 持 在 保 1 I 持 電 壓 (Vh )之 上 9 突 返 霜 流 就 會 m 鑛 流 動 0 在 突 返 傅 導 發 城 > 1 生 後 Vh 電 壓 之 上 增 加 電 m 為 提 供 電 流 的 大 董 增 加 * 如 在 1 I Vh 之 屈 曲 點 Μ 上 的 圖 之 陡 峭 向 上 的 斜 率 所 示 〇 1 1 I 為 了 要 利 用 突 返 傳 導 吸 收 靜 電 放 電 脈 街 而 不 會 集 结 該 1 1 脈 衝 並 在 通 道 上 m 一 個 洞 9 由 於 如 圖 3之區域110之輕摻雜 } 區 域 的 緣 故 9 本 發 明 增 加 了 一 串 聯 電 姐 0 由 於 電 流 的 流 經 ! I 突 返 已 被 開 啟 的 路 徑 的 緣 故 » 此 串 聯 爾 阻 被 堪 擇 足 Μ 增 加 1 I 一 電 壓 • 此 電 壓 因 此 可 提 升 該 路 徑 的 電 壓 於 起 動 霣 壓 (Vt) 1 1 1 之 上 » 且使鄰近路徑亦等於或在vt之上 » 並 開 始 突 返 傳 導 1 1 -1 η 1 本紙張尺度適用中國國家榡準(CNS ) Λ4規格(210X 297公鑲) 262584 B7 經濟部中央標準局貝工消費合作杜印製 五、發明説明(丨:>) 1 1 。此 横 過 通 道 之 寬 與 深 之 突 返 傳 導 的 敗 佈 將 突 返 電 流 自一 / 1 1 單獨 > 集 中 的 路 徑 分 散 到 —» 寬 的 地 帶 > 此 地 帶 可 延 伸 該通 1 道的 寬 與 深 0 ^-N 請 1 為 了 遊 免 對 該 通 道 造 成 m 害 m 流 的 散 佈 必 須 在 路 徑上 先 閱 讀 1 的電 流 已 超 過 最 大 非 破 m 電 流 密 度 (I m ) 之 前 發 生 » 此 最大 背 面 之 1 1 非破 壊 電 流 密 度 可 藉 由 測 試 類 U 的 裝 置 而 驗 地 決 定 。為 注 意 事 1 1 了免 除 靜 電 放 電 作 用 * 由 於 電 流 散 佈 使 突 返 電 流 流 過 的通 項 再 填 J 道的 面 積 必 須 大 於 來 白 靜 電 放 電 作 用 的 電 流 除 Μ I m 0 換另 本 頁 '--- 1 一個 方 式 說 將 Im沿 與 爾 流 流 動 梢 切 的 通 道 面 積 而 積 分的 1 1 I 結果 必 須 大 於 靜 電 放 電 電 流 0 靜 電 放 電 電 流 可 用 已 知 的靜 1 1 電放 電 參 數 來 估 計 如 ”人體横型” 的2500伏特霣壓 在人 1 1 與結 合 襯 墊 之 間 約 1 500歐姆 的 内 部 霣 m 〇 其 他 靜 窜 防 護作 訂 | 用之 故 障 防 護 標 準 如 "櫬器模型” 或 其 他 因 特 殊 應 用 所選 1 I 的參 數 > 也 可 代 替 施 行 〇 1 1 I 現 請 參 見 圖 9 t 一 •形成本發明之靜電放電作用防護結構 1 1 的半 導 體 基 體 之 摻 雑 斷 面 的 透 梘 圖 顯 示 包 括 濃 摻 雜 的 源極 1 120與汲極122及 -- 輕 摻 雜 汲 極 延 長 區 124 ,與- -置放於該 1 | 延長 區 124與源掻1 20之 間 的 相 反 傳 導 型 通 道126 。該通道 1 I 1 26具有- -分隔源掻120與 延 展 區 1 24的畏度 L c ) ,以及與 1 1 該長 度 (L ,c)呈横 向 之 寬 度 (W)與高度 D) 〇 該 汲 極 延 展 區 } 1 124具有類W通道126的县與寬 9 該延展區在汲極122與通 1 1 道126之間的長度為Ed 0 1 1 為 了 決 定 經 由 本 發 明 之輕摻雜汲極124所增加的必須電 1 1 | 阻大 小 9 Μ 確 保 在 損 害 發 生 之 前 突 返 m 流 巳 分 敗 t 傅導 1 1 _± 〇 1 木紙张尺度適用中阀阀家標準(CNS ) Λ4規格(2IOX2W公犛) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標隼(CNS ) Λ4規格(210X 297公楚) Λ7 B7 五、發明説明αι;)
Im電流之局部路徑的串聯電姐Us)必須足以使該路徑的電 , 壓等於或超過Vt。該串聯電阻(Rs)係為突返傳導期間(如 圖8之圓弧向上斜率部分所圖示)之通道中的®阻與汲極之 輕摻雜延展區的電胆之和。通道中的霜阻等於突返時的通 道罨阻係數(Pc)乘以通道長度(Lc)並除K通道面積(Ac) ° 該通道面積(Ac)等於通道寬度(W)乘Μ高度(D),並且在數 量上必須等於延展區124的面積(Ad),因此此兩面稹可Μ 僅註記為Α。在汲極之輕摻雜延展區的電阻係等於可由摻 雜澹度與劑最決定之該輕摻雑區域的電阻係數(Pd)’乘以 輕摻雜長度Ed,除Μ與該畏度Ed正交的延展區面積A°由 % 限制每一路徑的電流小於I"!可推得:
Vt-VH
-g ImA R s 將其代入串聯電阻(R s )的公式中: L c Ed
並解Ed就可決定餺要供應M免除靜甯放®作用之輕摻雜汲 極延展區的長度(Ed): V t - Vh - p c L c Ira
Ed έ -- I ίο p d 在提供此横過通道之突返傅専的敗佈時,產生的電歷必 ---LQ—=- --=-------{------1T------ (請先閱讀背面之注意事項再填寫本頁) 262584 Λ7 B7 五、發明説明(i 須被維持在一最大非破壞電臞(Vg),在此霄懕之上,閘氧 化物可能會被摧毀。因此,一靜爾放爾電流Uesd)’其可 能為250〇ν/1500Ω或另選的安培數,乘WRs必須小於或等 於 Vg-Vri ·· Iesd Rs^Vg-V/4 或
Iesd(p oLc+p dEd) (請先閱讀背面之注意事項再填寫本頁)
Vg-VH 經滴部中央標準局貝工消費合作社印製 現請參見圆10,一輸入/桷出收發兩用懺130的俯視圖顧 « 示有一位於收發兩用機130之汲極區域135與輪入/輸出端 子或結合襯墊138之間的金臈連接133。在源棰區域144與 Vss之間的金屬連接140提供一用於靜電放爾脈衝的路徑’ 依據本發明,此靜甯放電脈衝通過該收發兩用機I30而不 會造成損害,並被電源供應器或地面吸收。虚線長方形指 示了輕摻雜汲極延展區148的界限,此延展區148在搏近多 晶矽電閘146的邊緣终结。在爾閘146之下與在延展區148 和源極區域144之間具有未圖示的通道。須注意的是在此 留有空隙的收發兩用機内的通道寬度(W)為每一個別通道 寬度150的4倍。 Μ上討論的最佳化裝置幾何可賴由表面尺寸而更便利地 被計算。如此例*定義Iniax為毎一通道寬度(V)撤米的最 大非破壊性突返電流,Rsh為輕慘雜區域124的薄板霣阻’ 則横過通道之平均散佈的靜電放電電流不能超過非破壊性 *1Τ Λ ! 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公犛) 20 -Ο Λ - ^62584 Λ7 B7五、發明説明(l(s) 電流的要求變成: V ^ Iesd/Imax 限制毎一横截面之®流小於或等於I η a X可得到輕摻雜汲 極之畏度: (Vt-VH)-Imaxp c Ed 2 --— I m a X R s h 提供足夠的寬度M保持横過串聯霣阻Rs的霣壓降在最大 非破壊性笛閘電壓VgM下,可寫成: 攀 Iesd[p c + RsH Ed]/[Vg-VH] 輕摻雜汲極區域的摻雜可在裝置成形期間加以調整使其 濃度在IX 10 17與5X10 19離子/平方公分之間,或 100-5000歐姆/平方的薄板霜阻。通道的寬度(W)可在小於 100微米至大於300微米的範圍,而通道長Lc可在1撤米的 位數以誘發突返傳導。輕摻雜汲極延展區的長度(Ed)可在 0.3微米至6微米之間,較佳的為在〇.5微米至2微米之間, 並至少與通道長度(Lc) 一樣大。 (請先聞讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作杜印製 本紙張尺度適用中國國家標準(CNS ) Λ4現格(210X 297公釐) —~24~=
Claims (1)
- 4 8 5 2 6 2 ABCD 申請專利範圍 1.—種用於積體爾路晶片Μ防止靜甯放霣作用之裝置 包含有: .一半導髖基體,其上具有一端 一放電结構,其位於該基體内 濃摻雜區而形成有一源極與一汲 導型的通道,該汲極連 *該結構具有的特擻為 該源搔與該 電壓,在該 經濟部中央標準局員工消費合作社印製 徑的最大非 一該第一 極與該通道 ,使得沿著 該源極與該 壓的爾壓, 突返傳導。 2 .如申請 徑横過的該 自靜電放電 3 .如申請 徴為在該突 分隔該源極 區的特微為 畏度(Ed), 汲極之間的路 霄壓之上*該 破壊性電流密 « 傳導型式的輕 的汲極延展區 該路徑的該最 汲極之間,沿 而在該源極與 該端子 起動電 徑的突 突返傳 度, 摻雑區 ,並具 大非破 著該路 該汲極 子以與基體相傳訊, ,並具有第一傳導型式的 極,與置於其間之第二傳 且該源極位於該端子末梢 厢,在該爾®之上•沿著 返傳導會被起動,一保持 導會被維績,與沿著該路 域·其形成有一分隔該汲 有一爾阻,與該路徑串聯 壞性爾流密度的流動,在 徑,產生一超過該起動電 之間的鄹近路徑上,起動 專利範圃第1項所述之裝置,其中沿著由該路 通道面積積分的該最大非破壊性《流密度較來 作用,流經該端子的霜流為大。 專利範圍第1項所述之裝置,其中該通道的特 返傅専期間的通道電阻係數(pc)*並具有一 與該汲極延展區的長度(Lc),其中該汲極延_ 一電阻(Pd),並具有一分隔該汲極與該通道的 及 本紙張尺度適用中國國家標肀(CNS)A4規格(210X297公赘) ί 1 _ (請先閱讀背面之注意事項再填寫本頁) 262584 ABCD 六、申請專利範圍 Λ8 C P d P 壓 霄 動 起 該 為 t V 0 中度 其密 流 霣 大 最 該 為 ffl I 壓 宵 持 保 該 為 藉1 有 含 包 3 其 置 裝 之 述 所 有 具 物 化 氧 閘 該 閘 電 之 隔 ai 分 項值 1 ϋ 第通 圍該 範與 利而 專物 誚化 申氧 如閘 4.1 由 大放 Μ 最電乘 該靜 , 中著差 其沿懕 , 於霄 擞大的 特差間 的的之 歷壓極 電電汲 性持該 壞保與 破該極 非與源 大壓該 最電在 非電沿 物,阻 化徑爾 氧路的 閘該徑 性的路 壞流該 破電著 差 的 電㉖度 ^ 保 — 與 項 該lr度 與第寬 壓圍.’ 電IB度 助利良a9 -ns …τ- 起專的 該請交 Μ申正 除如圼 並 5 致 , 大 有 道 通 該 中 其 置 裝 之 該 與 極 源 該 隔 分 度 畏 該 返放 突電 該靜 之自 量來 測且 面-表度 之高 體該 基與 該度 由 長 1 該 圃於 包大 度倍 高數 該為 ’ 度 區寬 展該 延, 極流 汲電 破 大 最 該 之 分 積 度 高 該 與 度 寬 該 著 沿 於 小 含 包 構 结 該 中 其 置 裝 之 述 所 項 11 第 圃 範 . 利 流度專 電密請 的流申 用電如 作性6. 電壊 入 輸1 有 (請先閲讀背面之注意事項再填寫本頁) 、tT 經濟部中央標準局員工消費合作社印製 含 包 構 结 該 中 其 置 裝 之 述 〇 所 機項 IX 用 兩 發 收 出 輸 / 第 圃 範 利 專 請 申 如 含 包 構 結 該 中 其 置 裝 之 述 所 項 第 圍 〇 範 區利 衝專 緩請 出申 輸如一8. 有 賴.1 有 含 包 5 其 置 裝 之 述 所 項 1X 第 圃 。 範 區利 衝專 緩請 入申 輸如 一9. 有 區霣 展該 延至 極道 汲通 該該 中 自 其於 ’ 大 閘為 爾其 的’ 隔度 分長 道一 通有 該間 與道 而通 物該 化與 氧極 閘汲 一 該 由在 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) Z A8 B8 C8 D8 262584 六、申請專利範圍 閘頂端之間的高度。 (請先閲讀背面之注意事項再填寫本頁) 10. 如申請專利範圍第1項所述之裝置•其中該汲極延展 區在該汲極與該通道間有一長度,其為至少與在該源極與 該汲極延展區之間的該通道的長度一樣畏。 11. 如申請專利範画第1項所述之裝置,其中該汲極延展 區在該汲極與該通道間有1長度,其為大於十分之三微米 而小於小微米。 12. 如申請專利範圍第1項所述之裝置,其中該汲極延展 區之摻雜度在10 17離子/立方公分至5X10 19離子/立方公 分的範圍之間。 * 13. —靜霄放甯作用容忍裝置,用Μ在一積體電路晶片 與晶片外之電路之間傳訊•包含有: 一半導體晶片*其表面具有一結合襯塾於其上, 經濟部中央標準局員工消費合作社印製 一電晶II,其具有表面下為湄摻雜的源極與汲極區域, 藉由一通道區域而分隔,並有一霜閘位於該通道區域之上 ,且賴由一閘氧化物層而與該表而分隔*該汲極區城與該 結合襯墊相連接,一輕摻雜汲極延展區在該通道與該汲極 區域之間, 一路徑,位於該源極區域與該汲極區域之間*具有一起 動電壓可啟動横過該通道之突返傳導,一保持霣壓以維持 該突返傳専及一最大非破壞性爾流密度, 其中,該汲極延展區有一電姐與該路徑相連·使得沿f 該路徑之該最大非破壊性甯流密度的流動提升該路徑的霣 壓於該起動電壓之上•而啟動鄰近路徑之突返傳導。 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 2. 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 、申請專利範圍 14. 如申請專利範圍第13項所述之裝置,其中該通道有 一長度沿著該路徑之方向,有-寬度與該路徑圼槓向•該 寬度為該長度的數倍大•使得梢過該寬度且平均敗佈的靜 爾放電電流之锘流密度小於該最大非破壞性電流密度。 15. 如申請專利範圍第14項所述之裝置,其中該汲禳延 展區有一長度(Ed)沿著該路徑之方向•且 E d ^ [Vt-Vn -Imzx p c]/IraaxRd 其中Vt為該起動爾壓,Vk為該保持爾壓* I»ax為每一單 位寬度之最大電流*並等於該最大非破壞性電流密度乘Μ 該通道的高度* pc為該突返傳導期間的該通道之霣阻係 _ 數* Rd為該汲極延展區的薄板電阻。 16. 如申請專利範圃第14項所述之裝置,其中該W氧化 物曆具有一最大非破壊性電壓(Vg)*且 W2 Iesd[p c+RdEd]/[Vg-V“] 其中W為該通道的該寬度,Iesd為該靜爾放電電流* /〇c 為該突返傳導期間之該通道锺阻係數,Rd為該汲極延展區 的薄板霄阻,Ed為該汲極延展區沿著該路徑的長度’ VH為 該保持霄壓。 17. 如申請專利範圍第13項所述之裝置,其更包含有一 側壁氧化物暦鄰接於該電閘與該汲S.延展區*該側壁氧化 物層自該閘氧化物沿著該表面延伸一距離,其大於自該表 面至該電閘頂端的高度。 18. 如申請專利範圃第13項所述之裝置,其中該汲極延 展區沿著該路徑有一長度,其大於0.4微米而小於3微米。 本紙張尺度適用中阀國家標平-(CNS)A4规袼(210 X 297公筇) A (請先閲讀背面之注意事項再塡寫本頁) 袈· 262584 A8 B8 C8 D8 申請專利範圍 如 有 區 展 路 S 置 _ 之 裝歐外 > ο 之 ο Η ii5 晶 所與與 項00片 3 13 1 晶 1 在 0 第其路 圍笋電 範1-SS 利8β« tsr 專在 請 hm 薄丨 申,用 延 極 汲 該 中 其 間 之 圃 範 的 方 平 訊 送 傳 間 之 置 裝 出 輸 體 基 體 入導 輸半 的 1 號 有 含 包 襯 合 結 之 面 表 該 於 近 鄰 與 面 表 1 有 具 其 , 域 訊區 傳雜 相摻 間有 之具 路處 馆而 的表 外該 體近 基靠 該在 與其 路 , 電區 的效 體有 基的 該體 在基 K 該 , 一 墊 藉襯 為合 極結 汲該 與於 極接 源連 此極 ’ 汲 掻該 汲 ’ 與隔 極分 源而 的道 式通 型的 導式 傅型 一 導 第傳 一二 成第 形一 而由 墊 化面 氧表 閘該 一 於 由位 賴其 並 , , 端 道頂 通一 該有 於具 接閘 郞電 部該 底 , 一 隔 有分 具面 其表 , 該 閘與 電而 一 層 物 該 與 層 物 化 氣 閘 該 於 接 0 於 位 其 層 物 化 氧 壁 側 , 極 端汲 末一 之 向 度 方高 的的 閘端 電頂 該該 離的 遠閘 著霜 向該 ’ 至 面面 表表 該該 著 自 沿較 並離 , 距 上此 面 ’ 表離 該距 之 一 極伸 汲延 (請先閲讀背面之注意事項再填寫本頁) •可- 經濟部中央標準局員工消费合作社印製 物 化 氧 壁 側 極 汲 該 於 接 都 其 區 展 延 雜 摻 輕 的 極 汲 - 該 大一 為 道 通 該 之 離 距 該 著 沿 及 層 有 含 包 5 其 置 裝 之 述 所 項 ο 2 第 圃 範 利 專 誚 申 如 該向. 與方 靥的 物閘 化霣 氧該 閘離 該遠 於著 接向 鄰, 於面 位表 其該 ’ 著 層沿 物並 化 , 氧上 壁面 側表 極該 源之 一 極 源 距 跨 , 1 大 伸為 延度 及 高 該 的 端 頂 該 的 閘 電 該 至 面 表 該 白 較 離 距 此 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公梵) 262584 ABCD 六、申請專利範圍 一該源極的輕撗雜部分,其鄰接於該源極側壁氧化物層 *及沿著該寬度與該跨距之該通道。 22. 如申請專利範圍第20項所述之裝置,其中該通道之 特徵為一最大非破壊性電流密度,該汲極之該輕摻雑部分 沿著該通道的寬與高而散佈突返電流,其中由該寬度乘K 該高度所形成的面積為大於一靜電爾流脈衡除Μ該最大非 破壊性電流密度。 23. 如申請專利範圍第20項所述之裝置*其具有一起動 電壓,在此電壓之上·沿著在該源極與該汲極之間的路徑 之突返傳導會被啟動,並具有一保持電壓,在此電壓之上 < •該突返傳導會被維持,並有一沿著該路徑之最大非破壊 性電流密度•其中分隔該汲極與該通道之該汲極延展區具 有一電阻與該路徑串聯,使得沿著該路徑之該最大非破壊 性電流密度的流動在該路徑之上產生一超過該啟動霄壓的 電壓,而啟動在該源極與該汲極之間之鄰近路徑之突返傅 導。 24. 如申請專利範圍第23項所述之裝置•其中該閘氧化 物層具有大於該起動電壓之最大非破壊性霣壓。 :-...................(装:: (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中阀阀家標(CNS)A4規挤(210 X 297公犛)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US18071694A | 1994-01-12 | 1994-01-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW262584B true TW262584B (zh) | 1995-11-11 |
Family
ID=22661485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW084101628A TW262584B (zh) | 1994-01-12 | 1995-02-22 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5493142A (zh) |
EP (1) | EP0739542B1 (zh) |
JP (1) | JPH09507723A (zh) |
KR (1) | KR100320354B1 (zh) |
CN (1) | CN1047027C (zh) |
DE (1) | DE69526569T2 (zh) |
TW (1) | TW262584B (zh) |
WO (1) | WO1995019646A1 (zh) |
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Publication number | Priority date | Publication date | Assignee | Title |
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-
1995
- 1995-01-12 DE DE69526569T patent/DE69526569T2/de not_active Expired - Fee Related
- 1995-01-12 EP EP95910093A patent/EP0739542B1/en not_active Expired - Lifetime
- 1995-01-12 CN CN95190969A patent/CN1047027C/zh not_active Expired - Fee Related
- 1995-01-12 KR KR1019960701888A patent/KR100320354B1/ko not_active IP Right Cessation
- 1995-01-12 WO PCT/US1995/000580 patent/WO1995019646A1/en active IP Right Grant
- 1995-01-12 JP JP7519171A patent/JPH09507723A/ja not_active Ceased
- 1995-02-22 TW TW084101628A patent/TW262584B/zh not_active IP Right Cessation
- 1995-03-02 US US08/397,584 patent/US5493142A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0739542A4 (en) | 1997-04-16 |
EP0739542A1 (en) | 1996-10-30 |
CN1136367A (zh) | 1996-11-20 |
JPH09507723A (ja) | 1997-08-05 |
DE69526569D1 (de) | 2002-06-06 |
DE69526569T2 (de) | 2002-12-19 |
US5493142A (en) | 1996-02-20 |
KR100320354B1 (ko) | 2002-06-24 |
WO1995019646A1 (en) | 1995-07-20 |
CN1047027C (zh) | 1999-12-01 |
KR960705364A (ko) | 1996-10-09 |
EP0739542B1 (en) | 2002-05-02 |
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