CN1136367A - 有最佳静电放电保护的输入/输出晶体管 - Google Patents

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Abstract

一种在输入/输出晶体管中，提供静电放电(ESD)保护的装置。安置在靠近门(35)和基底(25)的表面是一个轻掺杂区(105)。选择蚀刻侧边氧化物层(45)以便由门侧向延伸一个显著的量。将重掺杂源极(70)和漏极(75)植入漏极所在的基底中，通过侧边氧化物的显著延伸，有可能将源极与门分开。

Description

有最佳静电放电保护的输入/输出晶体管
本发明涉及具有改进静电放电抗性的半导体集成电路。
在金属氧化物半导体场效应晶体管(MOSFETs)中，静电放电(ESD)是一种已知的产生故障的原因。在ESD中，由外界因素获得一个相对大的电流脉冲，例如插件的摩擦电荷，无意地流过集成电路(IC)片的元件。初始碰到ESD脉冲的元件是典型输入和/或输出缓冲器，其是直接连接到焊片或可曝露于外面现象如ESD脉冲的端部。这样的缓冲器，其典型地是相对大的晶体管，可以被ESD脉冲所危害，或者是集成电路片上小的内晶体管可以受到危害。尽管源极典型地连接到电源且不象是给出ESD脉冲，可是该电流脉冲能由门、漏极或源极流入晶体管。通过门加到晶体管上的ESD脉冲，将破坏在门和道之间的介电门氧化物阻挡层，通过留有离子化介电或捕获电子的传导路径，或者通过在门氧化物中燃烧一个洞而导致永久危害。
来自漏极的一个ESD电流脉冲，可以流到基底、门或源极中的任一个中。对门氧化物来说，这些流动的任何一个可以同样地产生永久性危害。即使可以有几千伏的ESD脉冲。没有直接由漏极流到门，而由此脉冲引起的电波动可以毁坏门氧化物层，在20伏或小于20伏可以破坏门氧化物层。该门氧化物的损坏转嫁给该电路，集成电路片，以及经常装有集成电路片的器件，恶化其功能。
为了改进MOSFETs的速度和其它性能特征，尤其是响应问题，例如，亚微米器件发生的寄生电阻的问题，通常使用在源极、门、和漏极的表面形成硅化物层。在自一对准时称为″硅化物″的这些金属和硅的传导层进一步恶化ESD问题，从前通过减少电阻来进行保护电路免受ESD的损害。此外，如在都屋瑞(Duvvury)等人的美国专利US4,855,620所述，通过ESD现象产生的热，能熔化这些硅化物区的金属，使其沿着电力线流动而引起器件的永久短路。类似地，用于减小靠近微米和亚微米N-道晶体管的峰漏极电场的轻掺杂漏极(LDD)结构，和在某些情况中在P-道晶体管中减小短道效应，也报告了增加ESD的破坏能力。
推荐了几种方法用来改善ESD抗性，如先进的MOSFET和互补金属-氧化物-硅(CMOS)器件。一种途径是加一个附加输出保护电路以便对ESD防护，如都屋瑞等人所教导的。同样地，茹吹(Rountree)等人在美国专利US 4,692,781中公开一个输入保护电路和一个输出保护电路，将其加到晶体管上用于ESD抗性。
代替加法电路，推荐了在漏极金属接点和门边缘之间增大间距，作为一种手段将串联电阻加到输出晶体管的漏极上。然而，在硅化物的结构中，所加电阻的量是小的，这是因为是在ESD上的效应。通过硅化物出现和不出现的图案形成，″硅化物-覆盖层″允许由源极和漏极形成硅和多晶硅。所以，降低掺杂和增加源极和漏极的阻抗是阻止ESD破坏的另一种途径，但是在影响器件性能之前，受到源极和漏极浓度能够降低程度的限制。最后，推荐了重造更高电场和更低的快反向电压的漏极，但是上述运行背离稳定、短道晶体管的要求。
本发明的目的是提供一种不受ESD损坏，没有附加电路或物质层的晶体管结构。
本发明的另一个目的是提供一种制造这样的晶体管的方法，该方法比制造没有保护的晶体管的已有技术，不是更复杂。
通过连接到集成电路片的焊片上的输入和输出晶体管的源极和漏极之间，加串联电阻，本发明保护集成电路片不受ESD现象的损坏。设计串联电阻以提升在触发电压之上，源极和漏极之间固定路径的电压，而在触发电压以上开始跨接道的快反向传导。通过提升在触发电压之上，上述路径的电压，在相邻路径上导致快反向传导。因此，代替快反向传导是沿着在源极和漏极之间固定路径进行聚焦，从而，其典型地沿着该路径燃烧一个洞，损坏晶体管并造成集成电路片没用，而快反向传导促使跨接道宽散布，将道宽设计大到足以收ESD脉冲没有损坏晶体管。
当制造时，通过门掩腔的轻掺杂的基底，然后形成和选择蚀刻覆盖晶体管的门、源极和漏极的氧化层，构成串联电阻，结果一个侧边氧化物垫块向外延伸由门向漏极延伸一个测量的量。而另一个侧边氧化物垫块，可以由门向源极向外延伸。氧化物层的选择蚀刻曝露在侧边氧化物远到门端的基底表面，在此形成源极和漏极区和接点。在延伸侧边氧化物之下，留有基底的轻掺杂区，提供在漏极和道之间一个串联电阻，可选择地，在源极和道之间另一个串联电阻，这些测量的电阻阻止或减轻静电放电的危害。
选择蚀刻侧边氧化物，提供不可能以常规覆盖的表面，各向异性蚀刻的侧边氧化物垫块，将其限制在座落于门区和基底之间的角上小块范围。在进行了选择侧边蚀刻并用选择蚀刻侧边的长度分离门区，而不是已有技术短的、基本固定距离的垫块之后，形成了本发明自对准源极和漏极区。也有可能通过本发明消除对ESD防护不需要的延伸侧边氧化物垫块，例如在某些电路中邻近源极的垫块，同时提供靠近漏极一个延伸侧边氧化物层，其能改善晶体管的性能和对ESD的防护。各向异性蚀刻和硅化物覆盖层没有可能给出上述改善。
选择蚀刻侧边氧化物不需要用于硅化物覆盖层的外层氧化物，也不需要用于形成该层的处理步骤。况且，在上述技术中由于源极和漏极掺杂先于覆盖层，所以重掺杂区与门区分离仅是垫块氧化物的大小。同时，在已有技术中已知在重掺杂和高传导区之上覆盖层的范围必须大到得到足够的电阻，使得晶体管大到不希望的大。与此相对照，本发明轻掺杂区更具电阻性，所以把侧边能够作的更小。上述结果改善的电流散布在更小的区域。由于输入/输出晶体管每一个可以有几百微米宽，而在一个集成电路片上可能有几百个这样的晶体管，本发明的空间节省超过消隐的已有技术，这是根本的。
图1A～1D是用于构成半导体场效应晶体管输出已有技术系列的截面图；
图2是通过硅化物消隐的已有技术处理构成半导体场效应晶体管输出的截面图；
图3是具有扩展侧壁氧化层和轻掺杂区的本发明第1输出缓冲器实施例的截面层；
图4是图2的已有技术输出场效应晶体管的顶视图；
图5是图3所示实施例输出缓冲器的顶视图；
图6是硅化物具有曝光门的本发明输出缓冲器的第2实施例；
图7是表示硅化物曝光门和具有仅在一边扩展的氧化物层的本发明第3实施例；
图8是对于经受双极性快反向传导的半导体场效应晶体管器件的电压对电流图；
图9是静电放电防护结构的剖面透视图；
图10是连接到焊片的本发明输入/输出收发信器件的顶视图。
参看图1A，用已有技术构成一个MOSFET N-道(NMOS)输入或输出晶体管，开始在基底25的表面20上构成几行场氧化物(FOX)15。该基底25是典型的P型硅(Si)晶片用于N-道器件如上述实例，而FOX15是由氧化硅(SiO2)构成，将其长入到表面20上。在FOX15行之间安置SiO2介电层30，通过多晶硅门35将其生长并覆盖。把门35与表面20分开的介电层30称为门氧化物30。
图1B表示在多晶硅门35和FOX15行之间在基底25之内，构成N型轻掺杂漏极区。随后构成了覆盖氧化物层45，其覆盖了FOX15，表面20，门氧化物30和门35。
图1C表示在图2的结构中，用已有技术各向异性覆盖层蚀刻的结果。留有小侧壁氧化垫块50来覆盖多晶硅门35和氧化物层30的侧边55和56。在表面20和侧边55和56相交处，由于氧化物层45的更大厚度，在可控各向异性蚀刻期后，留有这些垫块50，同时留有蚀刻曝露区80和81。
图1D表示植入自对准、重掺杂N+区的基底25，以构成源极70和漏极75的结果。然后，加热表面20所曝露的区80和81，并对曝露的高熔点金属，退火植入的基底25，从而在曝露区80和81上形成硅化物。因此，硅化物区82连接源极70而另一个硅化物区83连接漏极75。把门35的顶85也可以涂以硅化物，或涂以氧化层，未示出。然后，接着的常规处理是把门30的顶85，和源极70和漏极75的硅化物区82和83，用外部电路连接。该外部电路可以包括未表示的焊片，其能产生ESD现象毁坏介电门氧化物30.0ESD危害最经常发生在，位于门35的底88和各个侧边55和56的部件间邻近角86和87处。
已有技术的该小垫块50起两个作用。第1是在空间上分离源-漏区，由门电极的侧壁55和56将该源-漏区曝露于硅化物区82和83。没有这些垫块，硅化物将在门电极侧边55和56上构成，并对硅化物区82和83提供一个传导路径，使该器件不能工作。通过减小源-漏区的寄生电阻企图将硅化物的源-漏区结合来增加先进的MOS技术的性物。侧边垫块50的第2个作用是提供自对准掩膜以便构成重掺杂源-漏区70和75，从而，构成轻掺杂漏区90和95。这些轻掺杂漏区，对于通过突然减小端接的漏电位，加一个给定电压时，减少在该器件漏极上的峰电场。峰电场中的上述减少，减少在通道中热载流子的产生，因此，改善了该器件短通道可靠性和稳定性。
与上述所列举的关于已存技术结合侧边垫块50是有益的理由的同时，从ESD灵敏度的观点来看，是有害的。硅化物区82和83分路了无源电阻器70和75，其以前对于该器件ESD现象提供了一些保护、而在区90和95中小的LDD电阻，对它没有足够的补偿。此外，ESD现象能熔化在硅化物区82和83的金属，然后，其沿着该现象引起的电场电力线流动，并在源极70和漏极75之间定向，沿着电场电力线增加传导。由ESD现象产生的上述不稳定的电力泄漏，能导致形成连接源极70和漏极75的固定金属丝，或通过区底25燃烧的洞。
图2表示类似于图1的构造，但是用于硅化物覆盖层中具有附加的步骤和附加的材料。除了随后电硅化物构成的曝露区80和82之外，氧化层100覆盖FOX15，门35，垫块50以及基底25的表面20。用常规的光刻和蚀刻，由氧化层100蚀刻了80的81区，从而在这些区中能够构成硅化物。可以看见沿着表面20，该重掺杂漏极75进一步延伸许多，为的是增加电阻以便在漏极75之上的硅化物83和门35的侧边56之间ESD的防护。和以前一样，轻掺杂区40的90和95部分也加上串联电阻。通过重掺杂漏极75的高传导性，需要在门35和漏极硅化物83之间有相对大的距离，其需要大的距离以便得到充分的电阻用于ESD抗性。因为靠近源极硅化物82可以需要较小的ESD保护，所以所示源极硅化物82比漏极硅化物83更靠近门35。
现在参照图3，所示本发明输入或输出晶体管第1实施例，包括在硅基底25的表面20上形成的FOX行15，和如上所述使用已有技术构成的门氧化物30和门35。在门氧化物30和该FOX15之间构成相对延伸的轻掺杂漏极区40。在FOX15，表面20，门氧化物30以及门35的顶上形成一个覆盖介电氧化物层45，又是使用已有技术。然后，掩膜氧化物后，并有选择地蚀刻，曝露硅化物表面20的区80和81。氧化物45的选择蚀刻，允许形成层102和103，其由门35和门30侧向延伸比由已有技术各向异性蚀刻给出的图1氧化物垫块50更远。
为了方便和经济起见，通过第1图案形成将一种掩膜覆盖希望无损伤留下的氧化物区45，进行本发明的有选择地蚀刻，无损伤留下的氧化物区，例如，形成氧化物层102和103区，而除却氧化物45的曝露区，例如，硅化物区80和81。然后，进行标准干垫块氧化物块氧化物蚀刻，结果在不需要ESD保护的电路的别处构成标准侧边垫块，例如，对于输入/输出器件模具的内部。值得注意，在氧化层45的地方能够使用其它电绝缘材料，而这些材料可能提供选择蚀刻。
然后，在基底25中经由通过选择蚀刻曝露的区80和81，产生最好由离子注入形成的重掺杂区。以此种方式，构成了源极70和漏极75。然后，将该基底退火来制止由离子注入引起晶本基底25的可能危害，然后，在曝露区80和81上形成硅化物。如前所述，硅化物区82连接源极70而硅化物区83连接漏极75。
能够看见在门氧化物30和硅化物区82之间的氧化物层102的长度用来控制轻掺杂区40的部分105的长度，其功能是在角86和源极70之上硅化物区82之间作为一个串联电阻。类似地，能够看见在侧边56和硅化物区83之间氧化层103的长度用来控制轻掺杂区40的部分110的长度，其功能是在角87和漏极之上硅化物区83之间作为一个串联电阻。由部分105和110提供的整个电阻、通过侧边氧化物45的掩膜尺寸是可调的。对双向晶体管，可以将上述实施例的对称轻掺杂区105和110最佳化，且可以具有通道长度0.3微米到6微米。如下所述，轻掺杂区105和110的精确长度能适合提供最佳的ESB保护结构。
轻掺杂区105和110的显著范围用作阻止由ESD电流弥散路径引起的ESD危害。没有这些轻掺杂区105和110，在源极70，门35和漏极75任意连接之间最短的电路径是沿着表面20。高传导性硅化物表面区82和83也趋向于沿着表面20集中电流。当ESD现象期间更大的集中电流将趋向于增加由该现象引起的危害。轻掺杂区105和110趋向于将电流弥散离开表面20，从而增加了ESD容许度。
值得注意，基底25可以是N型硅，该源极70和漏极75可以掺杂p+，并且轻掺杂漏极40掺杂以同样电荷离子以替代构成p道晶体管(PMOS)。不见得，将构成N-道和p-道互补器件(CMOS)。然后，将给出常规的CMOS处理流程。轻掺杂拉入40和重掺杂区70和75，在以上概括的形成步骤中，能够更早地掺杂，替代或增加到以上描述的自对准掺杂中。
将图3与图1比较表明本发明的一些优点。本发明的轻掺杂区105和110比已有技术区90和95能够延伸的更远，正如本发明的侧边氧化物层102和103比已有技术的垫块50能够延伸的更远一样。由于在已有技术中使用各向异性蚀刻，将已有技术的垫块50的最大侧向范围，有效地限制到小于氧化层45的厚度或由表面22算起门35的顶85的高度。轻掺杂区105的显著范围，构成在源极70和门35之间，比部分90所提供的更大串联电阻，从而对ESD提供改善的防护。
将图3与图2比较表明了本发明附加的优点。轻掺杂区110，不管它比图2区40尺寸更小，然而可以提供比由硅化物消隐所提供的漏区75之上在角87和硅化物表面80之间更大距离更高的电阻。这是由于轻掺杂区110比硅化物消隐结构的重掺杂漏极75具有更高的单位电阻。此外，与本发明比较，硅化物消隐的结构能够需要更多垂直的空间和更多材料，以及更多的外部水平空间和材料。硅化物消隐至少也增加一个外部处理步骤，超过本发明所需要的步骤，这是由于形成覆盖氧化物100所致。因此，表示在图2的硅覆盖、尽管提供增加的ESD防护超过图1的垫块氧化物所提供的，但是比本发明提供较少的防护并需要更多的空间和材料。
现在参看图4，在这个输出晶体管顶视图中能够看到，对于由图2的硅化物覆盖氧化层100所形成的已有技术器件，在漏极接点115和门35之间有大的分离。如前所述，由上述技术所需要的大的分离，是由于在门35和漏极硅化物83之间大部分空间下面的漏极区40的相对高的传导性所致。为了参考，也表示了源极接点120，门接点125和源硅化物区82。
为了比较，在图5中能够看到通过本技术所制的输出晶体管的顶部分，在漏极接点115和门35之间具有小得多的分离。照这样，在集成电路上能够使用更小的输入/输出晶体管，同时使用本发明得到更高的ESD抗性。
图6表示本发明的第2个实施例，其中通过选择蚀刻也曝露了门的顶85。上述情况允许顶85的硅化物用于随后的金属化和与其它电路的相接，在此未示出。在图6所示的标号，涉及相同的部件具有和以前的图中一样的标号。一般说来，图6所示的结构用于希望门35具有低电阻的电路，这是由于在它上形成硅化物所致。
能够使用氧化层102和103的可控长度来改动轻掺杂区105和110的延伸，与区105和110的掺杂浓度一致，以便得到最佳化的器件性能和ESD抗性。对于典型N-道MOSFET，轻掺杂区110的长度可望大于轻掺杂区105。在避免热载流子效应方面，上述状况也具有优越性，载流子效应能够以类似于，但显著地小于ESD现象方式损坏门的氧化物。
图7给出本发明的另一个实施例，其中氧化层45的选择蚀刻留下了在多晶硅门35的侧边56和漏极75之间的侧边氧化层103，其导致了门35和漏极75之间的轻掺杂漏极区110的显著延伸。通过蚀刻曝露门35大部分顶85，使能够随后在门35上形成硅化物。在门氧化物30的侧边55和源极70之间留有标准侧边氧化物垫块102，以阻止由源到门形成硅化物。在此实施例中，通过以常规光掩膜技术，将源70和门35对垫块曝露的部分蚀刻实现了上述状况。以已有技术常用于侧边垫块的类似方式，用上述方法在源极边之上形成一个侧边氧化物垫块102。上述氧化物垫块102减小了在源极70和门35之间，由轻掺杂源极区105所提供的电阻，用于改善了电路的性能使这些电路在源极70和门35之间不需要ESD保护。
侧边氧化物层102和103的最佳范围，由轻掺杂源极和漏极区105和110所提供的最终串联电阻，涉及ESD保护和性能需要之间的折衷，当更大ESD保护典型要求更大串联电阻，同时，改进电路性能需要较小串联电阻。照此，本发明也考虑了最佳化性能和减轻电路的ESD影响，通过调节选择蚀刻侧边层的长度，得到最佳的串联电阻。例如，对于用作输出缓冲器的典型晶体管，靠近漏极的ESD保护是更主要的，而侧边氧化物层103能够比层102更多的延伸，为的是增加轻掺杂漏极区110所提供的电阻，如图5和6所示。在另一方面，双向晶体管可以得益于相等的ESD保护，这是在门与源极和漏极两者之间串联时，如由图3和6所示的轻掺杂区105和110的基本相等的范围所示。
输入/输出晶体管通常具有道长度比道宽度小许多，源极和漏极之间的距离作为测量的道长度而在例如图5多晶门35延伸的方向上测量的是道宽度。对于上述小的长宽比的理由是给出快速、高功率晶体管动作，用于与外接集成电路片电路通信，或用于克服在集成电路片内部的负载。可以是几百微米(与之比较道长约1微米)的上述大的道宽，通过双极性跨接道的快反向传导，可以用于吸收ESD脉冲。然而，当本发明显示道宽增加时，检验性能在快反向传导发生降低电压上有小的效应，称为″酸发电压″。产生上述情况的理由发现是快反向传导的作用，一旦触发，典型地就发生沿着传导开始通过的固定路径，引起来自ESD脉冲的全部电流通过该路径流动，而不是电流通过大的道宽流动。
现在参见图8，对于在快反向传导的晶体管的电流(I)对电压(V)图，表明在源极和漏极之间设有电流流过该器件一直到电压达到触发电压(Vt)。一旦快反向传导开始，电流就增加而源极和漏极之间的电压减小。只要保持电压在一个保持电压VH之上，快反向电流就连续流动。增加电压在VH之上。发生快反向传导以后，电流大量增加，如通过在VH回折点以上流图陡峭的向上倾斜所示。
为了利用快反向传导来吸收ESD脉冲，没有集中ESD脉冲和在道中燃烧一个洞，本发明由于轻掺杂区例如图3和区110，加上一个串联电阻。选择上述串联电阻是为了充分的加电压，由于电流通过快反向开始的路径流动，在触发电压(Vt)之上该路径的电压上升，引起邻近路径是在或在Vt之上，也开始快反向传导。横跨道的宽度和深度快反向传导的上述散布，将来自单一的，集中的路径快反向电流，散集成可以延伸道的宽度和深度的宽幅区。
为了避免该道的危害，在路径的电流超过最大非毁坏电流密度(Im)之前，电流散布必须发生，通过检验同样的器件能够经验确定Im。为了ESD现象的抗性，由于电流散布快反向电流流出道的面积必须大于来自ESD现象的电流除以Im。换句话说，对于电流流动在道横向面积上积分的Im，必须大于静电放电电流。使用已知ESD参数能够估算ESD电流，例如人体模型电压2500伏、和在人和焊片之间固有电阻或许是1500欧姆。其它ESD故障数据，例如机械模型或对于特殊应用选择的其它参数可以代替使用。
现在参照图9，表示构成本发明ESD防护结构的一个半导体基底掺杂部分透视图，包括源极120和漏极122，其间是重掺杂和轻掺杂漏极广延区124和安置在广延区124与源极120之间的反向传导型道126。道126有分开源极120和广延区124的一个长度(Lc)，对于长度(Lc)横向定向的一个宽度(W)和深度(D)。该漏极广延区124具有和道126同样的长度和深度，该广延区有在漏极122和道126之间测量的广度(Ed)。
为了确定经由本发明轻掺杂漏极广延区124所加需要的电阻，以保证在危害发生之前快反向电流的散布，传导电流Im的固定路径串联电阻(Rs)，必须是以使该路径产生的电压等于或超过Ve。该串联电阻(Rs)是当快反向传导期间(如图8中曲线向上倾斜部分所示)在道中的电阻和漏极轻掺杂广延区的电阻的总和。道中的电阻是等于当快反向时道电阻率(ρc)乘以道长度(Lc)而除以道面积(Ac)。该道面积(Ac)是等于道宽度(N)乘以深度(D)，而其值基本等于广延区124的面积(Ad)，从而两个面积都可以简单地称作A。在漏极的轻掺杂广延区中的电阻是等于由掺杂浓度和剂量所确定的轻掺杂区的电阻率(ρd)，乘以轻掺杂广度(Ed)除以垂直于广度(Ed)的广延区面积(A)。限定每一条路径电流小于Im产生： V t - V H R 8 ≤ I m A 代入串联电阻(Rs)： R 8 = ρ c L c A + ρ d E d A
并解Ed确定提供ESD抗性所需的轻掺杂漏极广延区的广度(Ed)： E d ≥ V t - V H - ρ c I c I m I m ρ d
在提供跨接道快反向传导的上述散布中，发生的电压必须保持在低于最大非破坏电压(Vg)之下，而在其上可以破坏门氧化物。因此，可以是2500伏/1500欧姆或不同选择的电流量的ESD电流(Iesd)乘以Rs必须小于或等于Vg-VH：
IesdRs≤Vg-VH或 A ≥ I esd ( ρ c L c + ρ d E d ) / V g - V H V g - V H
参看图10，一个输入/输出收发信号器件130的顶视图，表示在收发信器件130的漏极区135和一个输入/输出端或焊片138之间的金属连接133。在源极区144和Vss之间的金属连接140，对ESD脉冲提供一条路径，其横穿过收发信器件130没有损害按照本发明吸收在电源或地中。矩形的虚线表示轻掺杂漏极广延区148的边缘，其端部靠近多晶硅门146的边缘。在门146之下并在广延区148和源极区144之间是未示出的道。值得注意在上述留空隙的收发信器件的道宽(W)是4倍每个单个道的宽度150。
以上讨论的最佳器件的几何条件，能够更方便地用表面尺寸来计算。对于上述情况，限定Imax作为每微米道宽(W)最大非破坏快反向电流，并限定RSH作为轻掺杂区124的表面电阻，跨越道ESD电流均匀散布不超过非破坏电流的要求变成：
W≥Iesd/Imax
将每一个电流截面限止到Imax或没有造成轻掺杂漏极广度： E d ≥ ( V t - V H ) - I max ρ c I max R SH
提供足够的宽度以保持跨接串联电阻Rs的电压降低于最大非破门电压Vg，能够写作：
W≥Iesd[ρc+RSHEd]/[Vg-VH]
当器件形成产生浓度在1×1017和5×1019离子/厘米3时或表面电阻100-5,000欧姆/厘米2，可以调节轻掺杂漏极区的掺杂。该道宽度(W)可以是在小于100大于300微米的范围，同时该道长度(Lc)可以是一微米量级以引起快反向传导。轻掺杂漏极广延区的广度(Ed)可以是在0.3微米和6.0微米之间，而最好是在0.2微米到2.0微米附近，且至少象道宽(Lc)那么大。

Claims (24)

1.一种用于集成电路片的静电放电保护器件，包括：
一个半导体基底具有一端用于外部通信，接到安置在其上的基底上，
一个安置在所说基底中的放电结构，具有第1传导型的重掺杂区形成一个源极和一个漏极与安置在其间的第2传导型的道，所说漏极连接到所说端而所说源极安置在所说端的远端，所说结构其特征在于：在一个触发电压之上沿着所说源极和所说漏极之间的路径开始快反向传导，在保持电压之上，持续了所说快反向传导且沿着所说路径有最大非破坏电流密度，
所说第1传导型轻掺杂区形成一个漏极广延区将所说的漏极和所说的道分开，且所说路径具有串联电阻，结果沿着所说路径所说最大非破坏电流密度流，在沿着所说路径所说源极和所说漏极之间产生电压，超过所说触发电压在所说源极和所说漏极之间的一个相邻路径中开始快反向传导。
2.按照权利要求1所述的器件，其中在由所说路径横过的所说道面积上积分所说最大非破坏电流密度，是大于通过所说端由静电放电现象产生的电流。
3.按照权利要求1所述的器件，其中当所说快反向传导时，所说道有一个道电阻率(ρc)和有一个分开所说源极和所说漏极广延区的长度(Lc)，所说漏极广延区有一个电阻率(ρd)和一个将所说漏极和所说道分开的广度(Ed)，并且
Ed≥[Vt-VH-ImρcLc]/Imρd
其中Vt是所说触发电压，VH是所说保持电压和Im是所说最大电流密度。
4.按照权利要求1所述的器件，其中更包括由门氧化物分开所说道的门，在所说最大非破坏门氧化物电压和所说保持电压之间的差大于所说源极和所说漏极之间的电压差沿所说路径的静电放电电流乘以沿所说路径电阻并除以所说触发电压和所说保持电压之间差。
5.按照权利要求1所述的器件，其中所说道具有一般垂直关系的长、宽和深，所说长分开，所说源极和所说漏极广延区，而所说深包括了由所说基底表面测量的所说快反向电流的流动，所说宽比所说长和所说深大几倍，而由静电放电现象产生的电流是小于在所说宽度和所说深度之上积分的所说最大非破坏电流密度。
6.按照权利要求1所述的器件，其中所说结构包括一个输入/输出收发信器件。
7.按照权利要求1所述的器件，其中所说结构包括一个输出缓冲器。
8.按照权利要求1所述的器件，其中所说结构包括一个输入缓冲器。
9.按照权利要求1所述的器件，其中更包括由门氧化物和所说的道分开的门，所说漏极广延区，具有它所说漏极和所说道之间一个广度，其大于所说门由所说道算起的顶部高度。
10.按照权利要求1所述的器件，其中所说漏极广延区具有在所说漏极和所说道之间一个广度，至少大到如同在所说源极和所说漏极广延区之间所说道的长度。
11.按照权利要求1所述的器件，其中所说漏极广延区具有在所说漏极和所说道之间一个广度，其大于3/10微米，小于6微米。
12.按照权利要求1所述的器件，其中所说漏极广延区具有掺杂浓度在1017离子/厘米3和5×1019离子/厘米3之间范围。
13.一种静电放电容许器件用于在集成电路片和外接该片的电路之间通信，包括：
一个半导体集成电路片具有一个焊片安置其上的表面，
一个晶体管具有由一个道区分开的重掺杂表面下的源极和漏极区，有一个门安置在所说道区之上并通过门氧化物层与所说的表面分开，所说漏极区连接所说焊片，一个轻掺杂漏极广延区安置在所说道和所说漏极区之间，
一个在所说源区和所说漏极区之间的路径，其特征在于：一个触发电压开始跨接所说道的快反向传导，一个保持电压持续所说快反向传导和一个最大非破坏电流密度，
所说漏极广延区具有所说路径的串联电阻结果所说最大非破坏电流密度沿所说路径流动将所说路径电压提升到所说触发电压之上，由此在邻近路径中开始快反向传导。
14.按照权利要求13所述器件，其中所说道具有沿着所说路径定向的长度和横过所说路径定向的宽度，所说宽度大于所说长度几倍，结果跨接所说宽度均匀分布的静电放电电流具有电流密度小于所说最大非破坏电流密度。
15.按照权利要求14所述的器件，其中所说漏极广延区具有沿着所说路径定向的广度(Ea)
Ed≥[Vt-VH-Imaxρc]ImaxRd
其中Vc是所说触发电压，VH是所说保持电压，Imax是每单位宽度的最大电流并等于最大非破坏电流密度乘以所说道深度，ρc是当所说快反向传导时所说道的电阻率，以及Rd是所说漏极广延区的表面电阻。
16.按照权利要求14所述的器件，其中所说门氧化物层具有最大非破坏电压(Vg)，且
W≥Iesd[ρc+RdEd]/[Vg-VH]
此处W是所说道的所说宽度，Iesd是所说静电放电电流，ρc是当所说快反向传导时所说道的电阻率，Rd是所说漏极广延区的表面电阻，Ed是沿所说路径所说漏极广延区的广度以及VH是所说保持电压。
17.按照权利要求13所述的器件，其中更包括连接所说门和所说漏极广延区的侧边氧化物层，所说侧边氧化物层沿所说表面由所说门氧化物延伸一定距离大于所说门从所说表面算起的顶部高度。
18.按照权利要求13所述的器件，其中所说漏极广延区具有沿着所说路径的一个广度大于0.4微米，小于3.0微米。
19.按照权利要求13所述的器件，其中所说漏极广延区有一个表面电阻在100和5,000欧姆/100平方尺之间范围。
20.一种输入/输出器件用于在集成电路片和外接该片的电路之间传送信号，包括：
一个半导体基底具有一个表面和邻近所说表面的一个焊片用于所说基底电路和外接所说基底电路之间的通信，
一个所说基底活动区靠近所说表面具有掺杂部分形成由第2传导型的道分开的，第1传导型的源极和漏极，所说漏极连接到所说焊片上，
一个门具有安置在靠近所说的道，并由门氧化物层与所说表面分开的底部，所说的门有一个顶末端到所说表面，
一个漏极侧边氧化物层安置在所说表面上靠近所说门氧化物层和所说漏极，并沿着所说表面离开所说门延伸一定距离，其是大于所说门由所说表面算起所说顶部的高度，
一个所说漏极的轻掺杂广延区沿着所说距离连接所说漏极侧边氧化物层和所说道。
21.按照权利要求20所述的器件，其中更包括：
一个源极侧边氧化物层安置在所说表面靠近所说门氧化物层和所说源极，并沿着所说表面离开所说门延伸一拃宽，其是大于所说门从所说表面算起所说顶部高度，以及
一个所说源极的轻掺杂部分，沿着所说宽度和所说一拃宽，靠近所说源极侧边氧化物层和所说道。
22.按照权利要求20所述器件，其中所说道具有最大非破坏电流密度，所说漏极的所说轻掺部分沿着所说道的宽度和深度，散布快反向电流，并且所说宽度乘以所说深度得到的面积大于静电电流脉冲除以所说最大非破坏电流密度。
23.按照权利要求20所述器件，其中沿着所说源极和所说漏极之间的路径，在触发电压之上开始快反向传导，在所说保持电压之上，持续了所说快反向传导，且沿所说路径有最大非破坏电流密度，分离所说漏极和所说道的所说漏极广延区具有所说路径的串联电阻，结果沿着所说路径所说最大非破坏电流密度的流动在所说路径上产生一个电压超过所说触发电压，而在所说源极和所说漏极之间的相邻路径中开始快反向传导。
24.按照权利要求23所述的器件，其中所说门氧化物层具有最大非破坏电压，其大于所说触发电压。
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