TW202412074A - 提高選擇性磊晶生長之生長速率的方法 - Google Patents

提高選擇性磊晶生長之生長速率的方法 Download PDF

Info

Publication number
TW202412074A
TW202412074A TW112145454A TW112145454A TW202412074A TW 202412074 A TW202412074 A TW 202412074A TW 112145454 A TW112145454 A TW 112145454A TW 112145454 A TW112145454 A TW 112145454A TW 202412074 A TW202412074 A TW 202412074A
Authority
TW
Taiwan
Prior art keywords
silicon
halogen
germanium
epitaxial layer
tcs
Prior art date
Application number
TW112145454A
Other languages
English (en)
Inventor
阿布希雪克 督比
李學斌
黃奕樵
華 仲
紹芳 諸
Original Assignee
美商應用材料股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商應用材料股份有限公司 filed Critical 美商應用材料股份有限公司
Publication of TW202412074A publication Critical patent/TW202412074A/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/02636Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)

Abstract

本揭示案之實施例大體上係關於用於在增大的壓力及降低的溫度下在半導體元件上形成摻雜矽之磊晶層之方法。在一個實施例中,該方法包括將安置在處理腔室內的基板加熱至約550℃至約800℃之溫度,將包含三氯矽烷(TCS)之矽源、磷源及包含鹵素之氣體引入處理腔室,且在基板上沉積包含磷之含矽磊晶層,該含矽磊晶層具有每立方公分約1x10 21個原子或以上之磷濃度,其中該含矽磊晶層在約150托或以上的腔室壓力下沉積。

Description

提高選擇性磊晶生長之生長速率的方法
本揭示案實施例大體上係關於半導體製造製程及裝置之領域,且特定而言係關於沉積用於形成半導體元件之含矽薄膜之方法。
金氧半導體場效電晶體(metal-oxide-semiconductor field-effect transistor; MOSFET)之尺寸减縮實現積體電路之速度效能、密度及每單元功能成本之持續改良。改良電晶體效能之一個方式是經由向電晶體溝道區域施加應力。應力(例如,應變)使半導體晶格畸變,且該畸變繼而影響半導體帶對準及電荷輸送特性。藉由控制成品元件中的應力量級,製造商可提高載子遷移率並改良裝置效能。
將應力引入電晶體溝道區域內之一個方法是在區域成型期間將碳併入區域中。區域中存在之碳影響半導體晶格並由此誘發應力。然而,磊晶沉積薄膜之品質隨著薄膜內碳濃度之增大而降低。由此,可在薄膜品質變得不可接受之前誘發的拉伸應力量是有限的。
一般而言,高於約1原子%的碳濃度嚴重降低薄膜品質並增大薄膜生長問題發生之可能性。例如,由於高於1原子%之碳濃度的存在,因此可發生諸如不合乎需要的多晶或非晶矽生長而非磊晶生長之薄膜生長問題。因此,可藉由經由碳併入而提高薄膜拉伸應力來獲得的益處受限於碳濃度爲1原子%或更小之薄膜。此外,即使是含有小於1原子%碳之薄膜仍經受一些薄膜品質問題。
因此,將需要提供可産生不含碳的高拉伸應力磊晶薄膜的製程,該薄膜具有優良的選擇性生長速率。
本揭示案之實施例一般係關於用於在增大的壓力及降低的溫度下在半導體元件上形成含磷矽磊晶層之方法。在一個實施例中,該方法包括將安置在處理腔室內的基板加熱至約550℃至約800℃之溫度,將包含三氯矽烷(TCS)之矽源、磷源及包含鹵素之氣體引入處理腔室,且在基板上沉積包含磷之含矽磊晶層,該含矽磊晶層具有約每立方公分1x10 21個原子或以上之磷濃度,其中該含矽磊晶層在約150托或以上之腔室壓力下沉積。
在另一實施例中,該方法包括將安置在處理腔室內的基板熱加熱至約600℃至約750℃之溫度,將氣體混合物引入處理腔室,該氣體混合物主要由鍺源、摻雜劑源及鹵素組成,且在基板上沉積含鍺磊晶層,該含鍺磊晶層具有每立方公分約1x10 21個原子或以上之摻雜劑濃度,其中該含鍺磊晶層在約300托或以上之腔室壓力下沉積。
在又一實施例中,該方法包括將安置在處理腔室內的基板熱加熱至約600℃至約750℃之溫度,將氣體混合物引入處理腔室,該氣體混合物主要由鍺源、摻雜劑源及鹵素組成,且在基板上沉積含鍺磊晶層,該含鍺磊晶層具有每立方公分約1x10 21個原子或以上之摻雜劑濃度,其中該含鍺磊晶層在約300托或以上之腔室壓力下沉積。
本揭示案之實施例大體上提供用於具有高磷濃度之含磷矽層之選擇性磊晶製程。在各種實施例中,選擇性磊晶製程使用包含三氯矽烷(TCS)及視情况二氯矽烷(DCS)之矽源、磷摻雜劑源,及包含鹵素之氣體,且該製程在高於300托之增大的處理壓力及約550℃至約800℃之降低的處理溫度下執行,以允許形成具有每立方公分約1x10 21個原子或以上之磷濃度之矽磊晶薄膜。每立方公分約1x10 21個原子或以上之磷濃度增大沉積層之拉伸應變,從而引起用於MOSFET結構之增大的載子遷移率及改良的裝置效能。據觀測,使用TCS及DCS亦能够加快選擇性生長速率及選擇性並减少鹵素使用,同時將磷併入維持在每立方公分1x10 21個原子或高於1x10 21個原子。下文中多個實施例進行更詳細地論述。
本揭示案之實施例可在CENTURA® RP磊晶腔室中實施,該腔室可購自美國加州聖大克勞拉市的應用材料公司。設想其他腔室亦可用以實施本揭示案之實施例,該等腔室包括可購自其他製造商的彼等腔室。
第1圖是流程圖100,該圖圖示形成根據本揭示案之實施例之磊晶層的方法。在步驟102中,基板定位於處理腔室內。設想基板可爲平面基板或圖案化基板。圖案化基板是包括形成至基板處理表面之內或之上的電子特徵之基板。基板可含有單晶表面及/或一個非單晶的次要表面,如多晶或非晶表面。單晶表面包括裸露結晶基板或通常由諸如矽、鍺、矽鍺或矽碳之材料製成的沉積單晶體層。多晶或非晶表面可包括介電材料,如氧化物或氮化物,具體而言係氧化矽或氮化矽,以及非晶矽表面。將理解,基板可包括多個層,或包括例如部分製造之裝置,如電晶體、快閃記憶體裝置,等等。
在步驟104中,基板經加熱至目標溫度。處理腔室可保持在範圍自約250℃至約1000℃之溫度,該溫度可適合於特定執行製程。用以執行磊晶製程之適當溫度可依據用以沉積及/或蝕刻含矽材料之特定前驅物而定。在各種實施例中,用以預加熱處理腔室之溫度爲約850℃或更低,例如約750℃或更低。在一個實例中,基板經加熱至約550℃至約800℃之溫度,例如約600℃至約750℃,如約650℃至約725℃。在另一個實例中,基板經加熱至約550℃至約750℃之溫度。在又一個實例中,基板經加熱至約600℃至約850℃之溫度。可能藉由將基板加熱至足以熱分解製程反應物並在基板上沉積層之最低溫度而將最終裝置之熱預算降至最低。然而,由於提高的溫度一般引起產量提高,因此設想可使用更高的溫度,如生産需求所指示。
在步驟106中,一或更多個處理反應物被引入處理腔室。處理反應物可以氣體混合物或分離的氣體混合物之形式同時或連續地被引入處理腔室。處理反應物可包括一或更多種沉積氣體、一或更多個鹵素前驅物,及至少一種摻雜劑氣體。沉積氣體可包括選自第III族前驅物氣體、第V族前驅物氣體、第VI族前驅物氣體,或第IV族前驅物氣體之一或更多種前驅物氣體。在形成含矽磊晶層之情况下,沉積氣體可含有至少一矽源。沉積氣體視情况可含有至少一種次要元素源,如鍺源。在需要含鍺磊晶層之情况下,沉積氣體可包含至少一鍺源,無需存在矽源。可設想,諸如金屬、鹵素或氫之其他元素通常可以百萬份數(ppm)濃度併入含矽或含鍺磊晶層內。
摻雜劑氣體提供具有所需導電特徵及各種電特徵的沉積磊晶層,該等特徵如在電子裝置所要求的被控制及所需路徑中之定向電子流。示例性摻雜劑氣體可包括但不限定於磷、硼、砷、鎵,或鋁,依據沉積磊晶層之所需導電特徵而定。
示例性矽源可能包括但不限定於矽烷、鹵化矽烷、四氯化矽(SiCl 4)或上述各者之組合。矽烷可包括矽烷(SiH 4)及具有經驗式Si xH( 2x+2)之高級矽烷,如二矽烷(Si 2H 6)、三矽烷(Si 3H 8),及四矽烷(Si 4H 10)。鹵化矽烷可包括一氯甲矽烷(MCS)、二氯矽烷(DCS)、三氯矽烷(TCS)、六氯二矽烷(HCDS)、八氯三矽烷(OCTS)、四氯化矽(STC),或上述各者之組合。在一個實施例中,矽源包含TCS。在另一實施例中,矽源包含TCS及DCS。在又一其他實施例中,矽源包含SiCl 4及DCS。
鹵素前驅物在磊晶製程期間可與沉積氣體同時或共同(亦即共流動模式)流動。在一些實施例中,沉積氣體可與以預定間隔提供的鹵素前驅物連續流入處理腔室,該預定間隔如約每1秒、每3秒或每5秒,或操作者所需的其他適合間隔。或者,沉積氣體及鹵素前驅物可交替提供至處理腔室內。
示例性鹵素前驅物可爲含有鹵素分子之彼等前驅物,該等鹵素分子如氯氣或氯化氫。在一個實施例中,鹵素前驅物是氯化氫(HCl)。氯化氫可作爲氯化氫氣體傳送或作爲分離的氫氣及氯氣傳送,該等氫氣及氯氣在處理腔室中反應以形成HCl。據觀測,重摻雜N型薄膜係利用鹵素前驅物,藉由在範圍在約500℃與約750℃之間的溫度(例如約650℃至約725℃)下使用HCl而有效形成。
在一些實施例中,沉積氣體及鹵素前驅物可單獨地流入至處理腔室內。在一些實施例中,沉積氣體及鹵素前驅物可在流入處理腔室之前預混合並形成爲氣體混合物。在任一情况下,處理腔室中沉積氣體與鹵素前驅物之流量比可爲約20:1至約3:1,例如約12:1至約6:1,例如約10:1至約8:1。如若兩種矽源用於沉積氣體,例如SiCl 4及DCS,則SiCl 4:HCl之流量比可爲約12:1至約6:1,例如約10:1至約8:1,而DCS:HCl之流量比可爲約3:1至約1.5:1,例如約2:1至約1.8:1。設想,本案中提及之DCS、SiCl 4及HCl可藉由使用本案中描述流量比而替換爲本揭示案中描述的任何其他矽源及鹵素前驅物。例如,鹵素前驅物與TCS之流量比可爲約12:1至約6:1,而鹵素前驅物與DCS之流量比可爲約3:1至約1.5:1。
處理反應物視情况可包括載氣。可基於所用前驅物及/或磊晶製程期間的製程溫度而選擇載氣。適合的載氣包括氮、氫、氬、氦,或相對於磊晶製程爲惰性的其他氣體。氮在具有低溫(例如低於850℃)製程特徵之實施例中可用作載氣。載氣可具有自約1 SLM(每分鐘標準公升數)至約100 SLM之流率,如自約3 SLM至約30 SLM之流率。
在需要含磷的矽磊晶層的一個示例性實施例中,處理反應物可包含矽源、磷源及HCl,該矽源包含TCS。TCS可以範圍自約200 sccm至約400 sccm之流率提供至處理腔室內,該流率如約250 sccm至約350 sccm,例如約300 sccm。示例性磷源包括膦,該磷源可以約0.1 sccm至約950 sccm之速率傳送至處理腔室,該速率如約0.5 sccm至約150 sccm,例如約95 sccm。HCl可以範圍自約50 sccm至約200 sccm之速率提供至處理腔室內,該速率如約80 sccm至約150 sccm,例如約110 sccm。矽源中之TCS濃度至少可爲約15%或以上,如約25%或以上,如約45%或以上,例如約65%至約90%。
在需要含磷的矽磊晶層的另一示例性實施例中,處理反應物可包含矽源、磷源及HCl,該矽源包含TCS及DCS。TCS可以範圍自約200 sccm至約400 sccm之流率提供至處理腔室內,該流率如約250 sccm至約350 sccm,例如約300 sccm。DCS可以範圍自約400 sccm至約600 sccm之流率提供至處理腔室內,該流率如約350 sccm至約550 sccm,例如約500 sccm。示例性磷源包括膦,該磷源可以約0.1 sccm至約950 sccm之速率傳送至處理腔室,該速率如約0.5 sccm至約150 sccm,例如約95 sccm。HCl可以範圍自約50 sccm至約200 sccm之速率提供至處理腔室內,該速率如約80 sccm至約150 sccm,例如約100 sccm。矽源中之TCS濃度至少可爲約15%或以上,如約25%或以上,如約45%或以上,例如約65%至約85%。依據TCS濃度,矽源中之DCS濃度至少可爲約15%或以上,如約25%或以上,如約45%或以上,例如約65%至約85%。如若要求,則本實施例中描述之TCS可替換爲四氯化矽(SiCl 4)。在一些實施例中,可使用包含SiCl 4、TCS及DCS之矽源。在該種情况下,SiCl 4可以與TCS或DCS相同的流率提供至處理腔室,如本實施例中所論述。在該等實例中任一實例中,TCS可首先流入處理腔室並充當預處理氣體以鈍化基板之介電表面,隨後DCS及/或SiCl 4(以任一所需順序)流入。
在步驟108中,反應物混合物熱反應以在基板表面上形成含磷矽磊晶層。在製程期間,處理腔室內的溫度維持在約550℃至約800℃之溫度,例如約600℃至約750℃,如約650℃至約725℃。處理腔室內的壓力維持在約150托或以上,例如約300托至約600托。設想,在不使用低壓沉積腔室時可使用大於約600托之壓力。相反,在低壓沉積腔室中之典型磊晶生長製程維持約10托至約100托之處理壓力,及大於700℃之處理溫度。然而,已觀測到,藉由增大壓力至約150托或以上,例如約300托或以上,與更低壓力之磊晶生長製程相比,沉積磊晶薄膜可形成有更大磷濃度(例如每立方公分約1x10 21個原子至每立方公分約5x10 21個原子)。
在以約3 sccm至約5 sccm之流率提供膦時,在低於100托之壓力下形成的磊晶薄膜之磷濃度爲每立方公分約3x10 20個原子。由此,與在低於約100托或更小壓力下形成的磊晶薄膜相比,在高壓(例如300托或以上)下形成的磊晶層可經受磷濃度之約十倍增大。
在不意欲受理論束縛之情况下,咸信,在每立方公分約1x10 21個原子或更大的磷濃度下,沉積磊晶薄膜不完全爲摻雜磷之矽薄膜,而該薄膜是矽與矽磷化物之間的合金(例如Si 3P 4之僞立方體結構)。咸信,矽/矽磷化物合金導致磊晶薄膜之增大的拉伸應力。形成矽/矽磷化物合金之可能性隨著更大的磷濃度而增大,因爲相鄰磷原子交互作用之可能性增大。
在約600℃與約750℃之間的溫度及在高於300托的壓力下形成的磊晶薄膜在摻雜至充足的磷濃度(例如每立方公分約1x10 21個原子或以上)時經受增大的拉伸應力。一般而言,選擇性磊晶製程允許磊晶層在矽表面上之生長,而在介電表面(例如氧化物或氮化物)上之磊晶層生長降至最低。爲了維持磊晶製程期間的選擇性(亦即,爲了實現基板矽表面上之結晶生長而不在介電表面上發生任何生長),可在整個磊晶製程期間調整及調節沉積氣體、鹵素前驅物及反應溫度。儘管難以在低溫下同時實現矽磊晶中之高磷濃度及形態平滑的所需生長速率,但本發明者已意外觀測到,藉由使用包含TCS之矽源的含磷矽磊晶層沉積可在諸如上述600℃或以上(例如約725℃至約800℃)的更高溫度下顯著提升選擇性生長速率。在不受任何特定理論束縛之情況下,咸信,TCS中較弱的Si-H鍵(亦即SiCl 3-H)在分解之後産生Si-Cl反應性物種,該等物種鈍化介電表面,由此在曝露的介電表面上産生更長保溫時間。因此,生長選擇性在更高的溫度下增强,即使鹵素前驅物之供應較少亦如此。在TCS及DCS皆用作矽源之情況下,在DCS及SiCl 4用作矽源之情況下,或TCS、DCS及SiCl 4用作矽源之情况下,亦可實現增强的生長速率及選擇性。
因此,如若基板包含介電表面及矽表面,則 TCS可用作預處理氣體以鈍化介電表面。在該種情况下,包含TCS之矽源可流入處理腔室,隨後DCS流入。基板可曝露於TCS預處理氣體達預定時段(依據基板尺寸而定)之久,例如約1秒至約120秒,例如約5秒至約60秒,例如約10秒至約30秒。
下文中表1展示根據本揭示案之實施例的含磷磊晶層之磷濃度及選擇性生長速率改良,該含磷磊晶層藉由單獨使用DCS及使用以不同流量增量供應之DCS+ TCS而形成。在表1所示之所有實例中,DCS以約500 sccm之流率提供,且TCS分別以約30 sccm、60 sccm、120 sccm及240 sccm之流率提供。膦以約950 sccm(在H 2中佔比10%)之流率提供。HCl(未圖示)以約100 sccm之流率提供。充當載氣之氮氣(未圖示)以約3 SLM之流率提供。在全部實例中,處理腔室被加熱並維持在約650℃下,腔室壓力爲約300托。本案中及整個揭示內容中描述之製程條件基於300 mm直徑基板。 1
矽源 可選擇生長速率( Å/ 分鐘) 生長速率改良 % [P] SIMS (個原子 / 立方公分)
1 DCS      23    - 2.20x10 21
2 DCS+TCS(30 sccm)      26  13 2.33x10 21
3 DCS+TCS(60 sccm)      27 17 2.38x10 21
4 DCS+TCS(120 sccm)      28 21 2.45x10 21
5 DCS+TCS(240 sccm)      31 35 2.50x10 21
如實例1-5中可見,在磊晶製程期間,當TCS添加至DCS中時,選擇性生長速率有利地從約23Å/分鐘增大至約31Å/分鐘,改良約35%。同時,磷濃度從每立方公分約2.20x10 21個原子增大至每立方公分約2.50x10 21個原子。磷濃度更高之事實說明,添加TCS增强磷向層中之併入,同時提升選擇性生長速率。生長速率提升亦在第2圖中證實,該圖是曲線圖,該圖圖示上文表1中使用線性擬合線而繪製的實例1-5中選擇性生長速率與TCS添加之對比。
步驟106及108中之磊晶製程可重複或維持直至達到預定厚度及/或薄膜輪廓。
應注意,本揭示案實施例中描述的概念亦適合用於形成其他材料之磊晶製程。一些可能的實例可包括無摻雜矽、SiGe/SiGe:B、Si:CP、純Ge、GeSn、GeP、GeB或GeSnB,等等,上述各者可用於邏輯及記憶體應用。在該等情况下,可能的矽前驅物可與相對於上文第1圖所述的彼等前驅物相同,且可能的鍺前驅物可包括但不限於GeH 4及Ge 2H 6。可用以提升生長速率之鹵化鍺之實例可包括但不限於GeCl 4、GeHCl 3、Ge 2Cl 6、Ge 3Cl 8,等等。
在需要含鍺磊晶層之實施例中,處理腔室可保持在範圍自約550℃至約800℃之溫度下,例如約600℃至約750℃,如約650℃至約725℃。處理反應物可包括鍺源、摻雜劑源,及包含鹵素之前驅物氣體。摻雜劑源及鹵素可爲上文相對於第1圖論述之彼等各者。例如,摻雜劑氣體可包括磷、硼、砷、鎵或鋁。鹵素前驅物可包括氯氣或氯化氫。諸如上文論述之彼等鍺前驅物或鹵化鍺的鍺源可以範圍自約200 sccm至約400 sccm之流率提供至處理腔室內,該流率如約250 sccm至約350 sccm,例如約300 sccm。或者,鍺源可包括鍺前驅物及鹵化鍺,如上文所論述。示例性摻雜劑源包括膦,該摻雜劑源可以約0.1 sccm至約950 sccm之速率輸送至處理腔室,該速率如約0.5 sccm至約150 sccm,例如約95 sccm。諸如HCl之鹵素前驅物可以範圍自約50 sccm至約200 sccm的速率提供至處理腔室,該速率如約80 sccm至約150 sccm,例如約110 sccm。處理腔室內的壓力可維持在約150托或更大,例如約300托至約600托。沉積鍺磊晶薄膜形成具有每立方公分約1x10 21個原子至每立方公分約5x10 21個原子之更大磷濃度。
在一些實施例中,處理腔室中鍺源與鹵素前驅物之流量比可爲約20:1至約3:1,例如約12:1至約6:1,例如約10:1至約8:1。如若兩個鍺源用於沉積氣體,例如鍺前驅物及鹵化鍺,則鍺前驅物:HCl之流量比可爲約12:1至約6:1,例如約10:1至約8:1,而鹵化鍺:HCl之流量比可爲約3:1至約1.5:1,例如約2:1至約1.8:1。設想,本案中提及之鍺前驅物、鹵化鍺及HCl可藉由使用本案中描述流量比而替換爲本揭示案中描述的任何鍺源及鹵素前驅物。
本揭示案之益處包括藉由使用矽源來提升含磷的矽層的選擇性磊晶製程之生長速率及選擇性,該矽源包含三氯矽烷(TCS)、磷摻雜劑源,及包含鹵素分子之前驅物氣體。增大的處理壓力與低於約800℃的降低處理溫度結合,允許從介電表面有效移除可能的矽核且形成具有每立方公分3x10 21個原子或更大磷濃度之矽磊晶薄膜,而不犧牲産量。高磷濃度誘發沉積磊晶薄膜內之應力,由此提高拉伸應變,從而引起增大的載子遷移率及改良的裝置效能。
儘管前述內容係針對本揭示案之實施例,但可在不脫離本揭示案基本範疇之前提下設計本揭示案之其他及更多實施例。
100:流程圖 102:步驟 104:步驟 106:步驟 108:步驟
可藉由參考在附圖中繪示之本揭示案的說明性實施例來理解本揭示案之實施例,該等實施例在上文簡要概述並在下文中更詳細地論述。然而,將注意,附圖僅圖示本揭示案之典型實施例,因此將不被視作限制本揭示案之範疇,因爲本揭示案可承認其他同等有效的實施例。
第1圖繪示根據本揭示案之實施例的方法之流程圖,該方法用於製造積體電路。
第2圖繪示曲線圖,該圖圖示根據本揭示案之實施例的選擇性生長速率與TCS添加之間的比例關係。
為便於理解,在可能之情況下已使用相同元件符號以指定圖式中共有之相同元件。圖示並非按比例繪製,且可爲清晰明確起見而簡化。可設想一個實施例之元件及特徵可在無需進一步詳述之情况下有益地併入其他實施例中。
國內寄存資訊 (請依寄存機構、日期、號碼順序註記) 無
國外寄存資訊 (請依寄存國家、機構、日期、號碼順序注記) 無
100:流程圖
102:步驟
104:步驟
106:步驟
108:步驟

Claims (17)

  1. 一種在一基板上形成一薄膜之方法,該方法包括以下步驟: 將安置在一處理腔室內的一基板加熱至約550℃至約800℃之一溫度; 將一矽源、一磷源及包含一鹵素之一氣體引入該處理腔室,該矽源包含三氯矽烷(TCS)與二氯矽烷(DCS);及 在該基板上沉積一含矽磊晶層,該含矽磊晶層包含磷,該含矽磊晶層具有每立方公分約1x10 21個原子或更大之一磷濃度,其中該含矽磊晶層在約150托或更大之一腔室壓力下沉積,其中該三氯矽烷(TCS)與該二氯矽烷(DCS)以1:2至1:16的一TCS:DCS流量比引入該處理腔室中。
  2. 如請求項1所述之方法,其中該腔室壓力爲約300托至約600托。
  3. 如請求項1所述之方法,其中該鹵素是氯氣或氯化氫。
  4. 如請求項1所述之方法,其中該溫度在自約600℃至約750℃之一範圍中。
  5. 如請求項1所述之方法,其中該鹵素是氯化氫(HCl),且該矽源與該鹵素之一流量比爲約12:1至約6:1。
  6. 如請求項1所述之方法,進一步包括以下步驟: 將一含鍺氣體引入該處理腔室內且該含矽磊晶層是一摻雜矽之鍺。
  7. 一種在一基板上形成一磊晶薄膜之方法,該方法包括以下步驟: 將一基板提供至一處理腔室內,其中該基板包含一矽表面及一介電表面; 在約550℃至約800℃之一溫度下將該基板曝露於一預處理氣體以鈍化該介電表面,該氣體包含三氯矽烷(TCS); 在向該處理腔室內供應TCS之同時,在300托或以上的一腔室壓力下將二氯矽烷(DCS)、一摻雜劑源及一鹵素引入該處理腔室,以在該基板上沉積一含矽磊晶層,其中該含矽磊晶層具有每立方公分約1x10 21個原子或以上之一摻雜劑濃度,其中該三氯矽烷(TCS)與該二氯矽烷(DCS)以1:2至1:16的一TCS:DCS流量比供應至該處理腔室中。
  8. 如請求項7所述之方法,其中該摻雜劑源包含磷、硼、砷、鎵或鋁。
  9. 如請求項7所述之方法,其中該摻雜劑源包含磷且該含矽磊晶層是Si 3P 4之偽立方體結構。
  10. 如請求項7所述之方法,其中該鹵素是氯氣或氯化氫。
  11. 如請求項7所述之方法,其中該鹵素與TCS之一流量比可爲約12:1至約6:1,且該鹵素與DCS之一流量比可爲約3:1至約1.5:1。
  12. 如請求項7所述之方法,其中該矽源中TCS之該濃度爲約65%至約90%。
  13. 如請求項7所述之方法,其中處理氣體之該混合物進一步包含一含鍺氣體。
  14. 一種在一基板上形成一薄膜之方法,該方法包括以下步驟: 將安置在一處理腔室內的一基板加熱至約600℃至約750℃之一溫度; 將一氣體混合物引入該處理腔室,該氣體混合物主要由一鍺源、一鹵化鍺前驅物、一摻雜劑源及一鹵素組成,其中該鍺源與該鹵素之一流量比爲約6:1至約12:1,且該鹵化鍺前驅物與該鹵素之一流量比爲約1.5:1至約3:1;及 在該基板上沉積一含鍺磊晶層,該含鍺磊晶層具有每立方公分約1x10 21個原子或以上之一摻雜劑濃度,其中該含鍺磊晶層在約300托或以上之一腔室壓力下沉積。
  15. 如請求項14所述之方法,其中該鍺源包含GeH 4、Ge 2H 6或GeH 4與Ge 2H 6之組合。
  16. 如請求項14所述之方法,其中該摻雜劑氣體包含磷、硼、砷、鎵或鋁。
  17. 如請求項14所述之方法,其中該鹵素是氯化氫或氯氣。
TW112145454A 2015-04-10 2016-03-24 提高選擇性磊晶生長之生長速率的方法 TW202412074A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201562146046P 2015-04-10 2015-04-10
US62/146,046 2015-04-10

Publications (1)

Publication Number Publication Date
TW202412074A true TW202412074A (zh) 2024-03-16

Family

ID=57073335

Family Applications (3)

Application Number Title Priority Date Filing Date
TW112145454A TW202412074A (zh) 2015-04-10 2016-03-24 提高選擇性磊晶生長之生長速率的方法
TW105109176A TWI725019B (zh) 2015-04-10 2016-03-24 提高選擇性磊晶生長之生長速率的方法
TW110109684A TWI836199B (zh) 2015-04-10 2016-03-24 提高選擇性磊晶生長之生長速率的方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
TW105109176A TWI725019B (zh) 2015-04-10 2016-03-24 提高選擇性磊晶生長之生長速率的方法
TW110109684A TWI836199B (zh) 2015-04-10 2016-03-24 提高選擇性磊晶生長之生長速率的方法

Country Status (6)

Country Link
US (2) US9881790B2 (zh)
KR (2) KR102311055B1 (zh)
CN (2) CN107430994B (zh)
DE (1) DE112016001675B4 (zh)
TW (3) TW202412074A (zh)
WO (1) WO2016164152A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6546872B2 (ja) * 2016-04-07 2019-07-17 株式会社Kokusai Electric 半導体装置の製造方法、基板処理装置、およびプログラム
US9842929B1 (en) * 2016-06-09 2017-12-12 International Business Machines Corporation Strained silicon complementary metal oxide semiconductor including a silicon containing tensile N-type fin field effect transistor and silicon containing compressive P-type fin field effect transistor formed using a dual relaxed substrate
US10217630B2 (en) * 2016-11-24 2019-02-26 Tokyo Electron Limited Method of forming silicon-containing film
US10504723B2 (en) 2017-01-05 2019-12-10 Applied Materials, Inc. Method and apparatus for selective epitaxy
JP7012563B2 (ja) * 2018-03-05 2022-01-28 東京エレクトロン株式会社 成膜方法および成膜装置
US10797133B2 (en) * 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
US10971366B2 (en) 2018-07-06 2021-04-06 Applied Materials, Inc. Methods for silicide deposition

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316958A (en) 1990-05-31 1994-05-31 International Business Machines Corporation Method of dopant enhancement in an epitaxial silicon layer by using germanium
JP3121131B2 (ja) 1991-08-09 2000-12-25 アプライド マテリアルズ インコーポレイテッド 低温高圧のシリコン蒸着方法
EP0717435A1 (en) 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
JPH09190979A (ja) 1996-01-10 1997-07-22 Nec Corp 選択シリコンエピタキシャル成長方法及び成長装置
JPH1041321A (ja) 1996-07-26 1998-02-13 Sony Corp バイポーラトランジスタの製造方法
US7176111B2 (en) 1997-03-28 2007-02-13 Interuniversitair Microelektronica Centrum (Imec) Method for depositing polycrystalline SiGe suitable for micromachining and devices obtained thereof
DE19840238C1 (de) 1998-09-03 2000-03-16 Siemens Ag Verfahren zur Herstellung einer dotierten Siliziumschicht und mikroelektronische Struktur mit einem leitfähigen Element aus dotiertem Silizium
US6346452B1 (en) 1999-05-03 2002-02-12 National Semiconductor Corporation Method for controlling an N-type dopant concentration depth profile in bipolar transistor epitaxial layers
KR100373853B1 (ko) 2000-08-11 2003-02-26 삼성전자주식회사 반도체소자의 선택적 에피택시얼 성장 방법
WO2002080245A1 (en) 2001-03-30 2002-10-10 Koninklijke Philips Electronics N.V. Phosphorus dopant control in low-temperature si and sige epitaxy
US6869579B2 (en) 2001-07-09 2005-03-22 Nippon Sanso Corporation Process for treating exhaust gas
JP3660897B2 (ja) 2001-09-03 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3964828B2 (ja) 2003-05-26 2007-08-22 株式会社東芝 半導体装置
US20100120235A1 (en) * 2008-11-13 2010-05-13 Applied Materials, Inc. Methods for forming silicon germanium layers
US7166528B2 (en) * 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US20060071213A1 (en) 2004-10-04 2006-04-06 Ce Ma Low temperature selective epitaxial growth of silicon germanium layers
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
KR100601976B1 (ko) 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7687383B2 (en) 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
JP2008092336A (ja) 2006-10-03 2008-04-17 Canon Inc 情報処理装置、送信機、情報処理システム、及びその方法
JP5181466B2 (ja) * 2006-11-16 2013-04-10 ソニー株式会社 半導体装置の製造方法および半導体装置
US8394196B2 (en) 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
US7960236B2 (en) 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
KR20080067442A (ko) 2007-01-16 2008-07-21 주식회사 하이닉스반도체 플래시 메모리 소자의 형성 방법
US8574979B2 (en) 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US7776698B2 (en) 2007-10-05 2010-08-17 Applied Materials, Inc. Selective formation of silicon carbon epitaxial layer
US8053322B2 (en) 2008-12-29 2011-11-08 Texas Instruments Incorporated Epitaxial deposition-based processes for reducing gate dielectric thinning at trench edges and integrated circuits therefrom
JP5516158B2 (ja) * 2009-07-24 2014-06-11 株式会社Sumco エピタキシャルウェーハの製造方法
US8207023B2 (en) * 2009-08-06 2012-06-26 Applied Materials, Inc. Methods of selectively depositing an epitaxial layer
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8685845B2 (en) 2010-08-20 2014-04-01 International Business Machines Corporation Epitaxial growth of silicon doped with carbon and phosphorus using hydrogen carrier gas
WO2012067625A1 (en) * 2010-11-19 2012-05-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Shallow heavily doped semiconductor layer by cyclic selective epitaxial deposition process
EP2673799B1 (en) 2011-02-08 2022-08-31 Applied Materials, Inc. Epitaxy of high tensile silicon alloy for tensile strain applications
KR20130037551A (ko) * 2011-10-06 2013-04-16 삼성전자주식회사 반도체 장치의 형성 방법 및 그에 의해 형성되는 반도체 장치
US8652951B2 (en) 2012-02-13 2014-02-18 Applied Materials, Inc. Selective epitaxial germanium growth on silicon-trench fill and in situ doping
US20130320429A1 (en) * 2012-05-31 2013-12-05 Asm Ip Holding B.V. Processes and structures for dopant profile control in epitaxial trench fill
US9252014B2 (en) 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
US9184290B2 (en) 2014-04-02 2015-11-10 International Business Machines Corporation Method of forming well-controlled extension profile in MOSFET by silicon germanium based sacrificial layer

Also Published As

Publication number Publication date
CN107430994B (zh) 2022-02-18
TWI836199B (zh) 2024-03-21
CN114551229A (zh) 2022-05-27
US20160300715A1 (en) 2016-10-13
TW201709281A (zh) 2017-03-01
US9881790B2 (en) 2018-01-30
CN107430994A (zh) 2017-12-01
DE112016001675T5 (de) 2017-12-21
US10128110B2 (en) 2018-11-13
TWI725019B (zh) 2021-04-21
US20180158682A1 (en) 2018-06-07
KR20170137151A (ko) 2017-12-12
KR20210122918A (ko) 2021-10-12
DE112016001675B4 (de) 2024-03-28
KR102534730B1 (ko) 2023-05-26
TW202139265A (zh) 2021-10-16
WO2016164152A1 (en) 2016-10-13
KR102311055B1 (ko) 2021-10-12

Similar Documents

Publication Publication Date Title
KR102648942B1 (ko) 실리콘 함유 에피택셜층을 형성하기 위한 방법 및 관련 반도체 소자 구조체
TWI836199B (zh) 提高選擇性磊晶生長之生長速率的方法
TWI729023B (zh) 拉伸應力與低接觸電阻的新材料以及形成方法
CN107112213B (zh) 在低温下生长薄外延膜的方法
JP5571287B2 (ja) 化学気相成長によって置換的に炭素でドーピングされた結晶性Si含有材料を製造する方法
US7897495B2 (en) Formation of epitaxial layer containing silicon and carbon
US20120024223A1 (en) Thin films and methods of making them using cyclohexasilane
KR101520368B1 (ko) 시드층의 형성 방법 및 실리콘 함유 박막의 성막 방법
US20080026149A1 (en) Methods and systems for selectively depositing si-containing films using chloropolysilanes
US20080044932A1 (en) Carbon precursors for use during silicon epitaxial film formation
WO2014070600A1 (en) Methods for selective and conformal epitaxy of highly doped si-containing materials for three dimensional structures
US9460918B2 (en) Epitaxy of high tensile silicon alloy for tensile strain applications
CN111656528A (zh) 用于n型金氧半导体源极漏极应用的共掺杂处理
US9704708B2 (en) Halogenated dopant precursors for epitaxy
US20180019121A1 (en) Method and material for cmos contact and barrier layer
KR20200073452A (ko) 저온 실리콘 절연막 증착 방법
CN116544101A (zh) 形成硅锗结构的方法