CN107430994A - 提高选择性外延生长的生长速率的方法 - Google Patents

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Abstract

本公开内容的实施方式一般涉及用于在增大的压力及降低的温度下在半导体装置上形成掺杂硅的外延层的方法。在一个实施方式中，该方法包括将设置在处理腔室内的基板加热至约550℃至约800℃的温度，将包含三氯硅烷(TCS)的硅源、磷源及包含卤素的气体引入处理腔室，且在基板上沉积包含磷的含硅外延层，该含硅外延层具有每立方厘米约1x1021个原子或以上的磷浓度，其中该含硅外延层在约150托或以上的腔室压力下沉积。

Description

提高选择性外延生长的生长速率的方法
技术领域
本公开内容的实施方式一般涉及半导体制造工艺和装置的领域，且特定而言涉及沉积用于形成半导体装置的含硅薄膜的方法。
背景技术
金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effecttransistor；MOSFET)的尺寸减缩实现集成电路的速度性能、密度及每单元函数成本的持续改良。改良晶体管性能的一个方式是经由向晶体管沟道区域施加应力。应力(例如，应变)使半导体晶格畸变，且该畸变继而影响半导体的带对准及电荷输送特性。通过控制成品装置中的应力量级，制造商可提高载流子迁移率并改良装置性能。
将应力引入晶体管沟道区域内的一个方法是在区域成型期间将碳并入区域中。区域中存在的碳影响半导体晶格并由此诱发应力。然而，外延沉积薄膜的质量随着薄膜内碳浓度的增大而降低。由此，可在薄膜质量变得不可接受之前诱发的拉伸应力量是有限的。
一般而言，高于约1原子百分比的碳浓度严重降低薄膜质量并增大薄膜生长问题发生的可能性。例如，由于高于1原子百分比的碳浓度的存在，因此可发生诸如不合乎需要的多晶或非晶硅生长而非外延生长的薄膜生长问题。因此，可通过经由碳并入而提高薄膜拉伸应力来获得的益处受限于碳浓度为1原子百分比或更小的薄膜。此外，即使是含有小于1原子百分比碳的薄膜仍经受一些薄膜质量问题。
因此，将需要提供可产生不含碳的高拉伸应力外延薄膜的工艺，该薄膜具有优良的选择性生长速率。
发明内容
本公开内容的实施方式一般涉及用于在增大的压力及降低的温度下在半导体装置上形成含磷硅外延层的方法。在一个实施方式中，该方法包括将设置在处理腔室内的基板加热至约550℃至约800℃的温度，将包含三氯硅烷(TCS)的硅源、磷源及包含卤素的气体引入处理腔室，且在基板上沉积包含磷的含硅外延层，该含硅外延层具有约每立方厘米1x1021个原子或以上的磷浓度，其中该含硅外延层在约150托或以上的腔室压力下沉积。
在另一实施方式中，该方法包括将设置在处理腔室内的基板热加热至约600℃至约750℃的温度，将气体混合物引入处理腔室，该气体混合物主要由锗源、掺杂剂源及卤素组成，且在基板上沉积含锗外延层，该含锗外延层具有每立方厘米约1x1021个原子或以上的掺杂剂浓度，其中该含锗外延层在约300托或以上的腔室压力下沉积。
在又一实施方式中，该方法包括将设置在处理腔室内的基板热加热至约600℃至约750℃的温度，将气体混合物引入处理腔室，该气体混合物主要由锗源、掺杂剂源及卤素组成，且在基板上沉积含锗外延层，该含锗外延层具有每立方厘米约1x1021个原子或以上的掺杂剂浓度，其中该含锗外延层在约300托或以上的腔室压力下沉积。
附图说明
可藉通过参考在附图中绘示的本公开内容的说明性实施方式来理解本公开内容的实施方式，所述实施方式在上文简要概述并在下文中更详细地论述。然而，将注意，附图仅图解本公开内容的典型实施方式，因此将不被视作限制本公开内容的范围，因为本公开内容可承认其他同等有效的实施方式。
图1绘示根据本公开内容的实施方式的用于制造集成电路的方法的流程图。
图2绘示曲线图，该图图解根据本公开内容的实施方式的选择性生长速率与TCS添加之间的比例关系。
为便于理解，在可能的情况下已使用相同元件符号以指定附图中共有的相同元件。附图并非按比例绘制，且可为清晰明确起见而简化。可设想一个实施方式的元件和特征可在无需进一步详述的情况下有益地并入其他实施方式中。
具体实施方式
本公开内容的实施方式一般提供用于具有高磷浓度的含磷硅层的选择性外延工艺。在各种实施方式中，选择性外延工艺使用包含三氯硅烷(TCS)及视情况二氯硅烷(DCS)的硅源、磷掺杂剂源、及包含卤素的气体，且该工艺在高于300托的增大的处理压力及约550℃至约800℃的降低的处理温度下执行，以允许形成具有每立方厘米约1x1021个原子或以上的磷浓度的硅外延薄膜。每立方厘米约1x1021个原子或以上的磷浓度增大沉积层的拉伸应变，从而引起用于MOSFET结构的增大的载流子迁移率及改良的装置效能。据观测，使用TCS及DCS也能够加快选择性生长速率及选择性并减少卤素使用，同时将磷并入维持在每立方厘米1x1021个原子或高于1x1021个原子。下文中多个实施方式进行更详细地论述。
本公开内容的实施方式可在RP外延腔室中实施，该腔室可购自美国加州圣克劳拉拉市的应用材料公司。设想其他腔室也可用以实施本公开内容的实施方式，所述腔室包括可购自其他制造商的那些腔室。
图1是流程图100，该图图解形成根据本公开内容的实施方式的外延层的方法。在步骤102中，基板定位于处理腔室内。设想基板可为平面基板或图案化基板。图案化基板是包括形成至基板处理表面之内或之上的电子特征的基板。基板可含有单晶表面和/或一个非单晶的次要表面，如多晶或非晶表面。单晶表面包括裸露结晶基板或通常由诸如硅、锗、硅锗或硅碳的材料制成的沉积单晶体层。多晶或非晶表面可包括介电材料，如氧化物或氮化物，具体而言为氧化硅或氮化硅，以及非晶硅表面。应理解，基板可包括多个层，或包括例如部分制造的装置，如晶体管和闪存装置等等。
在步骤104中，基板经加热至目标温度。处理腔室可保持在范围自约250℃至约1000℃的温度，该温度可适合于特定执行工艺。用以执行外延工艺的适当温度可依据用来沉积和/或蚀刻含硅材料的特定前驱物而定。在各种实施方式中，用以预加热处理腔室的温度为约850℃或更低，例如约750℃或更低。在一个实例中，基板经加热至约550℃至约800℃的温度，例如约600℃至约750℃，如约650℃至约725℃。在另一个实例中，基板经加热至约550℃至约750℃的温度。在又一个实例中，基板经加热至约600℃至约850℃的温度。可通过将基板加热至足以热分解处理反应物并在基板上沉积层的最低温度而将最终装置的热预算降至最低。然而，由于提高的温度一般引起产量提高，因此设想可使用更高的温度，如生产需求所指示。
在步骤106中，一或更多种处理反应物被引入处理腔室。处理反应物可以气体混合物或分离的气体混合物的形式同时或连续地被引入处理腔室。处理反应物可包括一或更多种沉积气体、一或更多种卤素前驱物、及至少一种掺杂剂气体。沉积气体可包括选自III族前驱物气体、V族前驱物气体、VI族前驱物气体，或IV族前驱物气体的一或更多种前驱物气体。在形成含硅外延层的情况下，沉积气体可含有至少硅源。沉积气体视情况可含有至少一种次要元素源，如锗源。在需要含锗外延层的情况下，沉积气体可包含至少锗源，无需存在硅源。可设想，诸如金属、卤素或氢的其他元素通常可以百万份数(ppm)浓度并入含硅或含锗外延层内。
掺杂剂气体提供具有所需导电特征及各种电特征的沉积外延层，所述特征如在电子装置所要求的被控制及所需路径中的定向电子流。示例性掺杂剂气体可包括但不限定于磷、硼、砷、镓、或铝，依据沉积外延层的所需导电特征而定。
示例性硅源可能包括但不限定于硅烷、卤化硅烷、四氯化硅(SiCl4)或上述各者的组合。硅烷可包括硅烷(SiH4)及具有经验式SixH(2x+2)的高级硅烷，如二硅烷(Si2H6)、三硅烷(Si3H8)、及四硅烷(Si4H10)。卤化硅烷可包括一氯甲硅烷(MCS)、二氯硅烷(DCS)、三氯硅烷(TCS)、六氯二硅烷(HCDS)、八氯三硅烷(OCTS)、四氯化硅(STC)，或上述各者的组合。在一个实施方式中，硅源包含TCS。在另一个实施方式中，硅源包含TCS及DCS。在又一实施方式中，硅源包含SiCl4及DCS。
卤素前驱物在外延工艺期间可与沉积气体同时或共同(即共流动模式)流动。在一些实施方式中，沉积气体可与以预定间隔提供的卤素前驱物连续流入处理腔室，该预定间隔如约每1秒、每3秒或每5秒，或操作者所需的其他适合间隔。或者，沉积气体和卤素前驱物可交替提供至处理腔室内。
示例性卤素前驱物可为含有卤素分子的那些前驱物，所述卤素分子如氯气或氯化氢。在一个实施方式中，卤素前驱物是氯化氢(HCl)。氯化氢可作为氯化氢气体传送或作为分离的氢气及氯气传送，所述氢气及氯气在处理腔室中反应以形成HCl。据观测，重掺杂N型薄膜利用卤素前驱物，通过在范围在约500℃与约750℃之间的温度(例如约650℃至约725℃)下使用HCl而有效形成。
在一些实施方式中，沉积气体及卤素前驱物可单独地流入至处理腔室内。在一些实施方式中，沉积气体及卤素前驱物可在流入处理腔室之前预混合并形成为气体混合物。在任一情况下，处理腔室中沉积气体与卤素前驱物的流量比可为约20:1至约3:1，例如约12:1至约6:1，例如约10:1至约8:1。如若两种硅源用于沉积气体，例如SiCl4及DCS，则SiCl4:HCl的流量比可为约12:1至约6:1，例如约10:1至约8:1，而DCS:HCl的流量比可为约3:1至约1.5:1，例如约2:1至约1.8:1。设想，本文中提及的DCS、SiCl4及HCl可通过使用本文中描述流量比而替换为本公开内容中描述的任何其他硅源及卤素前驱物。例如，卤素前驱物与TCS的流量比可为约12:1至约6:1，而卤素前驱物与DCS的流量比可为约3:1至约1.5:1。
处理反应物视情况可包括载气。可基于所用前驱物和/或外延工艺期间的工艺温度而选择载气。适合的载气包括氮、氢、氩、氦，或相对于外延工艺为惰性的其他气体。氮在具有低温(例如低于850℃)工艺特征的实施方式中可用作载气。载气可具有自约1SLM(每分钟标准公升数)至约100SLM的流率，如自约3SLM至约30SLM的流率。
在需要含磷的硅外延层的一个示例性实施方式中，处理反应物可包含硅源、磷源和HCl，该硅源包含TCS。TCS可以范围自约200sccm至约400sccm的流率提供至处理腔室内，该流率如约250sccm至约350sccm，例如约300sccm。示例性磷源包括膦，该磷源可以约0.1sccm至约950sccm的速率传送至处理腔室，该速率如约0.5sccm至约150sccm，例如约95sccm。HCl可以范围自约50sccm至约200sccm的速率提供至处理腔室内，该速率如约80sccm至约150sccm，例如约110sccm。硅源中的TCS浓度至少可为约15％或以上，如约25％或以上，如约45％或以上，例如约65％至约90％。
在需要含磷的硅外延层的另一示例性实施方式中，处理反应物可包含硅源、磷源及HCl，该硅源包含TCS及DCS。TCS可以范围自约200sccm至约400sccm的流率提供至处理腔室内，该流率如约250sccm至约350sccm，例如约300sccm。DCS可以范围自约400sccm至约600sccm的流率提供至处理腔室内，该流率如约350sccm至约550sccm，例如约500sccm。示例性磷源包括膦，该磷源可以约0.1sccm至约950sccm的速率传送至处理腔室，该速率如约0.5sccm至约150sccm，例如约95sccm。HCl可以范围自约50sccm至约200sccm的速率提供至处理腔室内，该速率如约80sccm至约150sccm，例如约100sccm。硅源中的TCS浓度至少可为约15％或以上，如约25％或以上，如约45％或以上，例如约65％至约85％。依据TCS浓度，硅源中的DCS浓度至少可为约15％或以上，如约25％或以上，如约45％或以上，例如约65％至约85％。如若要求，则本实施方式中描述的TCS可替换为四氯化硅(SiCl4)。在一些实施方式中，可使用包含SiCl4、TCS及DCS的硅源。在该种情况下，SiCl4可以与TCS或DCS相同的流率提供至处理腔室，如本实施方式中所论述。在这些实例中任一实例中，TCS可首先流入处理腔室并充当预处理气体以钝化基板的介电表面，随后DCS和/或SiCl4(以任一所需顺序)流入。
在步骤108中，反应物混合物热反应以在基板表面上形成含磷硅外延层。在工艺期间，处理腔室内的温度维持在约550℃至约800℃的温度，例如约600℃至约750℃，如约650℃至约725℃。处理腔室内的压力维持在约150托或以上，例如约300托至约600托。设想，在不使用低压沉积腔室时可使用大于约600托的压力。相反，在低压沉积腔室中的典型外延生长工艺维持约10托至约100托的处理压力，及大于700℃的处理温度。然而，已观测到，通过增大压力至约150托或以上，例如约300托或以上，与更低压力的外延生长工艺相比，沉积外延薄膜可形成有更大磷浓度(例如每立方厘米约1x1021个原子至每立方厘米约5x1021个原子)。
在以约3sccm至约5sccm的流率提供膦时，在低于100托的压力下形成的外延薄膜的磷浓度为每立方厘米约3x1020个原子。由此，与在低于约100托或更小压力下形成的外延薄膜相比，在高压(例如300托或以上)下形成的外延层可经受磷浓度的约十倍增大。
在不意欲受理论束缚的情况下，据信，在每立方厘米约1x1021个原子或更大的磷浓度下，沉积外延薄膜不完全为掺杂磷的硅薄膜，而该薄膜是硅与硅磷化物之间的合金(例如Si3P4的准立方体结构)。据信，硅/硅磷化物合金导致外延薄膜的增大的拉伸应力。形成硅/硅磷化物合金的可能性随着更大的磷浓度而增大，因为相邻磷原子相互作用的可能性增大。
在约600℃与约750℃之间的工艺温度并且在高于300托的压力下形成的外延薄膜在掺杂至充足的磷浓度(例如每立方厘米约1x1021个原子或以上)时经受增大的拉伸应力。一般而言，选择性外延工艺允许外延层在硅表面上的生长，而在介电表面(例如氧化物或氮化物)上的外延层生长降至最低。为了维持外延工艺期间的选择性(即，为了实现基板硅表面上的结晶生长而不在介电表面上发生任何生长)，可在整个外延工艺期间调整及调节沉积气体、卤素前驱物及反应温度。尽管难以在低温下同时实现硅外延中的高磷浓度及形态平滑的所需生长速率，但本发明者已意外观测到，通过使用包含TCS的硅源的含磷硅外延层沉积可在诸如上述600℃或以上(例如约725℃至约800℃)的更高温度下显著提升选择性生长速率。在不受任何特定理论束缚的情况下，据信，TCS中较弱的Si-H键(即SiCl3-H)在分解之后产生Si-Cl反应性物种，所述物种钝化介电表面，由此在暴露的介电表面上产生更长保温(incubation)时间。因此，生长选择性在更高的温度下增强，即使卤素前驱物的供应较少也如此。在TCS及DCS都用作硅源的情况下，在DCS及SiCl4用作硅源的情况下，或TCS、DCS及SiCl4用作硅源的情况下，也可实现增强的生长速率及选择性。
因此，如果基板包含介电表面及硅表面，则TCS可用作预处理气体以钝化介电表面。在该种情况下，包含TCS的硅源可流入处理腔室，随后DCS流入。基板可暴露于TCS预处理气体达预定时段(依据基板尺寸而定)之久，例如约1秒至约120秒，例如约5秒至约60秒，例如约10秒至约30秒。
下文中表1图解根据本公开内容的实施方式的含磷外延层的磷浓度及选择性生长速率改良，该含磷外延层通过单独使用DCS及使用以不同流量增量供应的DCS+TCS而形成。在表1所示的所有实例中，DCS以约500sccm的流率提供，且TCS分别以约30sccm、60sccm、120sccm及240sccm的流率提供。膦以约950sccm(在H2中占比10％)的流率提供。HCl(未图示)以约100sccm的流率提供。充当载气的氮气(未图示)以约3SLM的流率提供。在全部实例中，处理腔室被加热并维持在约650℃下，腔室压力为约300托。本文中及整个公开内容中描述的工艺条件基于300mm直径基板。
表1
如实例1-5中可见，在外延工艺期间，当TCS添加至DCS中时，选择性生长速率有利地从约增大至约改良约35％。同时，磷浓度从每立方厘米约2.20x1021个原子增大至每立方厘米约2.50x1021个原子。磷浓度更高的事实说明，添加TCS增强磷向层中的并入，同时提升选择性生长速率。生长速率提升也在图2中证实，该图是曲线图，该图图解上文表1中使用线性拟合线而绘制的实例1-5中选择性生长速率与TCS添加的对比。
步骤106及108中的外延工艺可重复或维持直至达到预定厚度和/或薄膜轮廓。
应注意，本公开内容实施方式中描述的概念也适合用于形成其他材料的外延工艺。一些可能的实例可包括无掺杂硅、SiGe/SiGe:B、Si:CP、纯Ge、GeSn、GeP、GeB或GeSnB，等等，上述各者可用于逻辑及存储器应用。在这样的情况下，可能的硅前驱物可与相对于上文图1所述的那些前驱物相同，且可能的锗前驱物可包括但不限于GeH4及Ge2H6。可用以提升生长速率的卤化锗的实例可包括但不限于GeCl4、GeHCl3、Ge2Cl6、Ge3Cl8，等等。
在需要含锗外延层的实施方式中，处理腔室可保持在范围自约550℃至约800℃的温度下，例如约600℃至约750℃，如约650℃至约725℃。处理反应物可包括锗源、掺杂剂源、及包含卤素的前驱物气体。掺杂剂源及卤素可为上文相对于图1论述的那些。例如，掺杂剂气体可包括磷、硼、砷、镓或铝。卤素前驱物可包括氯气或氯化氢。诸如上文论述的那些锗前驱物或卤化锗的锗源可以范围自约200sccm至约400sccm的流率提供至处理腔室内，该流率如约250sccm至约350sccm，例如约300sccm。或者，锗源可包括锗前驱物及卤化锗，如上文所论述。示例性掺杂剂源包括膦，该掺杂剂源可以约0.1sccm至约950sccm的速率输送至处理腔室，该速率如约0.5sccm至约150sccm，例如约95sccm。诸如HCl的卤素前驱物可以范围自约50sccm至约200sccm的速率提供至处理腔室，该速率如约80sccm至约150sccm，例如约110sccm。处理腔室内的压力可维持在约150托或更大，例如约300托至约600托。沉积锗外延薄膜形成具有每立方厘米约1x1021个原子至每立方厘米约5x1021个原子的更大磷浓度。
在一些实施方式中，处理腔室中锗源与卤素前驱物的流量比可为约20:1至约3:1，例如约12:1至约6:1，例如约10:1至约8:1。如果两个锗源用于沉积气体，例如锗前驱物及卤化锗，则锗前驱物:HCl的流量比可为约12:1至约6:1，例如约10:1至约8:1，而卤化锗:HCl的流量比可为约3:1至约1.5:1，例如约2:1至约1.8:1。设想，本文中提及的锗前驱物、卤化锗及HCl可通过使用本文中描述流量比为本公开内容中描述的任何锗源及卤素前驱物。
本公开内容的益处包括通过使用硅源来提升含磷的硅层的选择性外延工艺的生长速率及选择性，该硅源包含三氯硅烷(TCS)、磷掺杂剂源，及包含卤素分子的前驱物气体。增大的处理压力与低于约800℃的降低工艺温度结合，允许从介电表面有效移除可能的硅核且形成具有每立方厘米3x1021个原子或更大磷浓度的硅外延薄膜，而不牺牲产量。高磷浓度诱发沉积外延薄膜内的应力，由此提高拉伸应变，从而引起增大的载流子迁移率及改良的装置效能。
尽管前述内容涉及本公开内容的实施方式，但可在不脱离本公开内容基本范围的前提下设计本公开内容的其他及更多实施方式。

Claims (15)

1.一种在基板上形成薄膜的方法，所述方法包括以下步骤：
将设置在处理腔室内的基板加热至约550℃至约800℃的温度；
将包含三氯硅烷(TCS)的硅源、磷源、及包含卤素的气体引入所述处理腔室；以及
在所述基板上沉积含硅外延层，所述含硅外延层包含磷，所述含硅外延层具有每立方厘米约1x1021个原子或更大的磷浓度，其中所述含硅外延层在约150托或更大的腔室压力下沉积。
2.如权利要求1所述的方法，其中所述卤素是氯气或氯化氢。
3.如权利要求1所述的方法，其中所述硅源主要由三氯硅烷组成。
4.如权利要求1所述的方法，其中所述硅源进一步包含二氯硅烷(DCS)。
5.如权利要求1所述的方法，其中所述温度在自约600℃至约750℃的范围中。
6.如权利要求1所述的方法，其中所述卤素是氯化氢(HCl)，且所述硅源与所述前驱物气体的流量比为约12:1至约6:1。
7.如权利要求1所述的方法，进一步包括以下步骤：
将含锗气体引入所述处理腔室内且所述含硅外延层是掺杂硅的锗。
8.一种在基板上形成外延薄膜的方法，所述方法包括以下步骤：
将基板提供至处理腔室内，其中所述基板包含硅表面和介电表面；
在约550℃至约800℃的温度下将所述基板暴露于预处理气体以钝化所述介电表面，所述预处理气体包含三氯硅烷(TCS)；
在向所述处理腔室内供应TCS的同时，在300托或以上的腔室压力下将二氯硅烷(DCS)、掺杂剂源和卤素引入所述处理腔室，以在所述基板上沉积含硅外延层，其中所述含硅外延层具有每立方厘米约1x1021个原子或以上的掺杂剂浓度。
9.如权利要求8所述的方法，其中所述掺杂剂源包含磷且所述含硅外延层是Si3P4的准立方体结构。
10.如权利要求8所述的方法，其中所述卤素与TCS的流量比可为约12:1至约6:1，且所述卤素与DCS的流量比可为约3:1至约1.5:1。
11.如权利要求8所述的方法，其中所述硅源中TCS的浓度为约65％至约90％。
12.如权利要求8所述的方法，其中处理气体的所述混合物进一步包含含锗气体。
13.一种在基板上形成薄膜的方法，所述方法包括以下步骤：
将设置在处理腔室内的基板加热至约600℃至约750℃的温度；
将气体混合物引入所述处理腔室，所述气体混合物主要由锗源、掺杂剂源和卤素组成；以及
在所述基板上沉积含锗外延层，所述含锗外延层具有每立方厘米约1x1021个原子或以上的掺杂剂浓度，其中所述含锗外延层在约300托或以上的腔室压力下沉积。
14.如权利要求13所述的方法，其中所述锗源包含GeH4、Ge2H6、或GeH4和Ge2H6的组合。
15.如权利要求13所述的方法，其中所述锗源包含卤化锗。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6546872B2 (ja) * 2016-04-07 2019-07-17 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US9842929B1 (en) * 2016-06-09 2017-12-12 International Business Machines Corporation Strained silicon complementary metal oxide semiconductor including a silicon containing tensile N-type fin field effect transistor and silicon containing compressive P-type fin field effect transistor formed using a dual relaxed substrate
US10217630B2 (en) * 2016-11-24 2019-02-26 Tokyo Electron Limited Method of forming silicon-containing film
US10504723B2 (en) 2017-01-05 2019-12-10 Applied Materials, Inc. Method and apparatus for selective epitaxy
JP7012563B2 (ja) * 2018-03-05 2022-01-28 東京エレクトロン株式会社 成膜方法および成膜装置
US10971366B2 (en) 2018-07-06 2021-04-06 Applied Materials, Inc. Methods for silicide deposition

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1875461A (zh) * 2003-10-10 2006-12-06 应用材料股份有限公司 选择性沉积重掺杂外延硅锗的方法
US20100163997A1 (en) * 2008-12-29 2010-07-01 Texas Instruments Incorporated Epitaxial deposition-based processes for reducing gate dielectric thinning at trench edges and integrated circuits therefrom
US20110124169A1 (en) * 2009-08-06 2011-05-26 Applied Materials, Inc. Methods of selectively depositing an epitaxial layer
US20130089961A1 (en) * 2011-10-06 2013-04-11 Samsung Electronics Co., Ltd. Methods of Forming Semiconductor Devices Including an Epitaxial Layer and Semiconductor Devices Formed Thereby
US20130210221A1 (en) * 2012-02-13 2013-08-15 Yi-Chiau Huang Selective epitaxial germanium growth on silicon-trench fill and in situ doping
CN103348445A (zh) * 2011-02-08 2013-10-09 应用材料公司 用于拉伸应变应用上的高拉伸硅合金的外延法
US20130320429A1 (en) * 2012-05-31 2013-12-05 Asm Ip Holding B.V. Processes and structures for dopant profile control in epitaxial trench fill

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5316958A (en) 1990-05-31 1994-05-31 International Business Machines Corporation Method of dopant enhancement in an epitaxial silicon layer by using germanium
JP3121131B2 (ja) 1991-08-09 2000-12-25 アプライド マテリアルズ インコーポレイテッド 低温高圧のシリコン蒸着方法
EP0717435A1 (en) 1994-12-01 1996-06-19 AT&T Corp. Process for controlling dopant diffusion in a semiconductor layer and semiconductor layer formed thereby
JPH09190979A (ja) 1996-01-10 1997-07-22 Nec Corp 選択シリコンエピタキシャル成長方法及び成長装置
JPH1041321A (ja) 1996-07-26 1998-02-13 Sony Corp バイポーラトランジスタの製造方法
US7176111B2 (en) 1997-03-28 2007-02-13 Interuniversitair Microelektronica Centrum (Imec) Method for depositing polycrystalline SiGe suitable for micromachining and devices obtained thereof
DE19840238C1 (de) 1998-09-03 2000-03-16 Siemens Ag Verfahren zur Herstellung einer dotierten Siliziumschicht und mikroelektronische Struktur mit einem leitfähigen Element aus dotiertem Silizium
US6346452B1 (en) 1999-05-03 2002-02-12 National Semiconductor Corporation Method for controlling an N-type dopant concentration depth profile in bipolar transistor epitaxial layers
KR100373853B1 (ko) 2000-08-11 2003-02-26 삼성전자주식회사 반도체소자의 선택적 에피택시얼 성장 방법
WO2002080245A1 (en) 2001-03-30 2002-10-10 Koninklijke Philips Electronics N.V. Phosphorus dopant control in low-temperature si and sige epitaxy
US6869579B2 (en) 2001-07-09 2005-03-22 Nippon Sanso Corporation Process for treating exhaust gas
JP3660897B2 (ja) 2001-09-03 2005-06-15 株式会社ルネサステクノロジ 半導体装置の製造方法
JP3964828B2 (ja) 2003-05-26 2007-08-22 株式会社東芝 半導体装置
US20100120235A1 (en) * 2008-11-13 2010-05-13 Applied Materials, Inc. Methods for forming silicon germanium layers
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US20060071213A1 (en) 2004-10-04 2006-04-06 Ce Ma Low temperature selective epitaxial growth of silicon germanium layers
US7682940B2 (en) * 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
KR100601976B1 (ko) 2004-12-08 2006-07-18 삼성전자주식회사 스트레인 실리콘 온 인슐레이터 구조체 및 그 제조방법
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7687383B2 (en) 2005-02-04 2010-03-30 Asm America, Inc. Methods of depositing electrically active doped crystalline Si-containing films
JP2008092336A (ja) 2006-10-03 2008-04-17 Canon Inc 情報処理装置、送信機、情報処理システム、及びその方法
JP5181466B2 (ja) * 2006-11-16 2013-04-10 ソニー株式会社 半導体装置の製造方法および半導体装置
US7960236B2 (en) 2006-12-12 2011-06-14 Applied Materials, Inc. Phosphorus containing Si epitaxial layers in N-type source/drain junctions
US8394196B2 (en) 2006-12-12 2013-03-12 Applied Materials, Inc. Formation of in-situ phosphorus doped epitaxial layer containing silicon and carbon
KR20080067442A (ko) 2007-01-16 2008-07-21 주식회사 하이닉스반도체 플래시 메모리 소자의 형성 방법
US8574979B2 (en) 2007-05-18 2013-11-05 Texas Instruments Incorporated Method for integrating silicon germanium and carbon doped silicon with source/drain regions in a strained CMOS process flow
US7776698B2 (en) 2007-10-05 2010-08-17 Applied Materials, Inc. Selective formation of silicon carbon epitaxial layer
JP5516158B2 (ja) 2009-07-24 2014-06-11 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
US8598003B2 (en) 2009-12-21 2013-12-03 Intel Corporation Semiconductor device having doped epitaxial region and its methods of fabrication
US8685845B2 (en) 2010-08-20 2014-04-01 International Business Machines Corporation Epitaxial growth of silicon doped with carbon and phosphorus using hydrogen carrier gas
US8993418B2 (en) * 2010-11-19 2015-03-31 Commissariat A L'energie Atomique Et Aux Energies Alternatives Shallow heavily doped semiconductor layer by cyclic selective epitaxial deposition process
US9252014B2 (en) 2013-09-04 2016-02-02 Globalfoundries Inc. Trench sidewall protection for selective epitaxial semiconductor material formation
US9184290B2 (en) 2014-04-02 2015-11-10 International Business Machines Corporation Method of forming well-controlled extension profile in MOSFET by silicon germanium based sacrificial layer

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1875461A (zh) * 2003-10-10 2006-12-06 应用材料股份有限公司 选择性沉积重掺杂外延硅锗的方法
US20100163997A1 (en) * 2008-12-29 2010-07-01 Texas Instruments Incorporated Epitaxial deposition-based processes for reducing gate dielectric thinning at trench edges and integrated circuits therefrom
US20110124169A1 (en) * 2009-08-06 2011-05-26 Applied Materials, Inc. Methods of selectively depositing an epitaxial layer
CN103348445A (zh) * 2011-02-08 2013-10-09 应用材料公司 用于拉伸应变应用上的高拉伸硅合金的外延法
US20130089961A1 (en) * 2011-10-06 2013-04-11 Samsung Electronics Co., Ltd. Methods of Forming Semiconductor Devices Including an Epitaxial Layer and Semiconductor Devices Formed Thereby
US20130210221A1 (en) * 2012-02-13 2013-08-15 Yi-Chiau Huang Selective epitaxial germanium growth on silicon-trench fill and in situ doping
US20130320429A1 (en) * 2012-05-31 2013-12-05 Asm Ip Holding B.V. Processes and structures for dopant profile control in epitaxial trench fill

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