CN116544101A - 形成硅锗结构的方法 - Google Patents

形成硅锗结构的方法 Download PDF

Info

Publication number
CN116544101A
CN116544101A CN202310087274.8A CN202310087274A CN116544101A CN 116544101 A CN116544101 A CN 116544101A CN 202310087274 A CN202310087274 A CN 202310087274A CN 116544101 A CN116544101 A CN 116544101A
Authority
CN
China
Prior art keywords
substrate
silicon
precursor
layer
buffer layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310087274.8A
Other languages
English (en)
Inventor
W·金
R·卡扎卡
M·E·吉文斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ASM IP Holding BV
Original Assignee
ASM IP Holding BV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ASM IP Holding BV filed Critical ASM IP Holding BV
Publication of CN116544101A publication Critical patent/CN116544101A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02373Group 14 semiconducting materials
    • H01L21/02381Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02433Crystal orientation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/02452Group 14 semiconducting materials including tin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02499Monolayers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02496Layer structure
    • H01L21/02505Layer structure consisting of more than two layers
    • H01L21/02507Alternating layers, e.g. superlattice
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02513Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02535Group 14 semiconducting materials including tin
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02576N-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/0257Doping during depositing
    • H01L21/02573Conductivity type
    • H01L21/02579P-type
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02587Structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • H01L21/02661In-situ cleaning
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67017Apparatus for fluid treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67011Apparatus for manufacture or treatment
    • H01L21/67155Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors

Abstract

公开了用于形成结构的方法,包括在衬底上形成异质外延层。当前公开的方法包括在衬底上外延形成缓冲层。衬底具有衬底成分。缓冲层具有缓冲层成分。缓冲层成分基本与衬底成分相同。当前公开的方法还包括在缓冲层上外延形成异质外延层。异质外延层具有不同于衬底成分的异质外延层成分。

Description

形成硅锗结构的方法
技术领域
本公开总体涉及用于形成硅-硅锗叠层的方法以及相关结构。这种结构在集成电路领域中是有用的,例如在全栅或纳米片场效应晶体管的环境中。
背景技术
在三维晶体管中,纳米片场效应晶体管(FET)由于降低的漏电流和高驱动电流而被认为是有前途的下一代器件。通过首先沉积一个或多个顺序的SiGe和Si层对,并且通过随后去除SiGe层以形成一个或多个Si纳米片,来形成纳米片FET沟道。就均匀的器件性能而言,界面的化学突变对于器件应用至关重要。扩散界面会使沟道表面变粗糙,这会导致载流子散射和沟道厚度的变化。
先前已经在Si 001衬底上成功地获得了具有良好化学突变的界面,但是在Si 110衬底上仍具有挑战性。事实上,与Si 100衬底上的SiGe/Si多叠层相比,Si 110衬底上的SiGe/Si多叠层往往遭受更快的弛豫和更扩散的SiGe-Si界面。
发明内容
本文描述了一种形成外延结构的方法。该方法包括向反应室提供衬底。衬底包括单晶110硅表面。该方法还包括将衬底暴露于第一硅前体。因此,单晶硅缓冲层外延形成在110硅表面上。该方法然后包括执行一个或多个沉积循环。按照给定的顺序,沉积循环包括:SiGe脉冲和Si脉冲。SiGe脉冲包括将衬底暴露于第二硅前体和锗前体。Si脉冲包括将衬底暴露于第三硅前体。因此,在单晶硅缓冲层上形成一个或多个双层。双层包括SiGe层和Si层。
在一些实施例中,将衬底暴露于第一硅前体的步骤和执行一个或多个沉积循环的步骤在同一反应室中执行,而没有任何中间真空中断。
在一些实施例中,反应室保持在至少5托到至多80托的压力下。
在一些实施例中,在载气流中将第一硅前体、第二硅前体、第三硅前体和锗前体中的至少一种提供给反应室。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体独立地选自硅烷和卤代硅烷。
在一些实施例中,第一硅前体包括卤代硅烷。
在一些实施例中,将衬底暴露于第一硅前体的步骤之前进行清洁衬底的步骤。
在一些实施例中,清洁衬底的步骤包括将衬底暴露于氢气和将衬底暴露于氟自由基中的一个或多个。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体是相同的。
在一些实施例中,第一硅前体和第二硅前体是相同的,并且第一硅前体不同于第三硅前体。
在一些实施例中,第一硅前体和第三硅前体是相同的,并且第一硅前体不同于第二硅前体。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体是不同的。
在一些实施例中,反应室保持在至少5托到至多760托的压力下。
在一些实施例中,锗前体包括锗烷。
本文还描述了一种在衬底上形成异质外延层的方法。该方法按给定的顺序包括:向反应室提供衬底,在衬底上外延形成缓冲层,以及在缓冲层上外延形成异质外延层。衬底具有衬底成分,缓冲层具有缓冲层成分。缓冲层成分基本与衬底成分相同。异质外延层具有不同于衬底成分的异质外延成分。
在一些实施例中,衬底是单晶Si 110衬底,并且衬底和缓冲层包括超过99原子%的硅。
在一些实施例中,异质外延层包括硅和锗的合金。
在一些实施例中,衬底保持在至多700℃的温度下。
本文进一步描述了一种根据本文描述的方法形成的结构。
本文还描述了一种系统,该系统包括一个或多个反应室、气体注射系统和控制器,该控制器配置成使该系统执行本文所述的方法。
附图说明
本公开及其实施例通过以下附图来说明。
图1示出了可以根据这里描述的方法形成的结构100。
图2示出了根据本公开的另外示例性实施例的系统200。
图3中的a)和b)示出了对比实验数据。
图4中的a)和b)示出了使用本文所述方法获得的实验结果,以及与参考的比较。
图5示出了如本文所述的方法的示例性实施例的过程流程。
应当理解,附图中的元件是为了简单和清楚而示出的,并不一定是按比例绘制的。例如,图中的一些元件的尺寸可能相对于其他元件被夸大,以有助于提高对本公开的所示实施例的理解。
具体实施方式
尽管下面公开了某些实施例和示例,但本领域技术人员将理解,本发明延伸到具体公开的实施例和/或本发明的用途及其明显的修改和等同物之外。因此,意图是所公开的本发明的范围不应被下面描述的具体公开的实施例所限制。
本公开总体涉及异质外延。特别地,当前公开的方法的特征在于在继续生长异质外延层之前在衬底上生长缓冲层。缓冲层的成分基本等于衬底的成分。
在本公开中,“气体”可以指在室温和压力下为气体、蒸发的固体和/或蒸发的液体的材料,并且根据情况可以由单一气体或气体混合物构成。除了过程气体之外的气体,即不经过气体分配组件、其它气体分配装置等引入的气体,可以用于例如密封反应空间,其包括密封气体,例如稀有气体。在一些实施例中,术语“前体”和“反应物”可以互换使用,并且可以分别泛指参与产生例如膜或层的化学反应的气相化合物。
如本文所用,术语“衬底”可指可用于形成或可在其上形成器件、电路或膜的任何一种或多种底层材料。衬底可以包括块体材料,比如硅(例如单晶硅)、其他IV族材料,例如锗等,并且可以包括覆盖或位于块体材料下面的一个或多个层。此外,衬底可以包括各种拓扑结构,例如形成在衬底层的至少一部分内或上的凹槽、线条等。
如本文所用,术语“外延层”可以指覆盖在基本单晶层或衬底上的基本单晶层。
如本文所用,术语“包含硅锗的层”或“SiGe层”指的是包括硅和锗的层,例如硅和锗的合金。包含硅锗的层可以由通式Si1-xGex表示,其中x大于0且小于1。在一些情况下,包含SiGe的层可以包括块体材料SiGe。包括硅锗的层可以包括其他元素,例如B、As、Ga、P、Sn、In等中的一种或多种。例如,包含硅锗的层可以包括约0或高达约1.0原子%的一种或多种这样的其他元素。
如本文所用,术语“包含硅的层”或“Si层”可以指包括硅的层,例如单晶硅层。包含硅的层可以包括其它元素,比如掺杂剂,包括例如C、P、As、B、Sb等—例如高达约0.01至约95原子%的一种或多种其它元素。
如本文所用,术语“结构”可以指部分或完全制造的器件结构。举例来说,一种结构可以包括其上形成有过渡层和/或钝化层的衬底。结构可以包括附加层,例如包含SiGe的层和/或包含Si的层。
这里使用的术语“载气”可以指与一种或多种前体一起提供给反应室的气体。例如,可以将载气与一种或多种这里使用的前体一起提供给反应室。示例性载气包括H2、N2和稀有气体,例如He、Ne、Kr、Ar和Xe。
应当理解,诸如Si 100、Si 110等术语指的是由米勒指数表示的晶体取向。因此,Si 100衬底是指包括沿100方向取向的表面区域的衬底。类似地,Si 110衬底是指包括沿110方向取向的表面区域的衬底。在一些实施例中,术语Si 100衬底和Si 110衬底分别指沿着100平面或110平面切割的硅晶片。应当理解,相应衬底或表面区域的取向不必是完美的,例如可以偏离几度,例如至少0.1度到至多2.0度。有利地,衬底是单晶衬底。
本文描述了一种在衬底上形成异质外延层的方法。该方法包括向反应室提供衬底的步骤。然后,在衬底上外延形成缓冲层。缓冲层的成分基本等于衬底的成分。然后,在缓冲层上形成异质外延层。异质外延层具有不同于衬底成分的成分。有利地,缓冲层可以提高异质外延层的外延质量。
应当理解,缓冲层的成分等于或基本等于衬底的成分。尽管如此,在一些实施例中,缓冲层可以包括杂质,例如以下浓度的杂质:小于0.1原子%、或小于1.0×10-2原子%、或小于1.0×10-3原子%、或小于1.0×10-4原子%、或小于1.0×10-5原子%、或小于1.0×10-6原子%、或小于1.0×10-7原子%、或小于1.0×10-8原子%、或小于1.0×10-9原子%、或小于1.0×10-10原子%。
在一些实施例中,异质外延层可以包括多个子层。例如,多个子层可以包括多个异质外延层对。异质外延层对包括第一子层和第二子层。第一子层和第二子层中的至少一个具有不同于衬底成分的成分。在一些实施例中,衬底包括硅,缓冲层包括硅,第一子层包括包含至少10原子%的锗的硅锗合金,第二子层包括硅。例如,衬底可以是单晶Si 100或Si110晶片。例如,可以使用Czochralski法或浮区法生长衬底。在一些实施例中,衬底是单晶Si 110衬底,并且衬底和缓冲层包括超过99原子%的硅,并且异质外延层包括硅和锗的合金。
因此,本文进一步描述了形成外延结构的具体方法。该方法包括向反应室提供衬底。衬底包括单晶110硅表面,也称为Si 110表面。该方法还包括将衬底暴露于第一硅前体。因此,单晶硅缓冲层形成在110硅衬底上。然后,该方法包括执行一个或多个沉积循环。沉积循环按以下顺序包括SiGe脉冲和Si脉冲。应当理解,“SiGe脉冲”代表硅-锗脉冲,而“Si脉冲”代表硅脉冲。SiGe脉冲包括将衬底暴露于第二硅前体和锗前体。Si脉冲包括将衬底暴露于第三硅前体。因此,在单晶硅缓冲层上外延形成一个或多个双层。双层包括SiGe层和Si层。有利地,与一个或多个双层直接形成在衬底上的情况相比,在一个或多个双层之前生长缓冲层可以减小Si和SiGe层之间的界面厚度。
在一些实施例中,可以根据US20210020429A1中描述的方法生长一个或多个Si–SiGe双层,该专利通过引用整体结合于此。
在一些实施例中,包含在一个或多个双层中的Si和SiGe层中的至少一个具有以下厚度:至少2nm到至多20nm,或至少2nm到至多5nm,或至少5nm到至多10nm,或至少10nm到至多20nm。
在一些实施例中,Si缓冲层具有以下厚度:至少1nm到至多30nm,或至少1nm到至多2nm,或至少2nm到至多5nm,或至少5nm到至多10nm,或至少10nm到至多20nm,或至少20nm到至多30nm。
应当理解,Si层基本由硅构成。例如,Si层可以包含至少99原子%的Si,或至少99.9原子%的Si,或至少99.99原子%的Si,或至少99.999原子%的Si,或至少99.9999原子%的Si,或至少99.99999原子%的Si,或至少99.999999原子%的Si。尽管如此,Si层可能包含杂质。示例性杂质包括B、Al、Sn、P和As。
应当理解,SiGe层基本由硅锗合金构成。例如,SiGe层可以具有以下的组合硅和锗浓度:至少99原子%、或至少99.9原子%、或至少99.99原子%、或至少99.999原子%、或至少99.9999原子%、或至少99.99999原子%、或至少99.999999原子%。尽管如此,SiGe层可以包含杂质。示例性杂质包括B、Al、Sn、P和As。
在一些实施例中,Si层包含至少50到至多90原子%的Si,或至少60到至多80原子%的Si。在一些实施例中,SiGe层包括从至少10到至多50原子%的Ge,或者从至少20到至多40原子%的Ge。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体独立地选自硅烷和卤代硅烷。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体中的一种或多种包括卤代硅烷。在一些实施例中,第一硅前体包括卤代硅烷。在一些实施例中,第二硅前体包括卤代硅烷。在一些实施例中,第三硅前体包括卤代硅烷。合适的卤代硅烷包括氯硅烷,例如四氯硅烷、三氯硅烷、二氯硅烷和一氯硅烷。其他合适的卤代硅烷包括氯五甲基乙硅烷(CPMS)、二氯四甲基乙硅烷(DTMS)、六氯乙硅烷(HCDS)、五氯乙硅烷(PCDS)和八氯丙硅烷(OCTS)。
在一些实施例中,氯硅烷包括二氯硅烷。另外或可替代地,卤代硅烷可以包括硼硅烷,例如四硼硅烷、三硼硅烷、二硼硅烷或单硼硅烷。另外或可替代地,卤代硅烷可以包括碘代硅烷,比如四碘代硅烷、三碘代硅烷、二碘代硅烷或一碘代硅烷。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体中的一种或多种包括硅烷。在一些实施例中,第一硅前体包括硅烷。在一些实施例中,第二硅前体包括硅烷。在一些实施例中,第三硅前体包括硅烷。合适的硅烷包括硅烷(SiH4)、乙硅烷(Si2H6)、丙硅烷(Si3H8)和四硅烷(Si4H10)。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体是相同的。
在一些实施例中,第一硅前体和第二硅前体是相同的,并且第一硅前体不同于第三硅前体。
在一些实施例中,第一硅前体和第三硅前体是相同的,并且第一硅前体不同于第二硅前体。
在一些实施例中,第一硅前体、第二硅前体和第三硅前体是不同的。
在一些实施例中,第一、第二和第三硅前体中的一种或多种包括卤代硅烷和硅烷。换句话说,在一些实施例中,硅前体包括卤代硅烷和氢化硅。合适的硅烷包括甲硅烷、乙硅烷和丙硅烷。
在一些实施例中,除了硅和/或锗前体之外,第一、第二和第三硅前体中的至少一个还包括硼前体。在一些实施例中,硼前体包括硼烷。合适的硼烷包括B1至B10硼烷,即每分子包含1至10个硼原子的硼烷,例如B2H6
在一些实施例中,除了硅和/或锗前体之外,第一、第二和第三硅前体中的至少一个还包括铝前体。在一些实施例中,铝前体包括Al(CH3)3
在一些实施例中,除了硅和/或锗前体之外,第一、第二和第三硅前体中的至少一个还包括锡前体。在一些实施例中,锡前体包括SnCl4
在一些实施例中,除了硅和/或锗前体之外,第一、第二和第三硅前体中的至少一个还包括磷前体。在一些实施例中,磷前体包括PH3
在一些实施例中,除了硅和/或锗前体之外,第一、第二和第三硅前体中的至少一个还包括砷前体。在一些实施例中,砷前体包括AsH3
在一些实施例中,锗前体包括锗烷。合适的锗烷包括单锗烷、双锗烷、三锗烷和四锗烷。
在一些实施例中,锗前体包括硅和锗。含硅和锗的前体的示例包括锗基硅烷。
在一些实施例中,锗前体包括卤锗烷。合适的卤锗烷包括氯锗烷,例如一氯锗烷、二氯锗烷、三氯锗烷。在一些实施例中,卤锗烷包括卤化的更高级锗烷,例如氯化的二锗烷、三锗烷或四锗烷。
在一些实施例中,将衬底暴露于第一硅前体的步骤之前进行清洁衬底的步骤。清洁衬底的步骤可以包括例如将衬底暴露于氢气和将衬底暴露于氟自由基中的一个或多个。应当理解,在执行衬底清洁之后,将衬底暴露于第一硅前体,而没有任何中间真空中断。在一些实施例中,衬底清洁和将衬底暴露于第一硅前体的步骤在同一反应室中进行。在一些实施例中,衬底清洁和将衬底暴露于第一硅前体的步骤在同一系统中包含的不同反应室中执行。在这样的系统中,反应室可操作地连接,使得衬底可以在它们之间移动,而没有任何中间真空中断。
合适的衬底清洁包括气相预清洁,例如产生H-封端硅表面的等离子体清洁。另一种可能的预清洁使用湿化学。例如,可以使用以下顺序:在由NH4OH、H2O2和H2O构成的混合物中进行表面氧化;随后进行冲洗;随后是HF浸渍;随后进行冲洗。合适的HF浸渍包括例如浸渍在由至少0.1体积%到至多1.5体积%的HF的水例如蒸馏水或去离子水构成的混合物中。
在一些实施例中,将衬底暴露于第一硅前体的步骤和执行一个或多个沉积循环的步骤在同一反应室中执行,而没有任何中间真空中断。
在一些实施例中,在形成缓冲层时,衬底保持在至少300℃到至多1000℃的温度。在一些实施例中,在形成缓冲层时,衬底保持在至少300℃到至多500℃的温度,或者至少500℃到至多750℃的温度,或者至少750℃到至多1000℃的温度。
在一些实施例中,在缓冲层的形成过程中,衬底保持在高于异质外延层温度的缓冲层温度,在异质外延层的形成过程中衬底保持在该异质外延层温度。在一些实施例中,缓冲层温度比异质外延层温度高至少50℃到至多100℃,或至少100℃到至多150℃,或至少150℃到至多300℃,或至少300℃到至多600℃。
在一些实施例中,当形成Si-SiGe多叠层即硅-硅锗超晶格时,衬底保持在至少300℃到至多500℃的温度。在一些实施例中,在形成SiSiGe多叠层时,衬底保持在至少300℃到至多425℃的温度,或者至少425℃到至多500℃的温度。
在一些实施例中,在形成缓冲层之前清洁衬底。例如,可以通过将衬底暴露于氟自由基,随后将衬底暴露于温度至少为800℃到至多为1000℃的含H2的环境中来进行清洁。
应当理解,衬底温度可以通过悬挂在反应室中衬底上方的高温计来测量。
在一些实施例中,反应室保持在至少5托到至多760托的压力下,例如至少5托到至多80托的压力下。在一些实施例中,反应室保持在至少5托到至多160托的压力下。在一些实施例中,反应室保持在至少10托到至多160托的压力下。在一些实施例中,反应室保持在至少5托到至多740托的压力下。在一些实施例中,反应室保持在至少5托到至多160托的压力下。在一些实施例中,反应室保持在至少40托到至多160托的压力下。在一些实施例中,反应室保持在至少10托到至多200托的压力下,或至少10托到至多80托的压力下,或至少20托到至多80托的压力下,或至少80托到至多180托的压力下,或至少60托到至多100托的压力下,或至少40托到至多80托的压力下,或至少80托到至多115托的压力下,或至少115托到至多150托的压力下。换句话说,在一些实施例中,在如本文所述的过程中,反应室保持在上述压力中的任一压力下。
在一些实施例中,在载气流中将第一硅前体、第二硅前体、第三硅前体和锗前体中的至少一种提供给反应室。因此,在一些实施例中,该方法还包括将载气引入反应室。例如,当使用难以挥发的前体时,这可能特别有用,在这种情况下,载气可以帮助将前体带到反应室。例如,在载气的帮助下,可以向反应室提供硅前体,例如硅烷或卤代硅烷。例如,锗前体比如锗烷可以在载气的帮助下提供给反应室。在一些实施例中,载气基本由一种或多种惰性气体构成。在一些实施例中,载气选自稀有气体和氮气。在一些实施例中,载气选自H2,N2,He,Ne,Kr,Ar和Xe。在一些实施例中,载气包括H2。在一些实施例中,载气以以下流量提供给反应室:至少1.0slm到至多100slm,或至少60slm到至多100slm,或至少30slm到至多60slm,或至少2.0slm到至多30slm,或至少2.0slm到至多50slm,或至少5.0slm到至多20.0slm,或至少8.0slm到至多12.0slm。应当理解,在本文所述的整个方法中,载气不必以恒定流量提供给反应室,并且不同的过程步骤可以包括以不同的流量提供载气。
本文进一步描述了一种根据本文描述的方法形成的结构。合适的结构包括如图1所示的Si-SiGe超晶格。
本文进一步描述了一种系统,其包括一个或多个反应室、气体注射系统和控制器。控制器配置成使系统执行这里描述的方法。
图1示出了可以根据这里描述的方法形成的结构100。结构100包括单晶衬底110和外延生长在衬底110上的缓冲层120。缓冲层120具有与衬底110的成分基本相同的成分。在缓冲层的顶部,生长由多个SiGe层140和Si层130构成的Si-SiGe超晶格。
图2示出了根据本公开的另外示例性实施例的系统200。系统200可用于执行本文所述的方法和/或形成本文所述的结构或器件部分。
在图示的示例中,系统200包括可选的衬底处理系统202、一个或多个反应室204、气体注射系统206以及可选的设置在反应室204和衬底处理系统202之间的壁208。系统200还可以包括第一气体源210、第二气体源212、第三气体源214、第四气体源216、排气装置226和控制器228。第一至第四气体源中的至少一个包括硅前体源。硅前体可以是二氯硅烷。第一至第四气体源中的至少一个包括载气源,例如N2源。第一至第四气体源中的至少一个包括锗前体源。锗前体可以是锗烷。可以省略第四前体源216。如果存在,第四前体源可以是例如锡前体源、碳前体源、硼前体源、铝前体源、磷前体源或砷前体源。因此,Si或SiGe层中的至少一个可以掺杂有锡、碳、硼、铝、磷和砷中的一种或多种。
尽管示出有四个气体源210-216,但是系统200可以包括任何合适数量的气体源。气体源210-216可以各自包括例如本文提到的前体气体,包括这种前体的混合物和/或一种或多种前体与载气的混合物。此外,气体源210-216中的一个或另一个气体源可以包括蚀刻剂,例如元素卤素,例如氯。气体源210-216可以经由管线218-224耦合到反应室204,管线218-224可以各自包括流量控制器、阀、加热器等。
系统200可以包括任何合适数量的反应室204和衬底处理系统202。此外,一个或多个反应室204可以是或者可以包括错流冷壁外延反应室。
真空源220可以包括一个或多个真空泵。
控制器228可以配置成执行如本文所述的各种功能和/或步骤。特别地,控制器228可以配置用于使系统300执行如本文所述的外延生长Si-SiGe超晶格的方法。
控制器228可以包括一个或多个微处理器、存储元件和/或开关元件,以执行各种功能。虽然图示为单个单元,但是控制器228可以替代地包括多个设备。举例来说,控制器228可用于控制气流(例如通过监测来自气体源210-216的前体和/或其他气体的流量和/或控制阀、马达、加热器等)。此外,当系统200包括两个或更多个反应室时,两个或更多个反应室可以耦合到相同/共享的控制器。
在反应器系统200的操作期间,诸如半导体晶片(未示出)的衬底从例如衬底处理系统202转移到反应室204。一旦衬底被转移到反应室204,来自气体源210-216的一种或多种气体比如前体、掺杂剂、载气和/或吹扫气体通过气体注射系统206被引入反应室204。气体注射系统206可用于在衬底处理期间计量和控制一种或多种气体(例如来自一个或多个气体源210-216)的气流,并向反应室204内的多个位置提供这种气体的期望流量。
在对比示例中,参考图3。图3具有两副图,即图a)和b)。图3中的图a)示出了在没有缓冲层的情况下,在Si 110衬底上生长的SiSiGe超晶格的透射电子显微镜(TEM)显微照片。图3示出了在其上形成的缓冲层,b)示出了在Si 100衬底上生长的Si-SiGe超晶格(黑色数据点)和在Si 110衬底上生长的Si-SiGe超晶格(灰色数据点)的归一化TEM强度数据,两者都没有缓冲层。在本比较例中,Si和SiGe层在650℃的温度和约40托的压力下生长。
与Si 001衬底相比,在Si 110衬底上观察到Si和SiGe层之间的界面或过渡区平均厚35%至40%。下表对此进行了说明:
这里给出的界面厚度以埃表示,并且对应于图3中的图a)所示的TEM显微照片中16%和84%强度之间的距离。
在本公开的示例性实施例中,参考图4。图4示出了两张TEM显微照片。特别地,图4中的图a)示出了在没有缓冲层的情况下在Si 110衬底上生长的Si-SiGe超晶格的TEM显微照片。下表中标为“图a”的列表示相应的界面厚度,单位为埃,下表中标为“Sigma a”的列表示界面厚度的相应标准偏差。图4中的图a)示出了在Si 110衬底上生长的Si-SiGe超晶格的TEM显微照片。根据这里描述的方法在衬底上生长Si缓冲层。下表中标为“图b”的列表示相应的界面厚度,单位为埃,下表中标为“Sigma b”的列表示界面厚度的相应标准偏差。通过比较a)列和b)列,很明显,在Si 110衬底上外延生长单晶Si缓冲层有利地减小了Si-SiGe超晶格中Si和SiGe层之间的过渡区的厚度。
对于Si到SiGe的过渡和SiGe到Si的过渡,过渡区的厚度都减小了。
对于所有样品,首先通过暴露于氟自由基来清洁衬底,随后在至少800℃到至多1000℃的温度下在含H2的环境中烘烤。缓冲层在820℃的衬底温度、压力=5托、30slm的H2载气流量和60sccm的硅前体流量下生长。二氯硅烷用作硅前体,并且可以至少50sccm到至多300sccm,或者至少100sccm到至多200sccm的流量被提供给反应室。在615℃的温度和40托的压力下,在缓冲层的顶部生长Si-SiGe超晶格。分别使用二氯硅烷和锗烷作为硅和锗前体来生长SiGe层。使用两种不同硅前体的混合物生长Si层:二氯硅烷和硅烷。
图5示出了如本文所述的方法的示例性实施例的过程流程。该方法包括外延形成缓冲层的步骤510。然后,该方法包括外延形成SiGe层的步骤520。然后,该方法包括外延形成Si层的步骤530。可选地,外延形成SiGe和Si层的步骤520、530可以重复540一次或多次。在形成了包括一个或多个SiGe-Si双层的Si-SiGe超晶格之后,该方法结束550。应当理解,在有利的实施例中,外延形成缓冲层、外延形成SiGe层、外延形成Si层以及重复SiGe层和Si层形成步骤的所有步骤510-540都可以在没有中间真空中断的情况下进行。换句话说,在包含这些步骤的一个过程中,所有这些步骤有利地在单个真空室中一个接一个地进行。这样做可以有利地提高所得外延层的质量。
上述公开的示例实施例不限制本发明的范围,因为这些实施例仅仅是公开的实施例的示例;本发明由所附权利要求及其法律等同物来定义。任何等同的实施例都在本发明的范围内。实际上,除了在此示出和描述的那些之外,本公开的各种修改,例如所描述的元件的可替换的有用组合,对于本领域技术人员来说从描述中会变得显而易见。这种修改和实施例也旨在落入所附权利要求的范围内。

Claims (20)

1.一种形成外延结构的方法,该方法包括:
-向反应室提供衬底,该衬底包括单晶(110)硅表面;
-将衬底暴露于第一硅前体,从而在(110)硅表面上外延形成单晶硅缓冲层;
-执行一个或多个沉积循环,沉积循环按给定顺序包括:
-SiGe脉冲,其中SiGe脉冲包括将衬底暴露于第二硅前体和锗前体;
-Si脉冲,其中Si脉冲包括将衬底暴露于第三硅前体;
从而外延形成覆盖单晶硅缓冲层的一个或多个双层,双层包括SiGe层和Si层。
2.根据权利要求1所述的方法,其中,将所述衬底暴露于第一硅前体的步骤和执行所述一个或多个沉积循环的步骤在同一反应室中执行,没有任何中间真空中断。
3.根据权利要求2所述的方法,其中,所述反应室保持在至少5托到至多80托的压力下。
4.根据权利要求1至3中任一项所述的方法,其中,在载气流中将所述第一硅前体、第二硅前体、第三硅前体和锗前体中的至少一种提供给所述反应室。
5.根据权利要求1至4中任一项所述的方法,其中,所述第一硅前体、第二硅前体和第三硅前体独立地选自硅烷和卤代硅烷。
6.根据权利要求1至5中任一项所述的方法,其中,所述第一硅前体包括卤代硅烷。
7.根据权利要求1至6中任一项所述的方法,其中,在将所述衬底暴露于所述第一硅前体的步骤之前进行清洁衬底的步骤。
8.根据权利要求7所述的方法,其中,清洁所述衬底的步骤包括将衬底暴露于氢气和将衬底暴露于氟自由基中的一个或多个。
9.根据权利要求1至8中任一项所述的方法,其中,所述第一硅前体、第二硅前体和第三硅前体是相同的。
10.根据权利要求1至8中任一项所述的方法,其中,所述第一硅前体和第二硅前体是相同的,并且其中第一硅前体不同于所述第三硅前体。
11.根据权利要求1至8中任一项所述的方法,其中,所述第一硅前体和第三硅前体是相同的,并且其中第一硅前体不同于所述第二硅前体。
12.根据权利要求1至8中任一项所述的方法,其中,所述第一硅前体、第二硅前体和第三硅前体是不同的。
13.根据权利要求1至12中任一项所述的方法,其中,所述反应室保持在至少5托到至多760托的压力下。
14.根据权利要求1至13中任一项所述的方法,其中,所述锗前体包括锗烷。
15.一种在衬底上形成异质外延层的方法,该方法按给定顺序包括:
-向反应室提供衬底,该衬底具有衬底成分;
-在衬底上外延形成缓冲层,该缓冲层具有缓冲层成分,该缓冲层成分基本与衬底成分相同;并且
-在缓冲层上外延形成异质外延层,异质外延层具有异质外延层成分,异质外延层成分不同于衬底成分。
16.根据权利要求15所述的方法,其中,所述衬底是单晶Si(110)衬底,并且其中,所述衬底和缓冲层包含超过99原子%的硅。
17.根据权利要求15或16所述的方法,其中,所述异质外延层包括硅和锗的合金。
18.根据权利要求1至17中任一项所述的方法,其中,所述衬底保持在至多700℃的温度下。
19.一种根据权利要求1至18中任一项所述的方法形成的结构。
20.一种系统,包括一个或多个反应室、气体注射系统和控制器,所述控制器配置用于使所述系统执行根据权利要求1至18中任一项所述的方法。
CN202310087274.8A 2022-02-02 2023-01-30 形成硅锗结构的方法 Pending CN116544101A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US202263305926P 2022-02-02 2022-02-02
US63/305,926 2022-02-02

Publications (1)

Publication Number Publication Date
CN116544101A true CN116544101A (zh) 2023-08-04

Family

ID=87432553

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310087274.8A Pending CN116544101A (zh) 2022-02-02 2023-01-30 形成硅锗结构的方法

Country Status (4)

Country Link
US (1) US20230245888A1 (zh)
KR (1) KR20230117713A (zh)
CN (1) CN116544101A (zh)
TW (1) TW202341242A (zh)

Also Published As

Publication number Publication date
US20230245888A1 (en) 2023-08-03
TW202341242A (zh) 2023-10-16
KR20230117713A (ko) 2023-08-09

Similar Documents

Publication Publication Date Title
US11594600B2 (en) Structures with doped semiconductor layers and methods and systems for forming same
US11637014B2 (en) Methods for selective deposition of doped semiconductor material
JP5173140B2 (ja) 電気的に活性なドープト結晶性Si含有膜の堆積方法
TW202127510A (zh) 用於使用犧牲蓋層選擇性沉積之方法
US8809170B2 (en) High throughput cyclical epitaxial deposition and etch process
US20080026149A1 (en) Methods and systems for selectively depositing si-containing films using chloropolysilanes
US8642454B2 (en) Low temperature selective epitaxy of silicon germanium alloys employing cyclic deposit and etch
US8759200B2 (en) Methods and apparatus for selective epitaxy of Si-containing materials and substitutionally doped crystalline Si-containing material
JP2009521801A (ja) ドープされた半導体物質のエピタキシャル堆積
JP2007537601A (ja) 選択的堆積プロセスを使用したmosfetデバイスの作製方法
US7029995B2 (en) Methods for depositing amorphous materials and using them as templates for epitaxial films by solid phase epitaxy
TWI738207B (zh) 用於金屬矽化物沉積的方法及設備
CN116544101A (zh) 形成硅锗结构的方法
TW202212650A (zh) 沉積含硼及鎵的矽鍺層之方法
US11946157B2 (en) Method for depositing boron containing silicon germanium layers
US20240006176A1 (en) Method of forming p-type doped silicon-germanium layers and system for forming same
TW202414540A (zh) 形成p型摻雜矽鍺層之方法、使用此方法形成源極區及汲極區中之一或多者的方法、包含使用此方法形成源極區及汲極區中之一或多者的結構
TWI836199B (zh) 提高選擇性磊晶生長之生長速率的方法
TW202240012A (zh) 膜沉積系統及方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication