TW202410154A - 半導體晶圓的佈局方法、晶圓的檢查方法、晶圓的製造方法 - Google Patents

半導體晶圓的佈局方法、晶圓的檢查方法、晶圓的製造方法 Download PDF

Info

Publication number
TW202410154A
TW202410154A TW112125142A TW112125142A TW202410154A TW 202410154 A TW202410154 A TW 202410154A TW 112125142 A TW112125142 A TW 112125142A TW 112125142 A TW112125142 A TW 112125142A TW 202410154 A TW202410154 A TW 202410154A
Authority
TW
Taiwan
Prior art keywords
step difference
wafer
bonding pad
area
metal
Prior art date
Application number
TW112125142A
Other languages
English (en)
Inventor
朴首玟
金泰成
朴宰亨
李圭夏
李余珍
文光辰
李鎬珍
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202410154A publication Critical patent/TW202410154A/zh

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/005—Control means for lapping machines or devices
    • B24B37/013—Devices or means for detecting lapping completion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03602—Mechanical treatment, e.g. polishing, grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/037—Manufacturing methods involving monitoring, e.g. feedback loop
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0383—Reworking, e.g. shaping
    • H01L2224/03845—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0912—Layout
    • H01L2224/0913—Square or rectangular array

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Architecture (AREA)
  • Automation & Control Theory (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

在晶圓的製造方法中，所述方法包括：製備包括半導體晶片區及測試區的晶圓的操作；使用原子力顯微鏡（AFM）來量測所述測試區中所包括的量測區，所述量測區包括具有恆定的線寬度及恆定的間距的多條金屬線；基於量測所述量測區的結果來確定所述測試區的表面粗糙度值；基於所述表面粗糙度值來確定所述測試區的金屬線的階梯差值；以及基於金屬線的所述階梯差值來確定所述半導體晶片區中的接合接墊的階梯差值。

Description

半導體晶圓的佈局方法、晶圓的檢查方法、晶圓的製造方法
[相關申請案的交叉參考]
本申請案主張2022年8月30日於韓國智慧財產局提出申請的韓國專利申請案第10-2022-0109015號的優先權及權益，所述韓國專利申請案的發明概念併入本案供參考。
本發明概念是有關於一種半導體的佈局方法、一種晶圓的檢查方法、一種晶圓的製造方法及一種多晶片封裝的製造方法。
在用於製造堆疊有至少兩個半導體晶片的多晶片封裝的晶圓對晶圓接合製程中，可在不使用焊料凸塊的情況下實行接墊對接墊的直接接合。
用於接合的晶圓可包括接合接墊及絕緣層，所述絕緣層的上表面上具有所述接合接墊。當與絕緣層相比接合接墊較預定高度、設定高度及/或以其他方式確定的高度更遠地突出時，在對晶圓進行接合期間可能難以恰當地接合所述絕緣層，且當與絕緣層相比接合接墊凹陷得超出預定深度、設定深度及/或以其他方式確定的深度時，接合接墊之間的電性特性可能會劣化。
本發明概念的態樣提供一種晶圓的檢查方法，所述檢查方法能夠自動地監測位於晶圓的上表面上的接合接墊及絕緣層是否具有在預定範圍內的階梯差。
本發明概念的態樣提供一種測試圖案的佈局方法，所述佈局方法用於監測晶圓的上表面上的接合接墊與絕緣層之間的階梯差。
本發明概念的態樣提供一種晶圓的製造方法，在所述晶圓中接合接墊及測試圖案形成於晶圓的上表面上，且基於使用所述測試圖案得出的監測結果所述接合接墊與絕緣層之間的階梯差處於預定範圍內。
本發明概念的態樣提供一種經由對在晶圓的上表面上具有接合接墊及測試圖案的晶圓進行直接的接墊對接墊接合來製造多晶片封裝的方法。
根據本發明概念的態樣，提供一種晶圓的製造方法，所述方法包括：製備包括半導體晶片區及測試區的所述晶圓，使得在所述半導體晶片區中形成積體電路；在所製備的所述晶圓的上表面上形成絕緣層；在所述絕緣層的所述半導體晶片區中形成接合接墊圖案；在所述絕緣層的所述測試區中形成具有恆定的線寬度及恆定的間距的線圖案；在所述絕緣層上沈積金屬層；使用化學機械拋光（CMP）製程來拋光所述金屬層，使得基於所述接合接墊圖案及所述線圖案分別形成接合接墊及金屬線；藉由使用原子力顯微鏡（AFM）量測形成有所述金屬線的所述測試區來確定所述測試區的表面粗糙度值；基於所述測試區的所述表面粗糙度值來確定所述半導體晶片區的所述接合接墊相對於所述絕緣層的階梯差值；當所述接合接墊的所述階梯差值不在目標階梯差容限範圍內時，選擇性地執行所述CMP製程。
根據本發明概念的態樣，提供一種包括半導體晶片區及測試區的晶圓的檢查方法，所述方法包括：製備包括半導體晶片區及測試區的晶圓的操作；使用原子力顯微鏡（AFM）來量測所述測試區中所包括的量測區，所述量測區包括具有恆定的線寬度及恆定的間距的多條金屬線；基於所述量測所述量測區的結果來確定所述測試區的表面粗糙度值；基於所述表面粗糙度值來確定所述測試區的所述金屬線的階梯差值；以及基於所述金屬線的所述階梯差值來確定所述半導體晶片區中的接合接墊的階梯差值。
根據本發明概念的態樣，提供一種半導體的佈局方法，所述方法包括：基於原子力顯微鏡（AFM）的階段誤差及所述AFM的量測區的大小來確定測試區的大小；基於所述AFM的訊號雜訊位準來設定可量測階梯差範圍；
在所述半導體晶圓的半導體晶片區設計接合接墊圖案；在所述半導體晶圓的所述測試區中設計具有恆定的線寬度及恆定的間距的線圖案；導出接合接墊的階梯差與金屬線的階梯差之間的相關性，所述接合接墊及所述金屬線是分別基於所述接合接墊圖案及所述線圖案而產生；當所述接合接墊的所述階梯差包括於目標階梯差範圍中時，基於所述相關性驗證所述金屬線的所述階梯差是否包括於所述可量測階梯差範圍中；以及基於所述驗證所述金屬線的所述階梯差是否包括於所述可量測階梯差範圍中的結果來選擇性地調整所述線圖案的所述線寬度或所述間距中的至少一者。
根據本發明概念的態樣，提供一種多晶片的製造方法，所述方法包括：形成第一晶圓，所述第一晶圓包括第一積體電路、位於第一接合表面上的第一接合接墊及第一金屬線，所述第一接合接墊電性連接至所述第一積體電路，且所述第一金屬線與所述積體電路電性隔離；形成第二晶圓，所述第二晶圓包括第二積體電路、位於第二接合表面上的第二接合接墊及第二金屬線，所述第二接合接墊電性連接至所述第二積體電路且所述第二金屬線與所述積體電路電性隔離；以及對所述第一接合表面與所述第二接合表面進行接合，使得所述第一接合接墊與所述第二接合接墊對齊。
在下文中，將如下參考附圖闡述本發明概念的較佳實例性實施例，其中相似的參考編號通篇皆指代相似的元件。就此而言，本發明實施例可具有不同的形式且不應被解釋為僅限於本文中所陳述的說明。
當本說明書中結合數值使用用語「約」或「實質上」時，意指相關聯的數值包括在所敘述數值左右的製造容限（例如，±10%）。此外，無論數值是否被「約」或「實質上」修飾，皆應理解，該些值應被解釋為包括在所敘述數值左右的製造容限或操作容限（例如，±10%）。
圖1是說明用於製造多晶片封裝的接墊對接墊直接接合方法的視圖。
參考圖1，多晶片封裝MCP可包括第一半導體晶片C1及第二半導體晶片C2。第一半導體晶片C1及第二半導體晶片C2可在其上表面上具有接合接墊132及232。可藉由將接合接墊132與接合接墊232直接接合（例如，藉由在第一半導體晶片C1的上表面與第二半導體晶片C2的上表面彼此接觸時施加熱量及壓力）來形成多晶片封裝MCP。舉例而言，當接合接墊132及232由銅（Cu）形成時，將接合接墊132與接合接墊232直接接合的接合方法可被稱為銅對銅（Cu-to-Cu）混合接合方法。
根據一些實施例，第一半導體晶片C1可包括基板110、互連線層120及接合層130。基板110可包括多個邏輯裝置，例如電晶體、電容器、光電二極體及/或諸如此類。互連線層120可包括用於電性連接多個邏輯裝置的金屬互連線。更具體而言，互連線層120可包括絕緣層121；互連線122，在平行於基板110的上表面的方向上延伸；及通孔123，在垂直於基板110的上表面的方向上電性連接互連線122。包括於基板110中的多個邏輯裝置及包括於互連線層120中的金屬互連線可構成積體電路。
接合層130可包括絕緣層131及由絕緣層131環繞的接合接墊132。接合接墊132可包括面向基板110的下表面及與所述下表面相對的上表面。接合接墊132的下表面可電性連接至通孔123，且接合接墊132的上表面可暴露於外部。絕緣層131可由與絕緣層121的材料不同的材料形成。舉例而言，絕緣層121可由氧化矽（例如SiO 2）形成，且絕緣層131可由氮化碳矽（SiCN）形成。接合接墊132可如上文所述地由銅（Cu）形成。
第二半導體晶片C2可包括基板210、互連線層220及接合層230。如同基板110一樣，基板210可包括多個邏輯裝置，且如同互連線層120一樣，互連線層220可包括用於電性連接所述多個邏輯裝置的金屬互連線。包括於基板210中的多個邏輯裝置及包括於互連線層220中的金屬互連線可構成積體電路。
接合層230可包括絕緣層231及接合接墊232。接合層230可包含與接合層120相同的材料（或類似的材料）。舉例而言，絕緣層231可由氮化碳矽（SiCN）形成，且接合接墊可由銅（Cu）形成。接合接墊132與接合接墊232可對稱地設置於接合層130的上表面及接合層230的上表面上。更具體而言，當藉由在第一半導體晶片C1的上表面與第二半導體晶片C2的上表面彼此接觸時施加熱量及壓力來對接合接墊132與接合接墊232進行接合時，第一半導體晶片C1的積體電路與第二半導體晶片C2的積體電路可電性連接。
第一半導體晶片C1與第二半導體晶片C2可在與晶圓分離之前接合。舉例而言，第一半導體晶片C1可形成於第一晶圓上，且第二半導體晶片C2可形成於第二晶圓上。可藉由翻轉第二晶圓並在第一晶圓的上表面與接合晶圓的上表面彼此接觸時施加熱量及壓力來將接合接墊132與接合接墊232彼此接合。第一晶圓可被稱為基礎晶圓、下部晶圓或諸如此類，且第二晶圓可被稱為接合晶圓、上部晶圓或諸如此類。
圖2是說明絕緣層及接合層的製造方法的視圖，所述接合層包括位於晶圓的上表面上的接合接墊。更具體而言，圖2說明參考圖1所述的第一半導體晶片C1中所包括的互連線層120及接合層130的一部分的製造方法。將理解，可例如針對第二半導體晶片C2應用相同及/或類似的方法。
參考圖2，在操作S101中，可在互連線層120的上表面上沈積絕緣層131。在操作S102中，可在絕緣層131的預定（及/或以其他方式確定的）位置處形成溝渠133。舉例而言，可將光阻劑施加至與互連線層120的通孔123對應的位置，且可經由光製程形成溝渠133，但實例性實施例並不僅限於此。通孔123可經由溝渠133暴露於外部。
在操作S103中，可沈積覆蓋絕緣層131的金屬層134。在操作S104中，可實行用於移除沈積於絕緣層131的上表面上的金屬層134的化學機械拋光（chemical mechanical polishing，CMP）製程。保留在溝渠133中的金屬材料可作為接合接墊132。
與此同時，如圖2中所說明，絕緣層131的上表面與接合接墊132的上表面形成共面表面是較佳的，但由於CMP製程存在誤差，因此絕緣層131的上表面及/或接合接墊132的上表面上可能會出現階梯差。當將接合層130接合至接合層230時，接合接墊132相對於絕緣層131的階梯差可導致接合缺陷。
圖3是說明可能由接合接墊與絕緣層之間的階梯差導致的接合層之間的不良接合的視圖。
圖3說明第一半導體晶片C1的接合層130及第二半導體晶片C2的接合層230。圖3說明被絕緣層131環繞的接合接墊132a、132b及132c。接合接墊132a可自絕緣層131突出且相對於絕緣層131具有正階梯差，接合接墊132b可相對於絕緣層131不具有階梯差，且接合接墊132c可自絕緣層131凹陷以相對於絕緣層131具有負階梯差。與此同時，為說明的簡明起見，將接合接墊232說明為相對於絕緣層231不具有階梯差。
當將接合層130與接合層230彼此接合時，接合接墊132a及132c可導致接合缺陷DEF1及DEF2。舉例而言，當接合接墊132a突出時，接合接墊132a與接合接墊232可成功地接合，但相鄰的絕緣層131及絕緣層231中可出現被稱為接合空隙的接合缺陷DEF1。另一方面，當接合接墊132c凹陷時，相鄰的絕緣層131與絕緣層231可成功地接合，但可出現其中接合接墊132c與接合接墊232不充分地接觸致使電性特性劣化的接合缺陷DEF2。與此同時，相對於絕緣層131不具有階梯差的接合接墊132b可正常地接合至接合接墊232，且相鄰的絕緣層131與絕緣層231亦可正常地彼此接合。
簡言之，為了成功地接合具有接合層的半導體晶片，經由CMP製程將接合接墊形成為相對於絕緣層具有在容限範圍內的階梯差是較佳的。舉例而言，可設定目標階梯差，使得接合接墊相對於絕緣層具有在（0±10埃）內的階梯差。為了查驗接合接墊是否具有在目標階梯差內的階梯差，必須監測接合接墊的階梯差。
可藉由原子力顯微鏡（atomic force microscope，AFM）量測半導體晶片的表面的高度。AFM可產生含有高度資訊的二維（2 dimensional，2D）影像。舉例而言，在2D影像中，用淺色顯示相對高的區，且用暗色顯示相對低的區。AFM可藉由例如搜尋亮色區來偵測接合接墊，且監測偵測到的接合接墊的階梯差。
然而，當接合接墊與絕緣層具有在（0±10埃）內的階梯差時，接合接墊可在AFM影像中顯示為亮區或暗區，且接合接墊的色彩與絕緣層的色彩可幾乎沒有區別。因此，AFM可能難以自動地自絕緣層中偵測到接合接墊，且因此可能難以監測接合接墊的階梯差。
根據本發明概念的至少一個實例性實施例，可在晶圓上進一步形成測試元件群組（test element group，TEG），所述TEG包括金屬線以及包括接合接墊的半導體晶片。所述金屬線可由與接合接墊相同的金屬材料形成，且可藉由相同的CMP製程形成。即使在與接合接墊相同的CMP製程中，所述金屬線仍可被形成為具有大小足以由AFM偵測到的階梯差。
由於金屬線與接合接墊是藉由相同的CMP製程產生，因此金屬線的階梯差與接合接墊的階梯差之間可存在高相關性。因此，可基於AFM量測金屬線的結果來計算接合接墊的階梯差。因此，由於對形成於晶圓上的接合接墊的監測可以是自動化的，因此可實行包括接合層的晶圓的大量生產。此外，可改良使用大量生產的晶圓生產的多晶片封裝的良率。
圖4是說明根據本發明概念的至少一個實例性實施例的晶圓的圖。
參考圖4，晶圓W1可包括多個主晶片區CA及用於分割所述多個主晶片區CA的切割道SL。
第一半導體晶片C1可形成於晶圓W1的所述多個主晶片區CA的至少一部分中。第一半導體晶片C1可包括參考圖1至圖3所述的接合層130。主晶片區CA之中形成有第一半導體晶片C1的區可被稱為第一半導體晶片區C1。
TEG可進一步形成於晶圓W1上。根據實施方案，TEG可形成於所述多個主晶片區CA中所包括的第一測試區TEG1中，及/或可形成於切割道SL中所包括的第二測試區TEG2中。
圖5A至圖5D是詳細地說明根據本發明概念的一些實例性實施例的晶圓的半導體晶片區及測試區的圖。
圖5A說明參考圖4所述的晶圓W1的第一半導體晶片區C1的上表面的一部分，且圖5B說明晶圓W1的測試區TEG的上表面的一部分。測試區TEG可對應於參考圖4所述的第一測試區TEG1或第二測試區TEG2。圖5C是在圖5A的I-I'方向上的剖視圖，且圖5D是在圖5B的II-II'方向上的剖視圖。
參考圖5A，第一半導體晶片區C1的上表面可包括接合接墊BP及環繞所述接合接墊BP的絕緣層IL。接合接墊BP可具有圓形及/或多邊形（例如，矩形）的形狀。
參考圖5B，測試區TEG的上表面可包括金屬線TL及位於金屬線TL之間的絕緣層IL。金屬線TL可包括在平行於測試區TEG的上表面的第一方向X上彼此間隔開且在平行於測試區TEG的上表面且垂直於第一方向X的第二方向Y上延伸的線形狀。金屬線TL與接合接墊BP可由相同的材料（例如銅（Cu））形成，且絕緣層IL可由氮化碳矽（SiCN）形成。
如上文所述，晶片區CA的接合接墊BP與測試區TEG的金屬線TL可經由相同的CMP製程產生。然而，根據接合接墊BP及金屬線TL中的每一者的形狀、大小及密度，接合接墊BP的階梯差與金屬線TL的階梯差之間可出現差異。然而，接合接墊BP的階梯差與金屬線TL的階梯差之間可存在高相關性。
參考圖5C，說明晶片區CA的接合接墊BP相對於絕緣層IL的階梯差ST1。接合接墊BP可具有正階梯差及/或負階梯差。當接合接墊BP的目標階梯差的範圍在AFM的可量測階梯差的範圍之外時，難以查驗接合接墊BP是否具有在目標階梯差內的階梯差。舉例而言，接合接墊BP的目標階梯差可在±10埃內。由於AFM的品質及解析度與AFM測試的速度間接成比例，因此AFM越快，越容易出現訊號雜訊，且較慢的AFM會增大生產時間及成本。舉例而言，當AFM被設定成使得AFM具有約2奈米（即20埃）的訊號雜訊時，AFM可正常地偵測到半導體晶片的大多數特徵，但僅可偵測到接合接墊BP之中相對於絕緣層IL具有±20埃或大於±20埃的階梯差的接合接墊。即，如上文所述，AFM可能難以查驗接合接墊BP是否滿足目標階梯差。
參考圖5D，說明測試區TEG的金屬線TL相對於絕緣層IL的階梯差ST2。根據本發明概念的一些實例性實施例，藉由調整具有線形狀的金屬線TL的線寬度及間距，形成測試區TEG的佈局，使得金屬線TL具有在AFM的可量測階梯差範圍內的階梯差。舉例而言，可確定金屬線TL的寬度及間距，使得金屬線TL具有20埃或大於20埃的負階梯差。
與此同時，本發明概念不排除其中金屬線TL的線寬度及間距被設計成具有20埃或大於20埃的正階梯差的情形。然而，即使佈局被設計成使得金屬線TL具有20埃或大於20埃的正階梯差，仍有因CMP製程而突出的金屬線TL可被磨損成具有20埃或小於20埃的階梯差之虞。因此，將佈局設計成使得金屬線TL具有20埃或大於20埃的負階梯差是較佳的。
與此同時，根據本發明概念的至少一些實例性實施例，不量測在AFM影像中偵測到的個別金屬線的階梯差，而是可藉由計算總AFM影像的表面粗糙度值來確定金屬線的階梯差值。表面粗糙度值可代表在AFM影像的整個區之上量測的高度值的分佈；即均方根（root mean square，RMS）。表面粗糙度值可與金屬線的階梯差具有高相關性。舉例而言，金屬線之間的階梯差越大，則可出現越大的表面粗糙度值。根據本發明概念的一些實例性實施例，即使在量測測試區TEG的AFM影像中未偵測到個別金屬線，仍可藉由計算AFM影像的表面粗糙度值來確定金屬線的階梯差值。
根據參考圖5A至圖5D進行的說明，金屬線TL可具有不同於接合接墊BP的矩形形狀的線形狀。當測試區TEG具有線形金屬線TL時，可減小自測試區TEG的AFM影像獲得的表面粗糙度值的誤差。
圖6A至圖6B是說明根據比較實例的測試圖案與根據本發明概念的實例性實施例的測試圖案之間的比較的圖。圖6A說明根據不同於本發明概念的實例性實施例的比較實例的測試區COMP。圖6B說明根據本發明概念的至少一個實例性實施例的測試區TEG。
參考圖6A，根據比較實例的測試區COMP可包括具有矩形形狀的測試圖案TP。AFM可量測測試區COMP內的預定大小的區。由於AFM存在階段誤差，因此可將量測區的位置改變為第一量測區IR1、第二量測區IR2及諸如此類。
當測試區COMP具有矩形金屬結構TP時，表面粗糙度值的誤差可根據量測區而增大。舉例而言，第一量測區IR1中可包括兩個完好的金屬結構TP及兩個部分金屬結構TP，而第二量測區IR2中可包括四個完好的金屬結構TP。即使金屬結構TP具有相同的階梯差，若量測區中所包括的金屬結構的面積改變，則表面粗糙度值可變化。因此，根據比較實例的測試區COMP的表面粗糙度值無法準確地反映金屬結構TP的階梯差值。
參考圖6B，根據實例性實施例的測試區TEG可包括金屬線TL。如參考圖6A所述，由於AFM存在階段誤差，因此即使在測試區TEG中，仍可將量測區的位置改變為第一量測區IR3、第二量測區IR4及諸如此類。
在測試區TEG中，第一量測區IR3及第二量測區IR4兩者 可跨越兩條金屬線TL。由於第一量測區IR1中所代表的測試圖案與第二量測區IR2中所代表的測試圖案在第二方向（Y）上具有相同的長度，因此在第一量測區IR1及第二量測區IR2中被所述測試圖案佔據的面積可相同，且表面粗糙度值可相同。即，當測試區TEG包括在第二方向Y上延伸的線形金屬線TL時，在至少第二方向Y上的階段誤差將不會影響表面粗糙度值。因此，測試區TEG的表面粗糙度值可更準確地反映金屬線TL的階梯差值。
與此同時，可基於AFM的量測區的大小及階段誤差的範圍來確定測試區TEG的大小。
圖7是詳細地說明根據本發明概念的至少一個實例性實施例的測試區的大小的視圖。
在圖7中，在座標系上說明包括X軸及Y軸的測試區TEG。AFM可被設定成自在X軸及Y軸上與指示十字標的參考點(0,0)分隔開預定距離的點(x1及y1)量測預定（或以其他方式確定的）大小的量測區。參考點可以是包括測試區TEG的晶圓上的任何點。
AFM可具有階段誤差。舉例而言，當AFM被設定成自點(x1及y1)量測特定大小的量測區以量測測試區TEG時，AFM可實際上自稍微偏離點(x1及y1)的點(x1'及y1')或(x1"及y1")量測特定大小的量測區。
測試區TEG的大小可被確定成使得即使實際量測點由於階段誤差而偏離目標點，距量測點特定大小的量測區不會偏離測試區TEG。舉例而言，當量測區的X軸長度及Y軸長度是15微米且階段誤差是±20微米時，可基於量測區的長度及階段誤差的範圍來確定測試區TEG的X軸長度（LX）及Y軸長度（LY）是55微米或大於55微米的值。
與此同時，可用實驗方式確定測試區TEG中所包括的金屬線的寬度及間距。
圖8A至圖8E是說明根據本發明概念的一些實例性實施例的金屬線的寬度及間距的圖。
圖8A至圖8D說明分別包括具有各種線寬度W及間距PI的金屬線TLA、TLB、TLC及TLD的測試區TEGA、TEGB、TEGC及TEGD。當金屬線TL具有線寬度W及間距PI恆定的線形狀時，線寬度W與間距PI的比率可代表測試區中的金屬線TL的比率，即圖案密度。
在圖8A至圖8D中，金屬線TLA的線寬度、間距及密度   可以是0.525微米、1微米及52.50%，且金屬線TLB的線寬度、間距及密度可以是0.525微米及1.4微米、37.50%，金屬線TLC的線寬度、間距及密度可以是0.3微米、0.8微米及37.50%，且金屬線TLD的線寬度、間距及密度可以是0.3微米、3微米及10.00%。即，金屬線TLA的密度可最高，金屬線TLB及TLC的密度可居中，且金屬線TLD的密度可最低。
圖8E是說明各條金屬線TLA、TLB、TLC及TLD的階梯差值與接合接墊BP的階梯差值之間的相關性的圖表。
參考圖8E，圖表的水平軸代表接合接墊BP的階梯差，且圖表的垂直軸代表金屬線TL的階梯差。可藉由回歸分析導出各條金屬線TLA、TLB、TLC及TLD的階梯差與接合接墊BP的階梯差之間的相關性。各條金屬線TLA、TLB、TLC及TLD之間的階梯差可與接合接墊BP的階梯差具有高相關性。
根據本發明概念的一些實例性實施例，當接合接墊BP的階梯差包括於目標階梯差範圍中時，金屬線TL的線寬度W及間距PI可被選擇成使得金屬線TL的階梯差包括於可量測階梯差範圍中。
舉例而言，參考圖8E，當接合接墊BP的階梯差包括於±10埃的目標範圍內時，金屬線TLA、TLB及TLC的階梯差可包括於±20埃內。即，可難以藉由量測測試區TEGA、TEGB及TEGC的階梯差來監測接合接墊BP的階梯差是否包括於目標範圍內。
另一方面，當接合接墊BP的階梯差包括於±10埃的目標範圍內時，金屬線TLD的階梯差可以是約-20埃。基於測試區TEGD的階梯差監測接合接墊BP的階梯差優於基於測試區TEGA、TEGB及TEGC的階梯差監測接合接墊BP的階梯差。
與此同時，參考圖8E，當圖案密度減小時，金屬線TLD的階梯差往往會減小。因此，當確定金屬線TL的線寬度是0.3微米時，可確定間距是3微米或大於3微米，使得金屬線TL的密度低於測試區TEGD的圖案密度的10.00%。
與此同時，金屬線TL的線寬度及間距並不僅限於圖8A至圖8E的實例，且可根據例如在CMP製程期間實行的具體方法而變化。
圖9是說明根據本發明概念的至少一個實例性實施例的測試圖案佈局方法的流程圖。
在操作S201中，可基於AFM的階段誤差及AFM的量測區的大小來確定測試區的大小。已參考圖7詳細地闡述操作S201的具體方法。
在操作S202中，可基於AFM的訊號雜訊位準來設定可量測階梯差範圍。如上文所述，AFM可量測在大於訊號雜訊位準的範圍中的階梯差，且無法偵測小於訊號雜訊位準的階梯差。因此，可量測階梯差範圍可被設定為在正方向（及/或負方向）上大於訊號雜訊位準的範圍。
在操作S203中，可在測試區中設計具有恆定的線寬度及恆定的間距的多個線圖案以形成金屬線。與此同時，可在半導體晶片區中形成用於形成接合接墊的多個接墊圖案。
在操作S204中，可導出由接墊圖案形成的接合接墊的階梯差與由線圖案形成的金屬線的階梯差之間的相關性。根據至少一些實施例，在操作S204中，可由設計者人工收集接合接墊的階梯差值及金屬線的階梯差值。
在操作S205中，可驗證金屬線TL的圖案適合性。舉例而言，當接合接墊的階梯差包括於目標階梯差範圍中時，可驗證金屬線的階梯差是否包括於可量測階梯差範圍中。已參考圖8E詳細地闡述操作S205的具體實例。
當驗證失敗（在操作S205中為「否」）時，可在操作S206中校正多個線圖案的線寬度或間距。舉例而言，藉由增大線圖案的間距，可將由線圖案形成的金屬線的階梯差調整成在負方向上增大。然後，可重複進行操作S203至S205。
當驗證成功（在操作S205中為「是」）時，可完成佈局設計，可基於所設計的佈局製造包括線圖案的遮罩，且可使用製造的遮罩在晶圓上形成包括金屬線的接合表面。
圖10是說明根據本發明概念的至少一些實例性實施例的晶圓的檢查方法的流程圖。
在操作S301中，可使用AFM量測晶圓的測試區。如參考圖7所述，AFM可量測測試區的一部分的量測區。
在操作S302中，可基於測試區的量測結果來計算表面粗糙度值。如上文所述，可確定表面粗糙度值是在AFM影像的整個區之上量測的高度值的分佈（即，RMS）。
在操作S303中，可基於測試區的表面粗糙度值來計算測試區的金屬線的階梯差值。如上文所述，測試區的表面粗糙度值可與測試區的金屬線的階梯差值具有相關性。可使用回歸分析用實驗方式提前確定所述相關性，且可使用所述相關性來計算線圖案的階梯差值。
在操作S304中，可基於測試區的金屬線的階梯差值來計算或推測接合接墊的階梯差值。如參考圖8E所述，測試區的金屬線的階梯差值與接合接墊的階梯差值可具有相關性。根據本發明概念的至少一些實例性實施例，藉由量測包括具有在可量測範圍內的階梯差的金屬線的測試區，可查驗偏離可量測階梯差範圍的接合接墊的階梯差是否滿足目標階梯差。
圖11是說明根據本發明概念的至少一個實例性實施例的晶圓的製造方法的流程圖。
在操作S401中，可製備其中多個晶片區中形成有積體電路的晶圓。如參考圖1所述，可在晶圓基板上形成邏輯裝置，且可在晶圓基板的上表面上形成用於電性連接邏輯裝置的互連線層。邏輯裝置及互連線層可構成積體電路。
在操作S402中，可在晶圓的上表面上形成絕緣層。
在操作S403中，可在絕緣層的半導體晶片區中形成接合接墊圖案。在操作S404中，可在絕緣層的測試區中形成具有預定（或以其他方式確定的）線寬度及預定（或以其他方式確定的）間距的多個線圖案。如參考圖2所述，可在溝渠形狀中形成接合接墊圖案及線圖案。與此同時，可基於藉由參考圖9所述的佈局方法設計的佈局來形成線圖案。
在操作S405中，可在絕緣層上沈積覆蓋絕緣層、接合接墊圖案及線圖案的金屬層。
在操作S406中，可藉由執行CMP製程形成接合接墊及金屬線。
在操作S407中，可基於測試區的表面粗糙度值來計算接合接墊的階梯差值。已參考圖10詳細地闡述操作S406的方法。
在操作S408中，可確定接合接墊的階梯差是否滿足目標階梯差範圍。
當不滿足目標階梯差（在操作S408中為「否」）時，可藉由在操作S406中另外執行CMP製程來調整接合接墊的階梯差及金屬線的階梯差。然後，可重複進行操作S407及操作S408。
當滿足目標階梯差（在操作S408中為「是」）時，晶圓製造可完成及/或可繼續進行至後續步驟，例如接合。
根據本發明概念的至少一些實例性實施例，可自動地監測接合接墊的階梯差是否滿足目標階梯差且根據監測結果拋光接合接墊，使得接合接墊的階梯差處於目標階梯差範圍內。因此，可促進具有接合表面的晶圓的大量生產。
圖12是說明根據本發明概念的至少一些實例性實施例的多晶片封裝的製造方法的流程圖。
在操作S501中，可在第一接合表面上形成包括積體電路的第一晶圓，所述第一晶圓具有電性連接至積體電路的第一接合接墊及與所述積體電路電性隔離的第一金屬線。舉例而言，第一晶圓可包括參考圖1所述的第一半導體晶片C1。
根據本發明概念的至少一些實例性實施例，可基於包括第一金屬線的測試區的表面粗糙度值來計算第一接合接墊的階梯差值以形成第一晶圓，且可重複地實行CMP製程直至所計算的階梯差值處於目標階梯差範圍內為止。
在操作S502中，可在第二接合表面上形成第二晶圓，所述第二晶圓包括積體電路且具有電性連接至所述積體電路的第二接合接墊及與所述積體電路電性隔離的第二金屬線。舉例而言，第二晶圓可包括參考圖1所述的第二半導體晶片C2。
與形成第一晶圓類似，為了形成第二晶圓，可基於包括第二金屬線的測試區的表面粗糙度值來計算第二接合接墊的階梯差值，且可重複地實行CMP製程直至所計算的階梯差值處於目標階梯差範圍內為止。
在操作S503中，形成多晶片封裝，在所述多晶片封裝中藉由接合第一接合表面與第二接合表面使得第一接合接墊與第二接合接墊對齊來接合第一半導體晶片C1與第二半導體晶片C2。
根據本發明概念的至少一些實例性實施例，形成多晶片封裝的第一半導體晶片C1的接合接墊及第二半導體晶片C2的接合接墊可具有在目標階梯差範圍內的階梯差。因此，可改良第一半導體晶片C1與第二半導體晶片C2的接合品質，且此外可改良多晶片封裝的良率。
圖13是說明根據本發明概念的至少一個實例性實施例的晶圓的監測設備的圖。
圖13是說明用於執行晶圓檢查的計算系統1000的方塊圖。參考圖13，計算系統1000可包括連接至系統匯流排1001的至少一個處理器1100、工作記憶體1200、輸入/輸出裝置1300及輔助儲存裝置1400。
可提供計算系統1000作為用於晶圓檢查的專用裝置。舉例而言，計算系統1000可包括各種設計與驗證模擬程式。處理器1100、工作記憶體1200、輸入/輸出裝置1300及輔助儲存裝置1400可經由系統匯流排1001電性連接且彼此交換資料。與此同時，系統匯流排1001的配置並不僅限於以上說明且可更包括用於高效管理的中介性構件。
可實施處理器1100以執行至少一個指令。舉例而言，可實施處理器1100以執行將在計算系統1000中執行的軟體（應用程式、作業系統（operating system，OP）、裝置驅動器）。處理器1100可執行載入至工作記憶體1200中的作業系統。處理器1100可基於作業系統執行將被驅動的各種應用程式。舉例而言，處理器1100可以是中央處理單元（central processing unit，CPU）、微處理器、應用處理器（application processor，AP）、神經處理單元（neural processing unit，NPU）及/或與上述裝置類似的任何處理裝置。
可實施工作記憶體1200以儲存至少一個指令。舉例而言，工作記憶體1200可載入有作業系統或應用程式。當啟動計算系統1000時，可基於啟動順序將儲存於輔助儲存裝置1400中的OS影像載入至工作記憶體1200中。可藉由作業系統支援計算系統1000的所有輸入/輸出操作。類似地，可將應用程式載入至工作記憶體1200中以供使用者選擇或提供基本服務。具體而言，可將用於自動監測晶圓的監測工具1210載入至工作記憶體1200中。
另外，工作記憶體1200可以是揮發性記憶體，例如動態隨機存取記憶體（dynamic random access memory，DRAM）、靜態隨機存取記憶體（static random access memory，SRAM）或諸如此類；或非發揮發性記憶體，例如快閃記憶體、相變隨機存取記憶體（phase change random access memory，PRAM）、電阻隨機存取記憶體（resistance random access memory，RRAM）、奈米浮閘記憶體（nano floating gate memory，NFGM）、聚合物隨機存取記憶體（polymer random access memory，PoRAM）、磁性隨機存取記憶體（magnetic random access memory，MRAM）、鐵電隨機存取記憶體（ferroelectric random access memory，FRAM）及/或諸如此類。
輸入/輸出裝置1300可控制來自使用者介面裝置的使用者輸入及輸出。舉例而言，輸入/輸出裝置1300可包括用於自設計者接收資訊的輸入構件，例如鍵盤、小鍵盤、滑鼠、觸控螢幕及諸如此類。藉由使用輸入/輸出裝置1300，設計者可接收關於需要調整的操作特性的半導體區或資料路徑的資訊。另外，輸入/輸出裝置1300可包括用於顯示設計工具1210或光學鄰近修正（optical proximity correction，OPC）工具1220的處理過程及結果的輸出構件，例如列印機、顯示器及諸如此類。
可提供輔助儲存裝置1400作為計算系統1000的儲存媒體。輔助儲存裝置1400可儲存應用程式、OS影像及各種資料。可將次級儲存裝置1400設置成大容量儲存裝置的形式，例如記憶卡（多媒體卡（Multi Media Card，MMC）、嵌入式MMC（Embedded MMC，eMMC）、儲存卡（storage card，SD）、微SD等）、硬碟驅動器（hard disk drive，HDD）、固態驅動器（solid state drive，SSD）、通用快閃儲存器（universal flash storage，UFS）及/或諸如此類。在至少一些實施例中，輔助儲存裝置1400可包括可移除儲存媒體。
根據本發明概念的至少一個實例性實施例，監測工具1210可自輸入/輸出裝置1300獲取藉由AFM量測晶圓的測試區而獲得的影像。舉例而言，監測工具1210可包括（或以資訊方式連接至）原子力顯微鏡（AFM）。如上文所述，測試區域可包括金屬線。監測工具1210可依據影像計算表面粗糙度值，基於所述表面粗糙度值來計算測試區中的金屬線的階梯差值，且基於金屬線的階梯差值來計算半導體晶片區中所包括的接合接墊的階梯差值。
監測工具1210可經由輸入/輸出裝置1300將所計算的階梯差值儲存於輔助儲存裝置1400中或將所計算的階梯差值輸出至外部。可基於輸出至外部的階梯差值來控制CMP裝備，且可將晶圓的接合接墊拋光成具有目標階梯差。
如上文所陳述，根據本發明概念的至少一些實例性實施例，於在晶圓的上表面上使用具有能夠由原子力顯微鏡（AFM）量測的階梯差的測試圖案的晶圓檢查方法中，即使當接合接墊及絕緣層具有難以使用AFM量測的微小階梯差時，仍可監測接合接墊的階梯差值及絕緣層的階梯差值。
在根據本發明概念的至少一個實例性實施例的半導體的佈局設計方法中，可設計在與接合接墊的階梯差具有相關性的同時具有可藉由AFM量測的階梯差的測試圖案。
在根據本發明概念的至少一個實例性實施例的晶圓的製造方法中，在晶圓的上表面上形成接合接墊及測試圖案，且基於使用所述測試圖案得出的監測結果，接合接墊及絕緣層可具有在預定（或以其他方式確定的）範圍內的階梯差。
在根據本發明概念的至少一個實例性實施例的多晶片封裝的製造方法中，可改良晶圓之間的黏合品質，且此外可改良多晶片封裝的良率。
在本文中，相對於圖式的橫截面而言，下側、下部部分、下表面及諸如此類用於指代朝向扇出型半導體封裝的安裝表面的方向，而上側、上部部分、上表面及諸如此類用於指代所述方向的相反方向。然而，該些方向是為了便於闡釋而界定，且申請專利範圍不受上文所述的所界定方向的特殊限制。舉例而言，若圖中的裝置以其他方式定向（例如，旋轉90度或處於其他定向），則本文中所使用的空間相對描述符應相應地加以解釋。
在說明中組件「連接」至另一組件的含義包括兩個組件之間經由黏合層的間接連接以及直接連接。另外，「電性連接」在概念上包括實體連接及實體斷開連接。可理解，例如「第一」及「第二」等用語僅用於區分元件與其他元件的目的，且因此所述元件不受其他限制。舉例而言，該些用語可不限制元件的順序或重要性，除非另有明確指示。在一些情形中，第一元件可被稱為第二元件，而此並不背離本文中所陳述的申請專利範圍的範疇。類似地，第二元件亦可被稱為第一元件，而此並不背離本文中所陳述的申請專利範圍的範疇。
本文中所使用的用語「實例性實施例」不指代相同的實例性實施例，而是為了強調與另一實例性實施例的特徵或特性不同的特定特徵或特性而提供。然而，認為本文中所提供的實例性實施例能夠藉由被整體地或部分地彼此組合來實施。舉例而言，在特定實例性實施例中闡述的一個元件即使在另一實例性實施例中未闡述，仍可理解為說明與另一實例性實施例相關，除非本文中提供相反或相互矛盾的說明。
本文中所使用的用語僅用於闡述實例性實施例而非限制本揭露。在此種情形中，單數形式包括複數形式，除非上下文另有解釋。
雖然上文已示出且闡述實例性實施例，但對於熟習此項技術者而言將顯而易見的是，可做出修改及變化，而此並不背離隨附申請專利範圍所界定的本發明概念的範疇。
110:基板 120:互連線層 121、131、231:絕緣層 122:互連線 123:通孔 130、230:接合層 132、132a、132b、132c、232、BP:接合接墊 133:溝渠 134:金屬層 210:基板 220:互連線層 1000:計算系統 1100:處理器 1200:工作記憶體 1210:監測工具/設計工具 1220:光學鄰近修正（OPC）工具 1300:輸入/輸出裝置 1400:輔助儲存裝置/次級儲存裝置 C1:第一半導體晶片/第一半導體晶片區 C2:第二半導體晶片 CA:主晶片區/晶片區 COMP、TEG、TEGA、TEGB TEGC、TEGD:測試區 DEF1、DEF2:接合缺陷 I-I'、II-II':方向 IL:絕緣層 IR1、IR3:第一量測區 IR2、IR4:第二量測區 LX:X軸長度 LY:Y軸長度 MCP:多晶片封裝 S101、S102、S103、S104、S201、S202、S203、S204、S205、S206、S301、S302、S303、S304、S401、S402、S403、S404、S405、S406、S407、S408、S501、S502、S503:操作 SL:切割道 ST1、ST2:階梯差 PI:間距 TEG1:第一測試區 TEG2:第二測試區 TL、TLA、TLB、TLC、TLD:金屬線 TP:測試圖案/矩形金屬結構/完好的金屬結構/部分金屬結構/金屬結構 W:線寬度 W1:晶圓 X:第一方向 Y:第二方向 (0,0):參考點 (x1,y1)、(x1',y1')、(x1",y1"):點
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的以上及其他態樣、特徵及優點，在附圖中： 圖1是說明用於製造多晶片封裝的接墊對接墊直接接合方法的視圖。 圖2是說明接合層的製造方法的視圖，所述接合層包括位於晶圓的上表面上的絕緣層及接合接墊。 圖3是說明可能由接合接墊與絕緣層之間的階梯差導致的接合層之間的不良接合的圖。 圖4是說明根據本發明概念的至少一個實例性實施例的晶圓的圖。 圖5A至圖5D是詳細地說明根據本發明概念的一些實例性實施例的晶圓的半導體晶片區及測試區的圖。 圖6A至圖6B是說明根據比較實例的測試圖案與根據本發明概念的實例性實施例的測試圖案之間的比較的圖。 圖7是詳細地說明根據本發明概念的至少一個實例性實施例的測試圖案區的視圖。 圖8A至圖8E是說明根據本發明概念的一些實例性實施例的測試圖案的寬度及間距的圖。 圖9是說明根據本發明概念的至少一個實例性實施例的測試圖案佈局方法的流程圖。 圖10是說明根據本發明概念的至少一個實例性實施例的晶圓檢查方法的流程圖。 圖11是說明根據本發明概念的至少一個實例性實施例的晶圓的製造方法的流程圖。 圖12是說明根據本發明概念的至少一個實例性實施例的多晶片封裝的製造方法的流程圖。 圖13是說明根據本發明概念的至少一個實例性實施例的晶圓監測設備的圖。
IL:絕緣層
LX:X軸長度
LY:Y軸長度
TEG:測試區
TL:金屬線
(0,0):參考點
(x1,y1)、(x1',y1')、(x1",y1"):點

Claims (20)

  1. 一種製造晶圓的方法，所述方法包括： 製備包括半導體晶片區及測試區的晶圓，使得在所述半導體晶片區中形成積體電路； 在製備的所述晶圓的上表面上形成絕緣層； 在所述絕緣層的所述半導體晶片區中形成接合接墊圖案； 在所述絕緣層的所述測試區中形成具有恆定的線寬度及恆定的間距的線圖案； 在所述絕緣層上沈積金屬層； 使用化學機械拋光（CMP）製程來拋光所述金屬層，使得基於所述接合接墊圖案及所述線圖案分別形成接合接墊及金屬線； 藉由使用原子力顯微鏡（AFM）量測形成有所述金屬線的所述測試區來確定所述測試區的表面粗糙度值； 基於所述測試區的所述表面粗糙度值來確定所述半導體晶片區的所述接合接墊相對於所述絕緣層的階梯差值；以及 當所述接合接墊的所述階梯差值不在目標階梯差容限範圍內時，選擇性地執行所述化學機械拋光製程。
  2. 如請求項1所述的晶圓的製造方法，其中所述積體電路包括所述晶圓的基板中所包括的邏輯電路、連接所述邏輯電路的互連線及在垂直方向上連接所述互連線的通孔， 所述接合接墊接觸所述通孔，且 所述金屬線在水平方向上與所述通孔分隔開。
  3. 如請求項1所述的晶圓的製造方法，其中所述絕緣層由氮化碳矽（SiCN）形成，且 所述接合接墊及所述金屬線中的至少一者由銅（Cu）形成。
  4. 如請求項1所述的晶圓的製造方法，其中基於藉由所述原子力顯微鏡量測的影像的整個區中的高度值的分散度來確定所述測試區的所述表面粗糙度值。
  5. 如請求項1所述的晶圓的製造方法，其中所述晶圓包括主晶片區及分割所述主晶片區的切割道， 其中所述測試區包括於所述主晶片區的一部分或所述切割道的至少一者中。
  6. 如請求項1所述的晶圓的製造方法，其中確定所述接合接墊的所述階梯差值包括 基於所述測試區的所述表面粗糙度值來確定所述金屬線的階梯差值；以及 基於所確定的所述金屬線的所述階梯差值來確定所述接合接墊的所述階梯差值。
  7. 如請求項1所述的晶圓的製造方法，其中所述接合接墊的所述目標階梯差容限範圍小於所述原子力顯微鏡的可量測階梯差範圍，且 所述金屬線的階梯差範圍處於所述原子力顯微鏡的所述可量測階梯差範圍內。
  8. 如請求項7所述的晶圓的製造方法，其中所述金屬線相對於絕緣層凹陷。
  9. 一種包括半導體晶片區及測試區的晶圓的檢查方法，所述方法包括： 使用原子力顯微鏡（AFM）量測所述測試區中所包括的量測區，所述量測區包括具有恆定的線寬度及恆定的間距的多條金屬線； 基於所述量測所述量測區的結果來確定所述測試區的表面粗糙度值； 基於所述表面粗糙度值來確定所述測試區的所述金屬線的階梯差值；以及 基於所述金屬線的所述階梯差值來確定所述半導體晶片區中的接合接墊的階梯差值。
  10. 如請求項9所述的晶圓的檢查方法，其中 所述確定所述金屬線的所述階梯差值是基於藉由回歸分析提前確定的所述表面粗糙度值之間的相關性。
  11. 如請求項9所述的晶圓的檢查方法，其中 所述確定所述接合接墊的所述階梯差值是基於藉由回歸分析提前確定的所述金屬線的所述階梯差值之間的相關性。
  12. 如請求項9所述的晶圓的檢查方法，其中所述接合接墊的所述階梯差值小於所述原子力顯微鏡的訊號雜訊位準，且所述金屬線的所述階梯差值大於所述原子力顯微鏡的所述訊號雜訊位準。
  13. 一種半導體晶圓的佈局方法，所述佈局方法包括： 基於原子力顯微鏡（AFM）的階段誤差及所述原子力顯微鏡的量測區的大小來確定所述半導體晶圓的測試區的大小； 基於所述原子力顯微鏡的訊號雜訊位準來設定可量測階梯差範圍； 在所述半導體晶圓的半導體晶片區中設計接合接墊圖案， 在所述半導體晶圓的所述測試區中設計具有恆定的線寬度及恆定的間距的線圖案； 導出接合接墊的階梯差與金屬線的階梯差之間的相關性，所述接合接墊及所述金屬線是分別基於所述接合接墊圖案及所述線圖案而產生； 當所述接合接墊的所述階梯差包括於目標階梯差範圍中時，基於所述相關性來驗證所述金屬線的所述階梯差是否包括於所述可量測階梯差範圍中；以及 基於所述驗證所述金屬線的所述階梯差是否包括於所述可量測階梯差範圍中的結果來選擇性地調整所述線圖案的所述線寬度或所述間距中的至少一者。
  14. 如請求項13所述的半導體晶圓的佈局方法，其中所述可量測階梯差範圍被設定成在正方向或負方向中的至少一者上較所述原子力顯微鏡的所述訊號雜訊位準大的範圍。
  15. 如請求項13所述的半導體晶圓的佈局方法，其中所述可量測階梯差範圍是±20埃或大於±20埃。
  16. 如請求項13所述的半導體晶圓的佈局方法，其中所述目標階梯差範圍偏離所述可量測階梯差範圍。
  17. 如請求項13所述的半導體晶圓的佈局方法，其中所述目標階梯差範圍是±10埃或小於±10埃。
  18. 如請求項13所述的半導體晶圓的佈局方法，其中所述選擇性地調整所述金屬線的所述線寬度或所述間距中的至少一者包括向上調整所述線圖案的間距以在負方向上向上調整所述金屬線的所述階梯差。
  19. 如請求項13所述的半導體晶圓的佈局方法，其中所述測試區的水平長度及垂直長度各自是55微米或大於55微米。
  20. 如請求項13所述的半導體晶圓的佈局方法，其中所述接合接墊圖案具有矩形形狀。
TW112125142A 2022-08-30 2023-07-05 半導體晶圓的佈局方法、晶圓的檢查方法、晶圓的製造方法 TW202410154A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0109015 2022-08-30
KR1020220109015A KR20240031500A (ko) 2022-08-30 2022-08-30 반도체 레이아웃 방법, 웨이퍼 검사방법, 웨이퍼 제조방법 및 멀티 칩 패키지 제조방법

Publications (1)

Publication Number Publication Date
TW202410154A true TW202410154A (zh) 2024-03-01

Family

ID=89997793

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112125142A TW202410154A (zh) 2022-08-30 2023-07-05 半導體晶圓的佈局方法、晶圓的檢查方法、晶圓的製造方法

Country Status (4)

Country Link
US (1) US20240071841A1 (zh)
KR (1) KR20240031500A (zh)
CN (1) CN117637484A (zh)
TW (1) TW202410154A (zh)

Also Published As

Publication number Publication date
CN117637484A (zh) 2024-03-01
US20240071841A1 (en) 2024-02-29
KR20240031500A (ko) 2024-03-08

Similar Documents

Publication Publication Date Title
US20230052432A1 (en) Systems and methods for interconnecting dies
US7964976B2 (en) Layered chip package and method of manufacturing same
US7968374B2 (en) Layered chip package with wiring on the side surfaces
US9105675B2 (en) WH (wafer-holder) process
JP5737922B2 (ja) 半導体デバイスの製造方法
CN105548851B (zh) 半导体器件及其制造方法及测试半导体器件的装置
US20050208684A1 (en) Manufacturing method of semiconductor device
US9431321B2 (en) Method of manufacturing a semiconductor device and semiconductor integrated circuit wafer
TWI805329B (zh) 半導體結構與用於鍵合經受測晶圓以及用於測試鍵合前晶圓之方法
JP2005277338A (ja) 半導体装置及びその検査方法
Mirkarimi et al. Fine pitch die-to-wafer hybrid bonding
Zhang et al. Metrology challenges in 3D NAND flash technical development and manufacturing
TW202410154A (zh) 半導體晶圓的佈局方法、晶圓的檢查方法、晶圓的製造方法
US8334533B2 (en) Semiconductor device including a circuit area and a monitor area having a plurality of monitor layers and method for manufacturing the same
KR20100013935A (ko) 반도체 소자의 테스트 패턴
TWI671586B (zh) 半導體重疊結構及其製造方法
US20230034412A1 (en) Wafer structure and manufacturing method thereof
TWI841243B (zh) 測試元件組
JP6363854B2 (ja) 形成方法、および物品の製造方法
TW201444007A (zh) 半導體結構及其測試方法
US20240210839A1 (en) Exposure apparatus, exposure method, and method for manufacturing semiconductor device
JP2002083792A (ja) 半導体装置の製造方法及び半導体装置
TWI805229B (zh) 晶圓結構及其製造方法
TWI764376B (zh) 檢測結構及其製造方法，利用檢測結構的半導體結構檢測方法
KR100614796B1 (ko) 기판 정렬 방법