TW202347788A - 化合物半導體器件及其製作方法 - Google Patents

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蔡馥郁
蔡濱祥
邱崇益
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Abstract

一種化合物半導體器件，包含：基底；通道層，位於所述基底上；阻障層，位於所述通道層上；鈍化層，位於所述阻障層上；接觸區，凹入所述鈍化層和所述阻障層中，其中，部分的所述通道層被暴露在所述接觸區的底部；雙層矽化物膜，位於所述接觸區上；以及銅接觸，位於所述雙層矽化物膜上。

Description

化合物半導體器件及其製作方法
本發明涉及一種化合物半導體器件及其製作方法。
氮化鎵高電子遷移率電晶體常被應用於高頻之高功率放大器器件，其具有高崩潰電壓、高飽和電子移動速度及高溫操作的特性。
典型的HEMT中，在半導體異質接面處產生二維電子氣（2DEG）。2DEG代表了非常薄的導電層，該導電層具有高度可移動且高度集中的電荷載子，該電荷載子可在該導電層的兩個維度上自由移動，但被垂直於該導電層的第三維度上的移動所限制。
低電阻、穩定可靠的接觸結構對於化合物半導體集成電路的性能和可靠性至關重要。
本發明的主要目的在提供一種化合物半導體器件和製作方法，以形成低電阻、穩定可靠的接觸結構。
本發明一方面提供一種化合物半導體器件，包含：基底；通道層，位於所述基底上；阻障層，位於所述通道層上；鈍化層，位於所述阻障層上；接觸區，凹入所述鈍化層和所述阻障層中，其中，部分的所述通道層被暴露在所述接觸區的底部；雙層矽化物膜，位於所述接觸區上；以及銅接觸，位於所述雙層矽化物膜上。
根據本發明實施例，所述雙層矽化物膜包含與所述通道層直接接觸的第一矽化物層和與所述第一矽化物層直接接觸的第二矽化物層。
根據本發明實施例，所述第一矽化物層的功函數小於所述第二矽化物層的功函數，並且所述第二矽化物層的功函數小於所述銅接觸的擴散阻障層的功函數。
根據本發明實施例，所述第一矽化物層的厚度小於所述第二矽化物層的厚度。
根據本發明實施例，所述第一矽化物層的厚度小於或等於200埃。
根據本發明實施例，所述第二矽化物層的厚度為200-500埃。
根據本發明實施例，所述第一矽化物層包含TiSi，所述第二矽化物層包含TaSi，並且所述擴散阻障層包含TaN。
根據本發明實施例，所述通道層包含GaN。
根據本發明實施例，所述阻障層包含AlGaN。
根據本發明實施例，所述鈍化層包含氮化矽、氧化矽、氧化鋁、氧化鉿或氮化鋁。
本發明另一方面提供一種形成化合物半導體器件的方法，包含：提供基底；在所述基底上形成通道層；在所述通道層上形成阻障層；在所述阻障層上形成鈍化層；蝕穿所述鈍化層與所述阻障層，形成接觸區，其中，部分的所述通道層被暴露於所述接觸區的底部；在所述接觸區上形成雙層矽化物膜；以及在所述雙層矽化物膜上形成銅接觸。
根據本發明實施例，所述雙層矽化物膜包含與所述通道層直接接觸的第一矽化物層和與所述第一矽化物層直接接觸的第二矽化物層。
根據本發明實施例，所述第一矽化物層的功函數小於所述第二矽化物層的功函數，並且所述第二矽化物層的功函數小於所述銅接觸的擴散阻障層的功函數。
根據本發明實施例，所述第一矽化物層的厚度小於所述第二矽化物層的厚度。
根據本發明實施例，所述第一矽化物層的厚度小於或等於200埃。
根據本發明實施例，所述第二矽化物層的厚度為200-500埃。
根據本發明實施例，所述第一矽化物層包含TiSi，所述第二矽化物層包含TaSi，並且所述擴散阻障層包含TaN。
根據本發明實施例，所述通道層包含GaN。
根據本發明實施例，所述阻障層包含AlGaN。
根據本發明實施例，所述鈍化層包含氮化矽、氧化矽、氧化鋁、氧化鉿或氮化鋁。
根據本發明實施例，所述方法還包含：在所述基底上形成緩衝層；以及在所述緩衝層上形成所述通道層，其中所述緩衝層的帶隙大於所述通道層的帶隙。
根據本發明實施例，所述緩衝層包含AlN、AlGaN或GaN。
根據本發明實施例，所述基底包含SiC、藍寶石、Si、Al 2O 3、AlN或GaN。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱圖1至圖6，其為根據本發明實施例所繪示的一種形成化合物半導體器件10的方法的示意圖。如圖1所示，首先，提供基底100。根據本發明實施例，基底100可以包含SiC、藍寶石(sapphire)、Si、Al 2O 3、AlN或GaN。接著，可以在基底100上形成緩衝層(buffer layer)106。根據本發明實施例，例如，緩衝層106可以包含AlN、AlGaN或GaN。
接著，在緩衝層106上形成通道層(channel layer)110。根據本發明實施例，例如，通道層110可以包含GaN。根據本發明實施例，緩衝層106的帶隙(band gap)大於通道層110的帶隙。
接著，在通道層110上形成阻障層120。根據本發明實施例，例如，阻障層120可以包含AlGaN。接著，在阻障層120上形成鈍化層130。根據本發明實施例，例如，鈍化層130可以包含氮化矽、氧化矽、氧化鋁、氧化鉿或氮化鋁。
接著，進行微影和蝕刻製程，蝕穿鈍化層130與阻障層120，形成接觸區CA，其中，部分的通道層110被暴露於接觸區CA的底部。
如圖2所示，接著，順形地在鈍化層130上和接觸區CA上形成三明治結構200，其包括第一金屬層210、中間層220和第二金屬層230。根據本發明實施例，例如，第一金屬層210可以是鈦金屬(Ti)層，中間層220可以是矽層，第二金屬層230可以是鉭金屬(Ta)層。
如圖3所示，進行微影和蝕刻製程，圖案化三明治結構200，形成接觸結構CS。根據本發明實施例，接觸結構CS可以作為化合物半導體器件10的汲極(drain)或源極(source)。
如圖4所示，接著，進行退火(anneal)製程，使中間層220和第一金屬層210與第二金屬層230完全反應，從而在接觸區CA上形成雙層矽化物膜(bi-layer silicide film)300。
根據本發明實施例，例如，雙層矽化物膜300包含與通道層110直接接觸的第一矽化物層310和與第一矽化物層310直接接觸的第二矽化物層320。
根據本發明實施例，例如，第一矽化物層310包含TiSi，第二矽化物層320包含TaSi。
根據本發明實施例，例如，第一矽化物層310的厚度小於第二矽化物層320的厚度。根據本發明實施例，例如，第一矽化物層310的厚度小於或等於200埃。根據本發明實施例，第二矽化物層320的厚度為200-500埃。
如圖5所示，在雙層矽化物膜300上和鈍化層130上沉積介電層400。根據本發明實施例，例如，介電層400可以包含氧化矽層。
如圖6所示，在雙層矽化物膜300上的介電層400中形成銅接觸500。根據本發明實施例，銅接觸500包含銅金屬層510和擴散阻障層520。根據本發明實施例，例如，擴散阻障層可以包含TaN。最後，可以在銅接觸500上和介電層400上沉積蝕刻停止層600，例如，氮化矽層。
根據本發明實施例，第一矽化物層310的功函數小於第二矽化物層320的功函數(work function)，並且第二矽化物層320的功函數小於銅接觸500的擴散阻障層520的功函數，從而在銅金屬層510和通道層110之間構成具有功函數梯度(work function gradient)變化的接觸介面。
從圖6可看出，化合物半導體器件10包含：基底100、通道層110、阻障層120和鈍化層130。根據本發明實施例，通道層110包含GaN。根據本發明實施例，阻障層120包含AlGaN。根據本發明實施例，鈍化層130包含氮化矽、氧化矽、氧化鋁、氧化鉿或氮化鋁。
根據本發明實施例，化合物半導體器件10另包含凹入鈍化層130和阻障層120中的接觸區CA。部分的通道層110構成接觸區CA的底部。
根據本發明實施例，化合物半導體器件10另包含位於接觸區CA上的雙層矽化物膜300，以及位於雙層矽化物膜300上的銅接觸500。
根據本發明實施例，雙層矽化物膜500包含與通道層110直接接觸的第一矽化物層310和與第一矽化物層310直接接觸的第二矽化物層320。
根據本發明實施例，第一矽化物層310的功函數小於第二矽化物層320的功函數，並且第二矽化物層320的功函數小於銅接觸500的擴散阻障層520的功函數，從而在銅金屬層510和通道層110之間構成具有功函數梯度變化的接觸介面。
根據本發明實施例，第一矽化物層310的厚度小於第二矽化物層320的厚度。根據本發明實施例，第一矽化物層310的厚度小於或等於200埃。根據本發明實施例，第二矽化物層320的厚度為200-500埃。
根據本發明實施例，第一矽化物層310包含TiSi，第二矽化物層320包含TaSi，並且擴散阻障層520包含TaN。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:化合物半導體器件 100:基底 106:緩衝層 110:通道層 120:阻障層 130:鈍化層 200:三明治結構 210:第一金屬層 220:中間層 230:第二金屬層 300:雙層矽化物膜 310:第一矽化物層 320:第二矽化物層 400:介電層 500:銅接觸 510:銅金屬層 520:擴散阻障層 600:蝕刻停止層 CA:接觸區 CS:接觸結構
圖1至圖6為根據本發明實施例所繪示的一種形成化合物半導體器件的方法的示意圖。
10:化合物半導體器件
100:基底
106:緩衝層
110:通道層
120:阻障層
130:鈍化層
300:雙層矽化物膜
310:第一矽化物層
320:第二矽化物層
400:介電層
500:銅接觸
510:銅金屬層
520:擴散阻障層
600:蝕刻停止層
CA:接觸區
CS:接觸結構

Claims (23)

  1. 一種化合物半導體器件，包含： 基底； 通道層，位於所述基底上； 阻障層，位於所述通道層上； 鈍化層，位於所述阻障層上； 接觸區，凹入所述鈍化層和所述阻障層中，其中，部分的所述通道層被暴露在所述接觸區的底部； 雙層矽化物膜，位於所述接觸區上；以及 銅接觸，位於所述雙層矽化物膜上。
  2. 根據請求項1所述的化合物半導體器件，其中，所述雙層矽化物膜包含與所述通道層直接接觸的第一矽化物層和與所述第一矽化物層直接接觸的第二矽化物層。
  3. 根據請求項2所述的化合物半導體器件，其中，所述第一矽化物層的功函數小於所述第二矽化物層的功函數，並且所述第二矽化物層的功函數小於所述銅接觸的擴散阻障層的功函數。
  4. 根據請求項2所述的化合物半導體器件，其中，所述第一矽化物層的厚度小於所述第二矽化物層的厚度。
  5. 根據請求項4所述的化合物半導體器件，其中，所述第一矽化物層的厚度小於或等於200埃。
  6. 根據請求項5所述的化合物半導體器件，其中，所述第二矽化物層的厚度為200-500埃。
  7. 根據請求項3所述的化合物半導體器件，其中，所述第一矽化物層包含TiSi，所述第二矽化物層包含TaSi，並且所述擴散阻障層包含TaN。
  8. 根據請求項1所述的化合物半導體器件，其中，所述通道層包含GaN。
  9. 根據請求項1所述的化合物半導體器件，其中，所述阻障層包含AlGaN。
  10. 根據請求項1所述的化合物半導體器件，其中，所述鈍化層包含氮化矽、氧化矽、氧化鋁、氧化鉿或氮化鋁。
  11. 一種形成化合物半導體器件的方法，包含： 提供基底； 在所述基底上形成通道層； 在所述通道層上形成阻障層； 在所述阻障層上形成鈍化層； 蝕穿所述鈍化層與所述阻障層，形成接觸區，其中，部分的所述通道層被暴露於所述接觸區的底部； 在所述接觸區上形成雙層矽化物膜；以及 在所述雙層矽化物膜上形成銅接觸。
  12. 根據請求項11所述的方法，其中，所述雙層矽化物膜包含與所述通道層直接接觸的第一矽化物層和與所述第一矽化物層直接接觸的第二矽化物層。
  13. 根據請求項12所述的方法，其中，所述第一矽化物層的功函數小於所述第二矽化物層的功函數，並且所述第二矽化物層的功函數小於所述銅接觸的擴散阻障層的功函數。
  14. 根據請求項12所述的方法，其中，所述第一矽化物層的厚度小於所述第二矽化物層的厚度。
  15. 根據請求項14所述的方法，其中，所述第一矽化物層的厚度小於或等於200埃。
  16. 根據請求項15所述的方法，其中，所述第二矽化物層的厚度為200-500埃。
  17. 根據請求項13所述的方法，其中，所述第一矽化物層包含TiSi，所述第二矽化物層包含TaSi，並且所述擴散阻障層包含TaN。
  18. 根據請求項11所述的方法，其中，所述通道層包含GaN。
  19. 根據請求項11所述的方法，其中，所述阻障層包含AlGaN。
  20. 根據請求項11所述的方法，其中，所述鈍化層包含氮化矽、氧化矽、氧化鋁、氧化鉿或氮化鋁。
  21. 根據請求項11所述的方法，其中還包含： 在所述基底上形成緩衝層；以及 在所述緩衝層上形成所述通道層，其中所述緩衝層的帶隙大於所述通道層的帶隙。
  22. 根據請求項21所述的方法，其中，所述緩衝層包含AlN、AlGaN或GaN。
  23. 根據請求項11所述的方法，其中，所述基底包含SiC、藍寶石、Si、Al 2O 3、AlN或GaN。
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