TW202347428A - 半導體裝置及其製造方法 - Google Patents

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黃玉蓮
蘇怡年
陳煌明
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Abstract

一種製造半導體裝置的方法包括：在半導體鰭片上形成源極/汲極區。源極/汲極區與假性閘極相鄰。此方法進一步包括：在源極/汲極區及假性閘極上方形成第一介電層。第一介電層具有3.5或更小的介電常數。第一介電層可包括具有Si-CH 3鍵的氮化硼或二氧化矽。

Description

半導體裝置及其形成方法
無
半導體裝置係用於各種電子應用中，諸如個人電腦、行動電話、數位相機及其他電子設備。通常藉由以下方式製備半導體裝置：依次在半導體基板上沈積絕緣或介電層、導電層及半導體材料層，及使用微影術對各材料層進行圖案化以在該些材料層上形成電路組件及元件。
半導體工業藉由不斷減小最小特徵尺寸來繼續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，這允許將更多的組件集成到給定區域中。
無
以下揭示內容提供了用於實現發明的不同特徵的許多不同的實施例或實例。以下描述組件及佈置的特定實例用以簡化本揭示內容。當然，該些僅為實例，並不旨在進行限制。例如，在下面的描述中在第二特徵上方或之上形成第一特徵可包括其中第一特徵及第二特徵直接接觸形成的實施例，且亦可包括其中在第一特徵與第二特徵之間形成附加特徵的實施例，以使得第一特徵及第二特徵可以不直接接觸。此外，本揭示內容可以在各個實例中重複元件符號或字母。此重複係出於簡單及清楚的目的，其本身並不指定所討論之各種實施例或組態之間的關係。
此外，為了便於描述，本文中可以使用諸如「在……下方」、「在……下」、「下方」、「在……上方」、「上方」之類的空間相對術語，來描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了在附圖中說明的定向之外，空間相對術語意在涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或以其他定向)，且在此使用的空間相對描述語亦可被相應地解釋。
在各種實施例中，形成一或多個介電層，其中介電常數k在2.0至3.5的範圍內，低於二氧化矽的介電常數(k=3.9)。此舉可降低包含一或多個介電層的所得裝置的電容，這有利於增加裝置回應時間。可利用電容耦合電漿(capacitive coupling plasma，CCP)或電感耦合電漿(inductive coupling plasma，ICP)技術形成一或多個介電層。一或多個介電層可包括氮化硼膜及/或包含多個Si-CH 3鍵的二氧化矽。
第1圖以立體圖說明根據一些實施例的FinFET的實例。FinFET包含位於基板50 (例如，半導體基板)上的鰭片52。隔離區56設置在基板50中，且鰭片52在相鄰隔離區56上方且自相鄰隔離區56之間突出。儘管隔離區56描述/說明為與基板50分離，但如本文所用，術語「基板」可用於僅指半導體基板或包括隔離區的半導體基板。此外，儘管鰭片52說明為與基板50相同的單一連續材料，鰭片52及/或基板50可包含單一材料或複數種材料。在本文中，鰭片52係指在相鄰隔離區56之間延伸的部分。
閘極介電層92沿著側壁且在鰭片52的頂表面上方，且閘電極94位於閘極介電層92上方。源極/汲極區82相對於閘極介電層92及閘電極94設置在鰭片52的相對側中。第1圖進一步說明在隨後圖式中使用的參考剖面。剖面A-A沿著閘電極94的縱軸且在例如垂直於FinFET的源極/汲極區82之間的電流的方向上。剖面B-B垂直於剖面A-A且沿著鰭片52的縱軸且在例如FinFET的源極/汲極區82之間的電流的方向上。剖面C-C平行於剖面A-A且延伸穿過FinFET的源極/汲極區。為清楚起見，隨後圖式參考這些參考剖面。
本文討論的一些實施例在使用後閘極製程形成的FinFET的背景下進行討論。在其他實施例中，可使用先閘極製程。此外，一些實施例考慮在平面裝置中使用的態樣，諸如平面FET、奈米結構(例如，奈米片、奈米線、全環繞閘極等)場效晶體管(nanostructure field effect transistor，NSFET)等。
第2圖至第33D圖為根據一些實施例的製造FinFET的中間階段的剖面圖及頂視圖。第2圖至第7圖說明第1圖所說明的參考剖面A-A，除複數個鰭片/FinFET之外。沿第1圖所說明的參考剖面A-A說明第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、第24A圖、第25A圖、第26A圖、第27A圖、第28A圖、第29A圖、第30A圖、第31A圖、第32A圖及第33A圖，且沿第1圖所說明的類似參考剖面B-B說明第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第14C圖、第15B圖、第16B圖、第17B圖、第17E圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖、第24B圖、第25B圖、第26B圖、第27B圖、第28B圖、第29B圖、第30B圖、第31B圖、第32B及第33B圖，除複數個鰭片/FinFET之外。沿第1圖所說明的參考剖面C-C說明第10C圖、第10D圖、第11C圖、第12C圖、第13C圖、第14C圖、第15C圖、第16C圖、第17C圖、第18C圖、第19C圖、第20C圖、第21C圖、第22C圖、第23C圖、第24C圖、第25C圖、第26C圖、第27C圖、第28C圖、第29C圖、第30C圖、第31C圖、第32C圖及第33C圖，除複數個鰭片/FinFET之外。第11D圖、第12D圖、第13D圖、第14D圖、第15D圖、第16D圖、第17D圖、第18D圖、第19D圖、第20D圖、第21D圖、第22D圖、第23D圖、第24D圖、第25D圖、第26D圖、第27D圖、第28D圖、第29D圖、第30D圖、第31D圖、第32D及第33D圖說明根據一些實施例的製造FinFET的各個中間階段的上視圖。
在第2圖中，提供基板50。基板50可為半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板等，可以(例如，用p型或n型摻雜劑)摻雜或不摻雜。基板50可為晶圓，諸如矽晶圓。通常，SOI基板為形成在絕緣層上的半導體材料層。絕緣層可為例如埋入式氧化物(buried oxide，BOX)層、氧化矽層等。絕緣層設置在基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷磷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或砷磷化鎵銦；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可以用於形成n型裝置，諸如NMOS電晶體，例如n型FinFET。p型區50P可以用於形成p型裝置，諸如PMOS電晶體，例如p型FinFET。n型區50N可與p型區50P實體分離(如分隔物51所說明)，且可在n型區50N與p型區50P之間設置任意數量的裝置特徵(例如，其他主動裝置、摻雜區、隔離結構等)。
在第3圖中，鰭片52形成在基板50中。鰭片52為半導體帶。在一些實施例中，可藉由在基板50中蝕刻溝槽而在基板50中形成鰭片52。蝕刻可為任何可接受的蝕刻製程，諸如反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)等或其組合。蝕刻可為各向異性的。
鰭片可藉由任何合適方法圖案化。例如，可使用一或多種微影製程來圖案化鰭片52，包括雙重圖案化製程或多重圖案化製程。通常，雙重圖案化製程或多重圖案化製程結合微影製程與自對準製程，從而允許創建圖案，該些圖案的節距例如小於使用單一直接微影製程所能獲得的節距。例如，在一個實施例中，犧牲層形成在基板上方且使用微影製程圖案化。使用自對準製程在圖案化犧牲層旁邊形成間隔物。然後移除犧牲層，然後可使用剩餘的間隔物對鰭片進行圖案化。在一些實施例中，罩幕(或其他層)可保留在鰭片52上。
在第4圖中，絕緣材料54形成在基板50上方及相鄰鰭片52之間。絕緣材料54可為氧化物，諸如氧化矽、氮化物等或其組合，且可藉由高密度電漿化學氣相沈積(high density plasma chemical vapor deposition，HDP-CVD)、可流動CVD (flowable CVD，FCVD)(例如，在遠端電漿系統中沈積CVD基材料且進行後固化以使其轉化為另一材料，諸如氧化物)等或其組合而形成。可使用藉由任何可接受的製程形成的其他絕緣材料。在所說明的實施例中，絕緣材料54為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，便可執行退火製程。在實施例中，形成絕緣材料54，以使得多餘絕緣材料54覆蓋鰭片52。儘管絕緣材料54說明為單層，但一些實施例可使用多層。例如，在一些實施例中，可首先沿著基板50的表面及鰭片52形成襯墊(未圖示)。此後，可在襯墊上方形成諸如上述那些的填充材料。
在第5圖中，對絕緣材料54應用移除製程以移除鰭片52上方的多餘絕緣材料54。在一些實施例中，可使用平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程或其組合等。平坦化製程曝露鰭片52，使得在平坦化製程完成後，鰭片52的頂表面與絕緣材料54齊平。在鰭片52上保留罩幕的實施例中，平坦化製程可曝露罩幕或移除罩幕，使得在平坦化製程完成後，罩幕或鰭片52的頂表面分別與絕緣材料54齊平。
在第6圖中，絕緣材料54凹陷，以形成淺溝槽隔離(Shallow Trench Isolation，STI)區56。絕緣材料54凹陷，使得鰭片52在n型區50N及p型區50P中的上部分自相鄰STI區56之間突出。此外，STI區56的頂表面可具有如圖所說明的平坦表面、凸表面、凹表面(諸如，碟形的)或其組合。STI區56的頂表面可藉由適當的蝕刻形成為平坦的、凸的及/或凹的。可使用可接受的蝕刻製程使STI區56凹陷，諸如對絕緣材料54的材料有選擇性的蝕刻製程(例如，以比蝕刻鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。例如，使用稀氫氟酸(dilute hydrofluoric，dHF)的氧化物移除或使用HF/NF 3或NH 3/NF 3的化學氧化物移除可使用。
第2圖至第6圖所描述的製程僅僅為如何形成鰭片52的一個實例。在一些實施例中，鰭片可藉由磊晶生長製程形成。例如，可以在基板50的頂表面上方形成介電層，且可以將溝槽蝕刻穿過介電層以曝露下伏基板50。可以在溝槽中磊晶生長同質磊晶結構，且可以使介電層凹陷，使得同質磊晶結構自介電層突出以形成鰭片。另外，在一些實施例中，異質磊晶結構可用於鰭片52。例如，可以使第5圖中的鰭片52凹陷，且可在凹陷的鰭片52上磊晶生長與鰭片52不同的材料。在該些實施例中，鰭片52包含凹陷材料以及設置在凹陷材料上方的磊晶生長材料。在另一實施例中，可以在基板50的頂表面上方形成介電層，且可以將溝槽蝕刻穿過介電層。然後可以使用與基板50不同的材料在溝槽中磊晶生長異質磊晶結構，且可以使介電層凹陷，使得異質磊晶結構自介電層突出以形成鰭片52。在磊晶生長同質磊晶或異質磊晶結構的一些實施例中，可在生長期間原位摻雜磊晶生長的材料，儘管原位摻雜及佈植摻雜可一起使用，但可消除之前和之後的佈植。
更進一步，在n型區50N (例如，NMOS區)中磊晶生長與p型區50P (例如，PMOS區)中的材料不同的材料可能係有利的。在各種實施例中，鰭片52的上部分可由矽鍺(Si xGe 1-x，其中x可以在0至1的範圍內)、碳化矽、純或基本上純的鍺、III-V族化合物半導體、II-VI族化合物半導體等形成。例如，用於形成III-V族化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、銦砷化鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在第6圖中，可在鰭片52及/或基板50中形成適當的阱(未圖示)。在一些實施例中，可在n型區50N中形成P阱，且在p型區50P中形成N阱。一些實施例中，在n型區50N及p型區50P兩者中形成P阱或N阱。
在具有不同阱類型的實施例中，可使用光阻劑及/或其他罩幕(未圖示)來實現用於n型區50N及p型區50P的不同佈植步驟。例如，可在n型區50N中的鰭片52及STI區56上方形成光阻劑。圖案化光阻劑以曝露基板50的p型區50P。可以藉由使用旋塗技術來形成光阻劑，且可以使用可接受的微影技術對光阻劑進行圖案化。一旦圖案化光阻劑，便在p型區50P中進行n型雜質佈植，且光阻劑可用作罩幕以基本上防止n型雜質佈植至n型區50N。n型雜質可為佈植至該區中的磷、砷、銻等，濃度等於或小於10 18cm -3，諸如在約10 16cm -3與約10 18cm -3之間。在佈植之後，例如藉由可接受的灰化製程移除光阻劑。
在佈植p型區50P之後，在p型區50P中的鰭片52及STI區56上方形成光阻劑。圖案化光阻劑以曝露基板50的n型區50N。可以藉由使用旋塗技術來形成光阻劑，且可以使用可接受的微影技術對光阻劑進行圖案化。一旦圖案化光阻劑，便可在n型區50N中進行p型雜質佈植，且光阻劑可用作罩幕以基本上防止p型雜質佈植至p型區50P。p型雜質可為佈植至該區中的硼、氟化硼、銦等，濃度等於或小於10 18cm -3，諸如在約10 16cm -3與約10 18cm -3之間。在佈植之後，可例如藉由可接受的灰化製程來移除光阻劑。
在n型區50N及p型區50P的佈植之後，可執行退火以修復佈植損傷且活化佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間原位摻雜，此舉可消除佈植，儘管原位摻雜及佈植摻雜可一起使用。
在第7圖中，假性介電層60形成在鰭片52上。假性介電層60可為例如氧化矽、氮化矽或其組合等，且可根據可接受的技術沈積或熱生長。假性閘極層62形成在假性介電層60上方，且罩幕層64形成在假性閘極層62上方。假性閘極層62可沈積在假性介電層60上方，然後例如藉由CMP平坦化。罩幕層64可沈積在假性閘極層62上方。假性閘極層62可為導電或非導電材料且可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(多晶SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬的群組。可藉由物理氣相沈積(physical vapor deposition，PVD)、CVD、濺射沈積或用於沈積選定材料的其他技術來沈積假性閘極層62。假性閘極層62可由具有高蝕刻選擇性的其他材料製成，這些材料對隔離區的蝕刻具有高蝕刻選擇性，例如STI區56及/或假性介電層60。罩幕層64可包括一或多層例如，氮化矽、氮氧化矽等。在該實例中，跨越n型區50N及p型區50P形成單一假性閘極層62及單一罩幕層64。應注意，僅出於說明性目的，展示假性介電層60僅覆蓋鰭片52。在一些實施例中，可沈積假性介電層60，使得假性介電層60覆蓋STI區56，在STI區上方且在假性閘極層62與STI區56之間延伸。
第8A圖至第16B圖說明製造實施例裝置中的各種附加步驟。第8A圖至第16B圖說明n型區50N及p型區50P中的任一者中的特徵。例如，第8A圖至第16B圖所說明的結構可適用於n型區50N及p型區50P。n型區50N及p型區50P的結構差異(若存在)在每一圖式隨附的文本中描述。
在第8A圖及第8B圖中，可使用可接受的微影技術及蝕刻技術對罩幕層64 (參見第7圖)進行圖案化以形成罩幕74。然後可將罩幕74的圖案轉移至假性閘極層62。在一些實施例(未說明)中，罩幕74的圖案亦可藉由可接受的蝕刻技術轉移至假性介電層60以形成假性閘極72。假性閘極72覆蓋鰭片52的相應通道區58。罩幕74的圖案可用於將每一假性閘極72與相鄰假性閘極實體分離。假性閘極72的縱向亦可基本上垂直於各個磊晶鰭片52的縱向。
此外，在第8A圖及第8B圖中，可以在假性閘極72、罩幕74及/或鰭片52的曝露表面上形成閘極密封間隔物80。熱氧化或沈積然後進行各向異性蝕刻可形成閘極密封間隔物80。閘極密封間隔物80可由氧化矽、氮化矽、氮氧化矽等形成。
在形成閘極密封間隔物80之後，可執行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未明確說明)的佈植。在具有不同裝置類型的實施例中，類似於上文在第6圖中討論的佈植，可在曝露p型區50P的同時在n型區50N上方形成罩幕，諸如光阻劑，且可將適當類型(例如，p型)的雜質佈植至p型區50P的曝露鰭片52中。然後可移除罩幕。隨後，可在曝露n型區50N的同時在p型區50P上方形成罩幕，諸如光阻劑，且可將適當類型(例如，n型)的雜質佈植至n型區50N的曝露鰭片52中。然後可移除罩幕。n型雜質可為上文討論的任何n型雜質，且p型雜質可為上文討論的任何p型雜質。輕摻雜源極/汲極區可具有約10 15cm -3至約10 19cm -3的雜質濃度。可使用退火來修復佈植損傷且活化佈植的雜質。
在第9A圖及第9B圖中，閘極間隔物86沿著假性閘極72及罩幕74的側壁形成在閘極密封間隔物80上。可藉由保形沈積絕緣材料且隨後各向異性地蝕刻絕緣材料來形成閘極間隔物86。閘極間隔物86的絕緣材料可為氧化矽、氮化矽、氮氧化矽、碳氮化矽或其組合等。
應注意，以上揭示內容一般描述形成間隔物及LDD區的製程。可使用其他製程及順序。例如，可使用更少或附加間隔物，可使用不同順序的步驟(例如，在形成閘極間隔物86之前可不蝕刻閘極密封間隔物80，從而產生「L形」閘極密封間隔物)，可形成且移除間隔物等。此外，n型裝置及p型裝置可使用不同的結構及步驟形成。例如，在形成閘極密封間隔物80之後，可形成用於n型裝置及p型裝置的LDD區。
在第10A圖及第10B圖中，磊晶源極/汲極區82形成在鰭片52中。磊晶源極/汲極區82形成在鰭片52中，使得每一假性閘極72設置在相應相鄰的磊晶源極/汲極區82對之間。在一些實施例中，磊晶源極/汲極區82可延伸至鰭片52中，且亦可穿透鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區82與假性閘極72隔開適當的橫向距離，使得磊晶源極/汲極區82不會使所得FinFET的隨後形成的閘極短路。可選擇磊晶源極/汲極區82的材料以在各個通道區58中施加應力，從而提高性能。
n型區50N中的磊晶源極/汲極區82可藉由遮罩p型區50P及蝕刻n型區50N中鰭片52的源極/汲極區以在鰭片52中形成凹槽來形成。然後，在凹槽中磊晶生長n型區50N中的源極/汲極區82。磊晶源極/汲極區82可包括任何可接受的材料，諸如適用於n型FinFET的材料。例如，若鰭片52為矽，則n型區50N中的磊晶源極/汲極區82可包括在通道區58中施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、矽磷化物等。n型區50N中的磊晶源極/汲極區82可具有自鰭片52的相應表面凸起的表面且可具有刻面。
p型區50P中的磊晶源極/汲極區82可藉由遮罩n型區50N及蝕刻p型區50P中的鰭片52的源極/汲極區以在鰭片52中形成凹槽來形成。然後，在凹槽中磊晶生長p型區50P中的源極/汲極區82。磊晶源極/汲極區82可包括任何可接受的材料，諸如適用於p型FinFET的材料。例如，若鰭片52為矽，則p型區50P中的磊晶源極/汲極區82可包含在通道區58中施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫等。p型區50P中的磊晶源極/汲極區82可具有自鰭片52的相應表面凸起的表面且可具有刻面。
磊晶源極/汲極區82及/或鰭片52可以佈植摻雜劑以形成源極/汲極區，類似於先前討論的用於形成輕摻雜源極/汲極區然後進行退火的製程。源極/汲極區的雜質濃度可在約10 19cm -3與約10 21cm -3之間。用於源極/汲極區的n型雜質及/或p型雜質可為先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區82可在生長期間原位摻雜。
由於用於在n型區50N及p型區50P中形成磊晶源極/汲極區82的磊晶製程，磊晶源極/汲極區的上表面具有橫向向外擴展超出鰭片52的側壁的刻面。在一些實施例中，在磊晶製程完成之後，相鄰源極/汲極區82保持分離，如第10C圖所說明。在一些實施例中，這些刻面導致同一FinFET的相鄰源極/汲極區82合併，如第10D圖所說明。在第10C圖及第10D圖所說明的實施例中，閘極間隔物86形成為覆蓋在STI區56上方延伸的鰭片52的側壁的一部分，從而阻止磊晶生長。在一些其他實施例中，可調整用於形成閘極間隔物86的間隔物蝕刻，以移除間隔物材料以允許磊晶生長區延伸至STI區56的表面。
在第11A圖至第11D圖中，接觸蝕刻終止層(contact etch stop layer，CESL) 87形成在第10A圖至第10C圖所說明的結構上方，包括磊晶源極/汲極區82、罩幕74及閘極間隔物86，其中第11D圖(及隨後的「D」圖，例如第12D圖、第13D圖等)說明該結構的上視圖。CESL 87可包含介電材料，諸如氮化矽、氧化矽、氧氮化矽、碳化矽、氧碳化矽、氧碳氮化矽等，具有比隨後形成的第一層間介電層(interlayer dielectric，ILD) 88的材料更低的蝕刻速度(見下文，第12A圖至第12D圖)。
在第12A圖至第12D圖中，第一層間介電層(interlayer dielectric，ILD) 88沈積在第11A圖至第11D圖所說明的結構上。第一ILD 88使導電及半導體特徵(例如，源極/汲極區82及隨後形成的閘電極及導電觸點)彼此絕緣。第一ILD 88由介電材料形成，且可藉由任何合適方法沈積，諸如電漿增強CVD (plasma-enhanced CVD，PECVD)、CVD或FCVD。
在一些實施例中，第一ILD 88為介電常數k在2.0至3.5範圍內的低k介電材料，該介電常數k低於二氧化矽的介電常數(k=3.9)。介電常數k在2.0至3.5範圍內的第一ILD 88可減小所得裝置的電容，這有利於增加裝置回應時間。介電常數k小於2.0的第一ILD 88可能為不利的，因為可能導致膜的品質差且硬度低，從而降低第一ILD 88的可靠性。
可藉由使用電容耦合電漿(capacitive coupling plasma，CCP)、電感耦合電漿(inductive coupling plasma，ICP)等或其組合的電漿製程形成第一ILD 88。在一些實施例中，使用在400 KHz至27 MHz範圍內的RF頻率執行電漿製程，其中典型的RF頻率為例如13.56 MHz。在一些實施例中，電漿製程在CCP工具中在1托至10托範圍內的壓力下或在ICP工具中在3毫托至500毫托範圍內的壓力下進行。在一些實施例中，電漿製程在25℃至400℃範圍內的溫度下執行。
在一些實施例中，第一ILD 88為包含氮化硼(boron nitride，BN)的膜，且可使用例如CCP或ICP技術形成。氮化硼膜的介電常數k可在2.7至3.5的範圍內，低於二氧化矽的介電常數(k＝3.9)。在一些實施例中，使用上述電漿製程且使用諸如環硼氮(borazine，B 3N 3H 6)的前驅物作為製程氣體來形成氮化硼膜。可以在10 sccm至1000 sccm範圍內的流速將環硼氮烷引入處理室。然而，可使用任何合適流速。
在其他實施例中，使用三氯化硼(boron trichloride，BCl 3)及氮氣(nitrogen，N 2)作為製程氣體來形成氮化硼膜。在該實施例中，三氯化硼可以在10 sccm至1000 sccm範圍內的流速引入處理室，而氮氣可以在10 sccm至1000 sccm範圍內的流速引入處理室中。然而，可使用任何合適流速及任何合適前驅物。
在另一些實施例中，第一ILD 88為包含二氧化矽的低k介電層，其中Si-CH 3鍵形成在第一ILD 88內，且可使用CCP或ICP技術形成，其中前驅氣體不包括O 2氣體。Si-CH 3鍵可增加孔隙率且降低介電常數。在一些實施例中，第一ILD 88中Si-CH 3鍵的密度與Si-O鍵的密度之比值在50％至120％的範圍內。含有氧氣的第一前驅氣體，諸如MDEOS (亦稱為DEMS二乙氧基甲基矽烷SiH(CH 3)(OC 2H 5) 2)或TEOS (原矽酸四乙酯Si(OC 2H 5) 4)可用以提供併入低k介電層的O原子以形成Si-O鍵。可以在10 sccm至1000 sccm範圍內的流速將第一前驅物引入處理室。含有碳氫化合物(CxHy，其中x可為約3至約10，且y可為約8至約30)的第二前驅氣體(例如，ATRP (α-萜品烯(alpha-Terpinene)C 10H 16)、丙烷C 3H 8、BCHD (雙環庚二烯(bicycloheptadiene)C 7H 8)或 C 6H 10(C 2H 5) 2)可與第一前驅氣體組合使用。第二前驅氣體可與第一前驅氣體反應以在沈積的二氧化矽內形成Si-CH 3鍵。第二前驅物可以在10 sccm至1000 sccm範圍內的流速引入處理室。
在其他實施例中，第一ILD 88為介電常數大於3.5的介電材料，諸如介電常數為3.9或更大。第一ILD 88可包括磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。可使用藉由任何可接受的製程形成的其他絕緣材料。
在第13A圖至第13D圖中，可執行諸如CMP的平坦化製程以使第一ILD 88的頂表面與罩幕74的頂表面齊平。在平坦化製程之後，罩幕74、閘極密封間隔物80、閘極間隔物86及第一ILD 88的頂表面齊平。因此，罩幕74的頂表面經由第一ILD 88曝露。在一些實施例中，罩幕74藉由平坦化移除，在此情況下，平坦化製程使第一ILD 88的頂表面與假性閘極72的頂表面齊平。
在第14A圖至第14D圖中，在一或多個蝕刻步驟中移除罩幕74，從而形成凹槽90。在一些實施例中，藉由各向異性乾式蝕刻製程移除罩幕74。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該些反應氣體選擇性地蝕刻罩幕74，而很少或不蝕刻第一ILD 88或閘極密封間隔物80。移除罩幕74曝露假性閘極72的頂表面。在一些實施例中，藉由平坦化移除罩幕74，該平坦化亦移除第一ILD 88、CESL 87、閘極密封間隔物80及閘極間隔物86的頂部分。
在第15A圖至第15D圖中，以一或多個蝕刻步驟移除假性閘極72，從而延伸凹槽90。亦可移除凹槽90中的部分假性介電層60。在一些實施例中，僅移除假性閘極72，且假性介電層60保留且由凹槽90曝露。在一些實施例中，假性介電層60自晶粒的第一區(例如，核心邏輯區)中的凹槽90移除且保留在晶粒的第二區(例如，輸入/輸出區)中的凹槽90中。在一些實施例中，藉由各向異性乾式蝕刻製程或在乾式蝕刻之後進行濕式蝕刻製程移除假性閘極72。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該些反應氣體選擇性地蝕刻假性閘極72，而很少或不蝕刻第一ILD 88或閘極密封間隔物80。每一凹槽90暴露及/或覆蓋各個鰭片52的通道區58。每一通道區58設置在相鄰的磊晶源極/汲極區82對之間。在移除期間，假性介電層60可用作蝕刻假性閘極72時的蝕刻終止層。然後可在移除假性閘極72之後可選地移除假性介電層60。
在第16A圖至第16D圖中，形成閘極介電層91及閘電極層934用於替換閘極。閘極介電層91包含沈積在凹槽90中的一或多層，諸如沈積在鰭片52的頂表面及側壁上且沈積在閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層91亦可形成在第一ILD 88的頂表面上。在一些實施例中，閘極介電層91包含一或多個介電層，諸如一或多層氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽等。例如，在一些實施例中，閘極介電層91包括藉由熱或化學氧化形成的氧化矽介面層及上覆高k介電材料，諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層91可包括k值大於約7.0的介電層。閘極介電層91的形成方法可包括分子束沈積(Molecular-Beam Deposition，MBD)、ALD、PECVD等。在部分假性介電層60保留在凹槽90中的實施例中，閘極介電層91包括假性介電層60的材料(例如，SiO 2)。
閘電極層93分別沈積在閘極介電層91上方，且填充凹槽90的剩餘部分。閘電極層93可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢及其組合或其多層。例如，儘管第16A圖至第16C圖中說明單層閘電極層93，但閘電極層93可包含任意數量的襯墊層、任意數量的功函數調諧層及填充材料(見下文，第17E圖)。
在n型區50N及p型區50P中形成閘極介電層91可同時發生，使得每一區中的閘極介電層91由相同的材料形成，且閘電極層93的形成可同時發生，使得每一區中的閘極介電層91及閘電極層93由相同的材料形成。在一些實施例中，每一區中的閘極介電層92可藉由不同的製程形成，使得閘極介電層91可為不同的材料，且/或每一區中的閘電極層93可藉由不同的製程形成，使得閘極介電層91及閘電極層93可為不同的材料。當使用不同的製程時，可使用各種遮罩步驟來遮罩及曝露適當的區。
在第17A圖至第17D圖中，平坦化閘極介電層91及閘電極層94，以形成閘極介電層92及閘電極94。第17E圖說明第17B圖的區89的詳細視圖。在填充凹槽90之後，可執行平坦化製程，諸如CMP，以移除閘極介電層91的多餘部分及閘電極層93的材料，這些多餘部分在ILD 88的頂表面上方。因此，閘電極層93及閘極介電層91的剩餘材料部分形成所得FinFET的替換閘極的閘電極94及閘極介電層91。閘電極94及閘極介電層92可統稱為「閘極結構」。閘極及閘極結構可沿著鰭片52的通道區58的側壁延伸。儘管在第17A圖至第17D圖中說明單層閘電極94，但閘電極94可包含任意數量的襯墊層、任意數量的功函數調諧層及填充材料，如第17E圖所說明。
在第18A圖至第18D圖中，閘極結構凹陷以在閘極結構正上方且在閘極間隔物86與閘極密封間隔物80 (若存在)的相對部分之間形成凹槽95。在一些實施例中，藉由各向異性乾式蝕刻製程使閘極結構凹陷。例如，蝕刻製程可包括使用反應氣體的乾蝕刻製程，該些反應氣體選擇性蝕刻閘極介電層92及閘電極94，而很少或不蝕刻第一ILD 88或閘極密封間隔物80 (若存在)。
在第19A圖至第19D圖中，閘極罩幕層96形成在閘極結構及第一ILD 88上方。閘極罩幕層96包含一或多層介電材料，諸如氮化矽、氧氮化矽、碳化矽等或其組合。閘極罩幕層96填充凹槽95且可設置在閘極間隔物86與閘極密封間隔物80 (若存在)的相對部分之間。
在第20A圖至第20D圖中，平坦化製程移除在第一ILD 88上方延伸的閘極罩幕層96的多餘部分。閘極罩幕層96的剩餘部分填充凹槽95 (見上文，第18A圖至第18D圖)在閘極結構(包括閘極介電層92及相應閘電極94)上方形成閘極罩幕97。
在第21A圖至第21D圖中，在第一ILD 88及閘極罩幕97上方形成一或多個罩幕層。罩幕層將用於圖案化用於至源極/汲極區82的隨後形成的觸點的開口(見下文，第26A圖至第28D圖)。在一些實施例中，一或多個罩幕層包含介電層102、第一硬罩幕層104、第二硬罩幕層106及圖案化層108。
介電層102形成在第一ILD 88及閘極罩幕97上方。介電層102用於圖案化用於至源極/汲極區82的隨後形成的觸點的開口(見下文，第26A圖至第28D圖)。在一些實施例中，介電層102的部分在後續處理步驟之後保留在第一ILD 88上。因此，介電層102優選為介電常數k介於2.0與3.5之間的低k介電材料，該介電常數k低於二氧化矽的介電常數(k＝3.9)。介電常數k在2.0至3.5範圍內的介電層102可降低所得裝置的電容，這有利於增加裝置回應時間。介電常數k小於2.0的介電層102可能為不利的，因為可能導致膜的品質差且硬度低，從而降低介電層102的可靠性。
在一些實施例中，介電層102由與以上關於第12A圖至第12D圖描述的第一ILD 88相似的材料及藉由相似的方法形成。作為第一實例，介電層102為介電常數k在2.0至3.5範圍內的低k介電材料且包含氮化硼、包含Si-CH 3鍵的二氧化矽等或其組合。作為第二實例，介電層102具有3.9或更大的介電常數且包含氧化矽、二氧化矽、磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。在一些實施例中，第一ILD 88及介電層102為介電常數k在2.0至3.5範圍內的低k介電材料。在一些實施例中，第一ILD 88為介電常數k在2.0至3.5範圍內的低k介電材料，且介電層102為介電常數k為3.9或更大的介電材料。在一些實施例中，第一ILD 88為介電常數k為3.9或更大的介電材料，且介電層102為介電常數k在2.0至3.5範圍內的低k介電材料。在以下關於第30A圖至第30D圖進一步討論的一些實施例中，第一ILD 88及介電層102為介電常數k為3.9或更大的介電材料。
第一硬罩幕層104形成在介電層102上方。在一些實施例中，第一硬罩幕層104由諸如碳化鎢、氮化鈦、氮化鉭、金屬氧化物等或其組合的罩幕材料形成，該罩幕材料具有用於隨後圖案化開口的強物理模數(見下文，第26A圖至第26D圖)。可使用PECVD、原子層沈積(Atomic Layer Deposition，ALD)、CVD、物理氣相沈積(Physical Vapor Deposition，PVD)等來形成第一硬罩幕層104。
第二硬罩幕層106形成在第一硬罩幕層104上方。第二硬罩幕層106可由諸如氧化鈦、氧化矽或其組合等的氧化物形成，可藉由CVD、ALD等形成。在一些實施例中，第二硬罩幕層106由使用TEOS或SiH 4作為前驅物的氧化矽形成。
圖案化層108形成在第二硬罩幕層106上方。在一些實施例中，圖案化層108包含可圖案化材料，諸如非晶矽、摻硼矽等或其組合，該可圖案化材料經沈積且然後圖案化(見下文，第26A圖至第26D圖)。在其他實施例中，圖案化層108可包含SiN、SiO 2等。
第22A圖至第26D圖說明根據一些實施例的用於經由第一ILD 88形成開口202以用於至源極/汲極的隨後形成的觸點(見下文，第27A圖至第27D圖)的例示性圖案化製程。例示性圖案化製程包括形成且圖案化兩個光敏罩幕，以圖案化一或多個罩幕層(例如，介電層102、第一硬罩幕層104、第二硬罩幕層106及圖案化層108)。然而，可使用任何合適圖案化製程來形成開口202。
在第22A圖至第22D圖中，在圖案化層108上方形成第一光敏罩幕110。第一光敏罩幕110可為任何可接受的光阻劑，諸如單層光阻劑、雙層光阻劑、三層光阻劑等。在所說明的實施例中，第一光敏罩幕110為包括第一底層112、第一中間層114及第一頂層116的三層光阻劑。在一些實施例中，第一底層112為底部抗反射塗層(bottom anti-reflective coating，BARC)層，第一中間層114由含矽膜形成，且第一頂層116由光敏材料形成。然而，任何合適材料可用於第一光敏罩幕110。圖案化第一頂層116，其中第一頂層116的剩餘部分覆蓋在相鄰源極/汲極區82之間的第一ILD 88的部分上。
在第23A圖至第23D圖中，第一光敏罩幕110用作蝕刻罩幕以蝕刻及圖案化圖案化層108，從而形成將在後續蝕刻製程中使用的罩幕，以遮罩位於相鄰源極/汲極區82之間的第一ILD 88的部分。第一光敏罩幕110的一或多層可在蝕刻製程中消耗，或者可在蝕刻製程之後移除。在一些實施例中，藉由灰化製程然後進行濕式清潔製程移除第一光敏罩幕110。在蝕刻製程及移除第一光敏罩幕110之後，圖案化層108的剩餘部分可以具有減小的厚度。或者，圖案化層108的厚度可藉由蝕刻製程而基本不變。
在第24A圖至第24D圖中，在第二硬罩幕層106及圖案化層108的剩餘部分上方形成第二光敏罩幕120。第二光敏罩幕120可為任何可接受的光阻劑，諸如單層光阻劑、雙層光阻劑、三層光阻劑等。在所說明的實施例中，第二光敏罩幕120為包括第二底層122、第二中間層124及第二頂層126的三層光阻劑。第二光敏罩幕120可用與第一光敏罩幕110相似的材料形成，如上文關於第22A圖至第22D圖所述。圖案化第二頂層126，其中第二頂層126的剩餘部分覆蓋第一ILD 88的與閘極結構相對的源極/汲極區82相鄰的部分。
在第25A圖至第25D圖中，第二光敏罩幕120及圖案化層108的剩餘部分用作蝕刻罩幕以蝕刻及圖案化第一硬罩幕層104及第二硬罩幕層106，從而形成將在隨後的蝕刻製程中使用的罩幕，用於遮罩第一ILD 88的與源極/汲極區82相鄰的部分。第二光敏罩幕120的一或多層及圖案化層108的剩餘部分可在蝕刻製程中消耗，或者可在蝕刻製程之後移除。在一些實施例中，藉由灰化製程然後進行濕式清潔製程移除第二光敏罩幕120。在蝕刻製程及移除第二光敏罩幕120及圖案化層108的剩餘部分之後，第二硬罩幕層106的剩餘部分可具有減小的厚度。或者，第二硬罩幕層106的厚度可藉由蝕刻製程而基本不變。
在第26A圖至第26D圖中，用於隨後形成的源極/汲極觸點(見下文，第27A圖至第27D圖)的開口202經由第一ILD 88形成。在一些實施例中，為轉移第一硬罩幕層104及第二硬罩幕層106的剩餘部分中的開口，執行一或多種各向異性蝕刻製程，諸如一或多種各向異性電漿蝕刻製程。第一硬罩幕層104的剩餘部分遮罩第一ILD 88的在相鄰源極/汲極區82之間或與閘極結構相對的源極/汲極區82相鄰的部分。一或多種各向異性電漿蝕刻製程可為反應性離子蝕刻(reactive-ion etching，RIE)製程。第一硬罩幕層104、第二硬罩幕層106及介電層102的剩餘部分由蝕刻製程消耗，或者以其他方式自第一ILD 88的頂表面移除。在一些實施例中，介電層的部分層102保留在第一ILD 88的頂表面上。剩餘的開口202曝露源極/汲極區82的頂表面。
在第27A圖至第27D圖中，矽化物區204形成在源極/汲極區82的曝露表面上，且開口202填充有導電材料206。在一些實施例中，矽化物區204藉由首先將能夠與下伏磊晶源極/汲極區82的半導體材料(例如矽、矽鍺、鍺)反應以形成矽化物或鍺化物區的金屬(未圖示)，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，沈積在磊晶源極/汲極區82的曝露部分上方，然後執行熱退火製程以形成矽化物區204來形成。然後例如藉由蝕刻製程移除沈積金屬的未反應部分。儘管矽化物區204稱為矽化物區，但矽化物區204亦可為鍺化物區或鍺化矽區(例如，包含矽化物及鍺化物的區)。
接著，填充開口202以形成經由矽化物區204電耦合至源極/汲極區82的觸點。襯墊(未圖示)，諸如擴散阻擋層、黏附層等，及導電材料206形成在開口202中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料206可為銅、銅合金、銀、金、鎢、釕、鈷、鋁、鎳等。導電材料206可在第一ILD 88的頂表面上延伸。導電材料206可藉由CVD、PVD、無電電鍍等或其組合形成。
在第28A圖至第28D圖中，導電材料206的頂部分藉由諸如CMP的平坦化製程移除。開口202中的導電材料206的剩餘部分(見上文，第26B圖及第26C圖)形成源極/汲極觸點208。源極/汲極觸點208實體及電耦合至磊晶源極/汲極區82。儘管展示為形成在相同的剖面中，應理解，每一源極/汲極觸點208可形成在不同的剖面中，這可避免源極/汲極觸點208短路。
在第29A圖至第29D圖中，在第28A圖至第28D圖所說明的結構上形成蝕刻終止層(etch stop layer，ESL) 210，包括第一ILD 88、CESL 87、源極/汲極觸點208、閘極罩幕97及閘極間隔物86 (包括閘極密封間隔物80，若存在)。ESL 210可用於控制後續蝕刻製程以形成用於耦合至閘電極94及源極/汲極觸點208的導電觸點的開口(見下文，第31A圖至第31D圖)。ESL 210可包含介電材料，諸如氮化矽、氧化矽、氮氧化矽、碳化矽、碳氧化矽、碳氮氧化矽等，該介電材料的蝕刻速度低於隨後形成的第二ILD 288的材料(見下文，第30A圖至第30D圖)。
在第30A圖至第30D圖中，第二ILD 288形成在ESL 210上方。第二ILD 288電隔離隨後形成的導電特徵，例如耦合至閘電極94及源極/汲極觸點208的導電觸點(見下文，第31A圖至第31D圖)。在一些實施例中，第二ILD 288為介電常數k在2.0至3.5範圍內的低k介電材料，低於二氧化矽的介電常數(k＝3.9)。介電常數k在2.0至3.5範圍內的第二ILD 288可減小所得裝置的電容，這有利於增加裝置回應時間。介電常數k小於2.0的的第二ILD 288可能為不利的，因為可能導致膜的品質差且硬度低，從而降低第二ILD 288的可靠性。
在一些實施例中，第二ILD 288由與上文關於第12A圖至第12D圖描述的第一ILD 88類似的材料及藉由類似的方法形成。作為第一實例，第二ILD 288為介電常數k在2.0至3.5範圍內的低k介電材料且包含氮化硼、包含Si-CH 3鍵的二氧化矽等或其組合。作為第二實例，第二ILD 288具有3.9或更大的介電常數且包含氧化矽、二氧化矽、磷矽玻璃(phospho-silicate glass，PSG)、硼矽玻璃(boro-silicate glass，BSG)、硼磷矽玻璃(boron-doped phospho-silicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)等。在一些實施例中，第一ILD 88 (及/或介電層102的剩餘部分，若存在)及第二ILD 288為介電常數k在2.0至3.5範圍內的低k介電材料。在一些實施例中，第一ILD 88 (及/或介電層102的剩餘部分，若存在)為介電常數k在2.0至3.5範圍內的低k介電材料，且第二ILD 288為介電常數k為3.9或更大的介電材料。在一些實施例中，第一ILD 88 (及/或介電層102的剩餘部分，若存在)為介電常數k為3.9或更大的介電材料，且第二ILD 288為具有介電常數k在2.0至3.5的範圍內的介電材料。在一些實施例中，第一ILD 88 (及/或介電層102的剩餘部分，若存在)及第二ILD 288為介電常數k為3.9或更大的介電材料。
在第31A圖至第31D圖中，根據一些實施例，閘極觸點212經由第二ILD 288形成以與閘電極94電耦合。經由第二ILD 288、ESL 210及閘極罩幕97形成用於閘極觸點212的開口。可使用可接受的微影技術及蝕刻技術來形成開口。諸如擴散阻擋層、黏附層等的襯墊(未圖示)及導電材料形成在開口中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、釕、鈷、鋁、鎳等。可執行諸如CMP的平坦化製程以自第二ILD 288的表面移除多餘的材料。剩餘的襯墊及導電材料在開口中形成閘極觸點212。閘極觸點212實體及電耦合至閘電極94。
在第32A圖至第32D圖中，根據一些實施例，經由第二ILD 288形成導電通孔214以與源極/汲極觸點208電耦合。經由第二ILD 288及ESL 210形成用於導電通孔214的開口。可使用可接受的微影技術及蝕刻技術來形成開口。諸如擴散阻擋層、黏附層等的襯墊(未圖示)及導電材料形成在開口中。襯墊可包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可執行諸如CMP的平坦化製程以自第二ILD 288的表面移除多餘的材料。剩餘的襯墊及導電材料在開口中形成導電通孔214。導電通孔214及閘極觸點212可在不同的製程中形成，或可在相同的製程中形成。儘管展示為形成在相同的剖面中，但應理解，導電通孔214及閘極觸點212中的每一者可形成在不同的剖面中，這可避免觸點短路。
第33A圖至第33D圖說明互連層300形成在第二ILD 288及導電通孔214上。互連層300包含嵌入金屬間介電層(intermetal dielectric，IMD) 388中的導電通孔314及/或導電線318。互連層300可為隨後形成的互連結構的底部互連層。通常，通孔垂直傳導電流且用於電連接位於垂直相鄰層的兩個導電特徵，而線橫向傳導電流且用於在一個互連層內分配電訊號及電力。在互連層300中，導電通孔314將導電通孔214連接至導電線318，且在隨後的互連層(未圖示)處，通孔將通孔下方的層上的線連接至通孔上方的線。在一些實施例中，各種互連層(例如，互連層300及形成在互連層級300上方的後續互連層)的結構可為相似的。
ESL 310可形成在第二ILD 288及導電通孔214上方。ESL 310用於控制隨後的蝕刻製程以形成用於導電通孔314的通孔開口。在一些實施例中，ESL 310由如上文關於第11A圖至第11D圖所描述與CESL 87類似的材料且藉由類似的方法形成。
IMD 388形成在ESL 310上方以支撐且使隨後形成的導電通孔314及導電線318彼此絕緣。在一些實施例中，IMD 388為介電常數k在2.0至3.5範圍內的低k介電材料，低於二氧化矽的介電常數(k＝3.9)。介電常數k在2.0至3.5範圍內的IMD 388可降低所得裝置的電容，這有利於增加裝置回應時間。介電常數k小於2.0的IMD 388可能為不利的，因為可能導致膜的品質差且硬度低，從而降低IMD 388的可靠性。
仍參看第33A圖至第33D圖，可使用例如雙鑲嵌製程流程來形成導電通孔314及導電線318。利用適當的微影技術及蝕刻技術在IMD 388中形成用於通孔及線的開口。用於通孔的開口可為延伸穿過IMD 388以曝露導電通孔214的頂部導電表面的垂直孔，且用於線的開口可為形成在IMD 388的上部分中的縱向溝槽。可使用先通孔製程或後通孔製程形成開口。
可沈積若干導電材料以填充形成互連層300的導電通孔314及導電線316的孔及溝槽。例如，可首先用一或多個襯墊對孔及溝槽進行內襯，然後用導電填充層填充。可在孔及溝槽的側壁及底表面上方形成導電擴散阻擋襯墊。可藉由平坦化製程(例如，CMP)移除開口外部的IMD 388上的任何多餘導電材料，從而形成包含與導線318的導電區基本共面的IMD 388的介電區的頂表面。
第34圖至第39圖說明另一實施例，其中不僅閘極結構為凹陷的(如上文關於第18A圖至第18D圖所說明及討論)，而且閘極間隔物及閘極結構為凹陷的，使得隨後形成的閘極罩幕形成在閘極間隔物及閘極結構上方。第34圖至第39圖為沿第1圖中的線B-B'說明的剖面圖。第34圖至第39圖的製程自第17B圖的步驟(如上所述)開始。
在第34圖中，閘極結構(包括閘極介電層92及相應閘電極94)及閘極間隔物86 (包括閘極密封間隔物80，若存在)下限，以在閘極結構以及閘極間隔物86及閘極密封間隔物80 (若存在)的剩餘部分上方形成凹槽95'。隨後在凹槽95'中形成閘極罩幕(見下文，第35圖)。在一些實施例中，藉由一或多種各向異性乾式蝕刻製程使閘極結構凹陷。例如，蝕刻製程可包括使用反應氣體的乾式蝕刻製程，該些反應氣體選擇性地蝕刻閘極介電層92、閘電極94、閘極間隔物86及閘極密封間隔物80 (若存在)，而很少或不蝕刻第一ILD 88。在一些實施例中，閘極結構凹陷至比閘極間隔物86及閘極密封間隔物80 (若存在)更大的深度，使得閘極間隔物86及閘極密封間隔物80 (若存在)的頂表面在閘極結構的頂表面上方。
在第35圖中，閘極罩幕97'形成在閘極結構以及閘極間隔物86及閘極密封間隔物80 (若存在)的剩餘部分上方。在一些實施例中，閘極罩幕97'由與上文關於第19A圖至第20D圖描述的閘極罩幕97類似的材料且藉由類似的方法形成。在根據第36圖的一些實施例中，閘極罩幕97'的部分在閘極間隔物86及閘極密封間隔物80 (若存在)上方延伸，且閘極罩幕97'的下部分在閘極間隔物86及閘極密封間隔物80 (若存在)的頂表面下方延伸。
在第36圖中，矽化物區204及源極/汲極觸點208形成在源極/汲極區82上。在一些實施例中，矽化物區204及源極/汲極觸點208由與上文關於第27A圖至第28D圖描述的類似材料且藉由類似的方法形成。
在第37圖中，源極/汲極觸點208凹陷，以形成用於隨後形成的接觸罩幕的開口220。在一些實施例中，開口220藉由一或多種各向異性乾式蝕刻製程凹陷。例如，蝕刻製程可包括使用反應氣體的乾蝕刻製程，該些反應氣體選擇性蝕刻源極/汲極觸點208的，而很少或不蝕刻第一ILD 88。可在藉由合適微影技術形成開口220期間遮罩其他源極/汲極觸點208。
在第38圖中，接觸罩幕297形成在凹陷源極/汲極觸點208上方的開口220中。在一些實施例中，閘極罩幕97'由與如上文關於第19A圖至第20D圖描述的閘極罩幕97類似的材料且藉由類似的方法形成。
第39圖說明第38圖之後的實施例。第39圖的結構可藉由上文關於第29A圖至第33D圖描述的步驟形成。在第39圖中，一個源極/汲極觸點208由接觸罩幕297覆蓋，而另一源極/汲極觸點208延伸至ESL 210的底表面。導電通孔214將源極/汲極觸點208中的一者與在上覆互連層300中的導電通孔314電耦合。在一些實施例中，另一導電通孔214穿過接觸罩幕297以與接觸罩幕297覆蓋的源極/汲極觸點208電耦合。
第40圖說明形成電耦合至閘電極94及源極/汲極觸點208的對接觸點212'的實施例。在一些實施例中，對接觸點212'用於形成電路，例如SRAM單元，其中源極/汲極區82及閘電極94的觸點處於相同電壓。對接觸點212'可由與以上關於第31A圖至第31D圖描述的閘極觸點212類似的材料且藉由類似的方法形成，不同之處在於，對接觸點212'亦形成為與源極/汲極觸點208耦合。在一些實施例中，對接觸點212'經由源極/汲極觸點208上方的接觸罩幕297形成。
所揭示的FinFET實施例亦可應用於奈米結構裝置，諸如奈米結構(例如，奈米片、奈米線、全環繞閘極等)場效晶體管(nanostructure field effect transistor，NSFET)或叉片FET。在NSFET實施例中，鰭片由奈米結構替換，該些奈米結構藉由圖案化通道層及犧牲層的交替層的堆疊而形成。以類似於上述實施例的方式形成假性閘極結構及源極/汲極區。在移除假性閘極結構之後，可以部分或完全移除通道區中的犧牲層。替換閘極結構的形成方式與上述實施例類似，替換閘極結構可部分或完全填充移除犧牲層留下的開口，且替換閘極結構可部分或完全圍繞NSFET裝置的通道區中的通道層。可以與上述實施例類似的方式形成ILD以及替換閘極結構及源極/汲極區的觸點。可以如美國專利案第9,647,071號所揭示的那樣形成奈米結構裝置，該專利案的全部內容以引用的方式併入本文中。在叉片FET中，n型裝置及p型裝置整合在同一叉片結構中。叉片FET包括具有介電壁的叉片結構，該些介電壁允許n型裝置及p型裝置彼此靠近形成，且允許裝置的閘極結構彼此實體及電耦合。叉片裝置可以如美國專利申請案第17/127,095號中所揭示的那樣形成，該美國專利申請案的全部內容以引用的方式併入本文中。
實施例可實現優勢。例如，在一些實施例中，形成介電常數k在2.0至3.5範圍內的一或多個介電層以降低包含一或多個介電層的裝置的電容。這有利於增加裝置回應時間。一或多個介電層可包含氮化硼及/或包含Si-CH 3鍵的二氧化矽，且可用電容耦合電漿(capacitive coupling plasma，CCP)或電感耦合電漿(inductive coupling plasma，ICP)技術形成。
根據實施例，一種製造半導體裝置的方法包括以下步驟：在半導體鰭片上形成源極/汲極區，該源極/汲極區與假性閘極相鄰；在源極/汲極區及假性閘極上方形成第一介電層，該第一介電層的介電常數為3.5或更小，第一介電層包括氮化硼；及藉由移除假性閘極而形成開口。在實施例中，形成第一介電層之步驟包括使用電容耦合電漿的電漿製程。在實施例中，形成第一介電層包括使用電感耦合電漿的電漿製程。在實施例中，形成第一介電層之步驟包括以下步驟：使用環硼氮烷作為製程氣體。在實施例中，形成第一介電層之步驟包括以下步驟：使用三氯化硼及氮氣作為製程氣體。在實施例中，該方法進一步包括以下步驟：在開口中沈積閘極結構；在第一介電層及閘極結構上方形成第一蝕刻終止層；及在第一蝕刻終止層上方形成第二介電層。在實施例中，該方法進一步包括以下步驟：在第二介電層上方形成第二蝕刻終止層，其中第二介電層的介電常數為3.5或更小，第二蝕刻終止層與第二介電層實體接觸；及在第二蝕刻終止層上方形成第三介電層，其中第三介電層的介電常數為3.9或更大，第三介電層與第二蝕刻終止層實體接觸。在實施例中，該方法進一步包括以下步驟：在第二介電層上方形成第二蝕刻終止層，其中第二介電層的介電常數為3.9或更大；及在第二蝕刻終止層上方形成第三介電層，其中第三介電層的介電常數為3.5或更小。
根據另一實施例，一種製造半導體裝置的方法包括以下步驟：在半導體鰭片上方形成假性閘極；在半導體鰭片上形成源極/汲極區，該源極/汲極區與假性閘極相鄰；使用二乙氧基甲基矽烷及α-萜品烯作為前驅物，以在假性閘極及源極/汲極區上沈積第一介電層，第一介電層的介電常數小於3.5；及在沈積第一介電層後，藉由移除假性閘極而形成第一開口。在實施例中，該方法進一步包括以下步驟：在第一開口中沈積閘極結構；在閘極結構及第一介電層上方形成第二介電層；形成穿過第二介電層及第一介電層至源極/汲極區的第二開口；用源極/汲極觸點填充第二開口。在實施例中，第二介電層的介電常數為3.5或更小。在實施例中，第二介電層的介電常數為3.9或更大。在實施例中，形成第二介電層之步驟包括以下步驟：使用二乙氧基甲基矽烷及α-萜品烯作為前驅物。在實施例中，形成第二介電層之步驟包括以下步驟：使用環硼氮烷或三氯化硼作為製程氣體。在實施例中，形成第二開口之步驟進一步包括以下步驟：移除第二介電層。在實施例中，該方法進一步包括以下步驟：在源極/汲極觸點、第二介電層及閘極結構上方形成蝕刻終止層。
根據又一實施例，一種半導體裝置包括：自基板延伸的鰭片；位於鰭片上方的閘極結構；與閘極結構相鄰的源極/汲極區；及位於鰭片上方的第一介電層，該第一介電層的介電常數為3.5或更小，第一介電層包括氮化硼，第一介電層在閘極結構的頂表面下方延伸。在實施例中，半導體裝置進一步包括位於第一介電層、閘極結構及源極/汲極區上方的第二介電層，該第二介電層的介電常數小於3.5。在實施例中，第二介電層具有第一密度的Si-CH 3鍵，第二介電層具有第二密度的Si-O鍵，且第一密度與第二密度之比值在50%至120%的範圍內。在實施例中，第二介電層包括氮化硼。
上文概述了數個實施例的特徵，使得熟習此項技術者可以更好地理解本揭示內容的各態樣。熟習此項技術者應理解，熟習此項技術者可以容易地將本揭示內容用作設計或修改其他製程及結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現相同的優點。熟習此項技術者亦應認識到，該些等效構造不脫離本揭示內容的精神及範疇，並且在不脫離本揭示內容的精神及範疇的情況下，該些等效構造可以進行各種改變、替代及變更。
50:基板 50N:n型區 50P:p型區 51:分隔物 52:鰭片 54:絕緣材料 56:淺溝槽隔離區 58:通道區 60:假性介電層 62:假性閘極層 64:罩幕層 72:假性閘極 74:罩幕 80:閘極密封間隔物 82:源極/汲極區 86:閘極間隔物 87:接觸蝕刻終止層 88:第一層間介電層 89:區 90:凹槽 91:閘極介電層 92:閘極介電層 93:閘電極層 94:閘電極 95、95':凹槽 96:閘極罩幕層 97、97':閘極罩幕 102:介電層 104:第一硬罩幕層 106:第二硬罩幕層 108:圖案化層 110:第一光敏罩幕 112:第一底層 114:第一中間層 116:第一頂層 120:第二光敏罩幕 122:第二底層 124:第二中間層 126:第二頂層 202:開口 204:矽化物區 206:導電材料 208:源極/汲極觸點 210:蝕刻終止層 212:閘極觸點 212':對接觸點 214:導電通孔 220:開口 288:第二層間介電層 297:接觸罩幕 300:互連層 310:蝕刻終止層 314:導電通孔 318:導電線 388:金屬間介電層 A-A、B-B、C-C:剖面
結合附圖，根據以下詳細描述可以最好地理解本揭示內容的各態樣。注意，根據行業中的標準實務，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸可任意增加或減小。 第1圖以立體圖說明根據一些實施例的FinFET的實例。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第10C圖、第10D圖、第11A圖、第11B圖、第11C圖、第11D圖、第12A圖、第12B圖、第12C圖、第12D圖、第13A圖、第13B圖、第13C圖、第13D圖、第14A圖、第14B圖、第14C圖、第14D圖、第15A圖、第15B圖、第15C圖、第15D圖、第16A圖、第16B圖、第16C圖、第16D圖、第17A圖、第17B圖、第17C圖、第17D圖、第17E圖、第18A圖、第18B圖、第18C圖、第18D圖、第19A圖、第19B圖、第19C圖、第19D圖、第20A圖、第20B圖、第20C圖、第20D圖、第21A圖、第21B圖、第21C圖、第21D圖、第22A圖、第22B圖、第22C圖、第22D圖、第23A圖、第23B圖、第23C圖、第23D圖、第24A圖、第24B圖、第24C圖、第24D圖、第25A圖、第25B圖、第25C圖、第25D圖、第26A圖、第26B圖、第26C圖、第26D圖、第27A圖、第27B圖、第27C圖、第27D圖、第28A圖、第28B圖、第28C圖、第28D圖、第29A圖、第29B圖、第29C圖、第29D圖、第30A圖、第30B圖、第30C圖、第30D圖、第31A圖、第31B圖、第31C圖、第31D圖、第32A圖、第32B圖、第32C圖、第32D圖、第33A圖、第33B圖、第33C圖及第33D圖為根據一些實施例的製造FinFET的中間階段的剖面圖及頂視圖。 第34圖、第35圖、第36圖、第37圖、第38圖、第39圖為根據一些實施例的製造FinFET的中間階段的剖面圖。 第40圖為根據一些實施例的製造FinFET的中間階段的剖面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
50:基板
52:鰭片
58:通道區
60:假性介電層
80:閘極密封間隔物
82:源極/汲極區
86:閘極間隔物
87:接觸蝕刻終止層
88:第一層間介電層
92:閘極介電層
94:閘電極
97':閘極罩幕
204:矽化物區
208:源極/汲極觸點
210:蝕刻終止層
212':對接觸點
214:導電通孔
288:第二層間介電層
297:接觸罩幕
300:互連層
310:蝕刻終止層
314:導電通孔
318:導電線
388:金屬間介電層

Claims (20)

  1. 一種半導體裝置的製造方法，該方法包含： 在一半導體鰭片上形成一源極/汲極區，該源極/汲極區與一假性閘極相鄰； 在該源極/汲極區及該假性閘極上方形成一第一介電層，該第一介電層具有一介電常數為3.5或更小，該第一介電層包含氮化硼；以及 藉由移除該假性閘極形成一開口。
  2. 如請求項1所述之方法，其中形成該第一介電層包含使用電容耦合電漿的一電漿製程。
  3. 如請求項1所述之方法，其中形成該第一介電層包含使用電感耦合電漿的一電漿製程。
  4. 如請求項1所述之方法，其中形成該第一介電層包含使用環硼氮烷作為一製程氣體。
  5. 如請求項1所述之方法，其中形成該第一介電層包含使用三氯化硼及氮氣作為一製程氣體。
  6. 如請求項1所述之方法，進一步包含： 在該開口中沈積一閘極結構； 在該第一介電層及該閘極結構上方形成一第一蝕刻終止層；以及 在該第一蝕刻終止層上方形成一第二介電層。
  7. 如請求項6所述之方法，進一步包含： 在該第二介電層上方形成一第二蝕刻終止層，其中該第二介電層具有一介電常數為3.5或更小，該第二蝕刻終止層與該第二介電層實體接觸；以及 在該第二蝕刻終止層上方形成一第三介電層，其中該第三介電層具有一介電常數為3.9或更大，該第三介電層與該第二蝕刻終止層實體接觸。
  8. 如請求項6所述之方法，進一步包含： 在該第二介電層上方形成一第二蝕刻終止層，其中該第二介電層具有一介電常數為3.9或更大；以及 在該第二蝕刻終止層上方形成一第三介電層，其中該第三介電層具有一介電常數為3.5或更小。
  9. 一種半導體裝置的製造方法，該方法包含： 在一半導體鰭片上方形成一假性閘極； 在該半導體鰭片上形成一源極/汲極區，該源極/汲極區與該假性閘極相鄰； 使用二乙氧基甲基矽烷及α-萜品烯作為前驅物，在該假性閘極及該源極/汲極區上方沈積一第一介電層，該第一介電層具有一介電常數小於3.5；以及 在沈積該第一介電層後，藉由移除該假性閘極而形成一第一開口。
  10. 如請求項9所述之方法，進一步包含： 在該第一開口中沈積一閘極結構； 在該閘極結構及該第一介電層上方形成一第二介電層； 形成穿過該第二介電層及該第一介電層至該源極/汲極區的一第二開口；以及 用一源極/汲極觸點填充該第二開口。
  11. 如請求項10所述之方法，其中該第二介電層具有一介電常數為3.5或更小。
  12. 如請求項10所述之方法，其中該第二介電層具有一介電常數為3.9或更大。
  13. 如請求項10所述之方法，其中形成該第二介電層包含使用二乙氧基甲基矽烷及α-萜品烯作為前驅物。
  14. 如請求項10所述之方法，其中形成該第二介電層包含使用環硼氮烷或三氯化硼作為一製程氣體。
  15. 如請求項10所述之方法，其中形成該第二開口更包含移除該第二介電層。
  16. 如請求項10所述之方法，進一步包含：在該源極/汲極觸點、該第二介電層及該閘極結構上方形成一蝕刻終止層。
  17. 一種半導體裝置，包含： 一鰭片，自一基板延伸； 一閘極結構，位於該鰭片上方； 一源極/汲極區，與該閘極結構相鄰；以及 一第一介電層，位於該鰭片上方，該第一介電層具有一介電常數為3.5或更小，該第一介電層包含氮化硼，該第一介電層在該閘極結構的一頂表面下方延伸。
  18. 如請求項17所述之半導體裝置，進一步包含位於該第一介電層、該閘極結構及該源極/汲極區上方的一第二介電層，該第二介電層具有一介電常數小於3.5。
  19. 如請求項18所述之半導體裝置，其中該第二介電層具有一第一密度的多個Si-CH 3鍵，該第二介電層具有一第二密度的多個Si-O鍵，且該第一密度與該第二密度之一比值在50%至120%的範圍內。
  20. 如請求項18所述之半導體裝置，其中該第二介電層包含氮化硼。
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