CN116259543A - 半导体装置及其制造方法 - Google Patents

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CN
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dielectric layer
layer
gate
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dielectric
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黄玉莲
苏怡年
陈煌明
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置及其制造方法，制造半导体装置的方法包括：在半导体鳍片上形成源极/漏极区。源极/漏极区与假性栅极相邻。此方法进一步包括：在源极/漏极区及假性栅极上方形成第一介电层。第一介电层具有3.5或更小的介电常数。第一介电层可包括具有Si‑CH3键的氮化硼或二氧化硅。

Description

半导体装置及其制造方法
技术领域
本揭露关于一种半导体装置及其制造方法。
背景技术
半导体装置是用于各种电子应用中，诸如个人计算机、移动电话、数字相机及其他电子设备。通常通过以下方式制备半导体装置：依次在半导体基板上沉积绝缘或介电层、导电层及半导体材料层，及使用微影术对各材料层进行图案化以在该些材料层上形成电路组件及元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。
发明内容
根据本揭露的一些实施例，一种制造半导体装置的方法包括以下步骤：在半导体鳍片上形成源极/漏极区，源极/漏极区与假性栅极相邻；在源极/漏极区及假性栅极上方形成第一介电层，此第一介电层的介电常数为3.5或更小，第一介电层包括氮化硼；以及通过移除假性栅极而形成开口。
根据本揭露的一些实施例，一种制造半导体装置的方法包括以下步骤：在半导体鳍片上方形成假性栅极；在半导体鳍片上形成源极/漏极区，源极/漏极区与假性栅极相邻；使用二乙氧基甲基硅烷及α-萜品烯作为前驱物，以在假性栅极及源极/漏极区上沉积第一介电层，第一介电层的介电常数小于3.5；以及在沉积第一介电层后，通过移除假性栅极而形成第一开口。
根据本揭露的一些实施例，一种半导体装置包括：自基板延伸的鳍片；位于鳍片上方的栅极结构；与栅极结构相邻的源极/漏极区；以及位于鳍片上方的第一介电层，此第一介电层的介电常数为3.5或更小，第一介电层包括氮化硼，第一介电层在栅极结构的顶表面下方延伸。
附图说明
结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
图1以立体图说明根据一些实施例的FinFET的实例；
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图12C、图12D、图13A、图13B、图13C、图13D、图14A、图14B、图14C、图14D、图15A、图15B、图15C、图15D、图16A、图16B、图16C、图16D、图17A、图17B、图17C、图17D、图17E、图18A、图18B、图18C、图18D、图19A、图19B、图19C、图19D、图20A、图20B、图20C、图20D、图21A、图21B、图21C、图21D、图22A、图22B、图22C、图22D、图23A、图23B、图23C、图23D、图24A、图24B、图24C、图24D、图25A、图25B、图25C、图25D、图26A、图26B、图26C、图26D、图27A、图27B、图27C、图27D、图28A、图28B、图28C、图28D、图29A、图29B、图29C、图29D、图30A、图30B、图30C、图30D、图31A、图31B、图31C、图31D、图32A、图32B、图32C、图32D、图33A、图33B、图33C及图33D为根据一些实施例的制造FinFET的中间阶段的剖面图及顶视图；
图34、图35、图36、图37、图38、图39为根据一些实施例的制造FinFET的中间阶段的剖面图；
图40为根据一些实施例的制造FinFET的中间阶段的剖面图。
【符号说明】
50:基板
50N:n型区
50P:p型区
51:分隔物
52:鳍片
54:绝缘材料
56:浅沟槽隔离区
58:通道区
60:假性介电层
62:假性栅极层
64:罩幕层
72:假性栅极
74:罩幕
80:栅极密封间隔物
82:源极/漏极区
86:栅极间隔物
87:接触蚀刻终止层
88:第一层间介电层
89:区
90:凹槽
91:栅极介电层
92:栅极介电层
93:栅电极层
94:栅电极
95、95':凹槽
96:栅极罩幕层
97、97':栅极罩幕
102:介电层
104:第一硬罩幕层
106:第二硬罩幕层
108:图案化层
110:第一光敏罩幕
112:第一底层
114:第一中间层
116:第一顶层
120:第二光敏罩幕
122:第二底层
124:第二中间层
126:第二顶层
202:开口
204:硅化物区
206:导电材料
208:源极/漏极触点
210:蚀刻终止层
212:栅极触点
212':对接触点
214:导电通孔
220:开口
288:第二层间介电层
297:接触罩幕
300:互连层
310:蚀刻终止层
314:导电通孔
318:导电线
388:金属间介电层
A-A、B-B、C-C:剖面
具体实施方式
以下揭示内容提供了用于实现发明的不同特征的许多不同的实施例或实例。以下描述组件及布置的特定实例用以简化本揭示内容。当然，该些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一特征及第二特征直接接触形成的实施例，且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
此外，为了便于描述，本文中可以使用诸如“在……下方”、“在……下”、“下方”、“在……上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中说明的定向之外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且在此使用的空间相对描述语亦可被相应地解释。
在各种实施例中，形成一或多个介电层，其中介电常数k在2.0至3.5的范围内，低于二氧化硅的介电常数(k＝3.9)。此举可降低包含一或多个介电层的所得装置的电容，这有利于增加装置回应时间。可利用电容耦合电浆(capacitive coupling plasma，CCP)或电感耦合电浆(inductive coupling plasma，ICP)技术形成一或多个介电层。一或多个介电层可包括氮化硼膜及/或包含多个Si-CH3键的二氧化硅。
图1以立体图说明根据一些实施例的FinFET的实例。FinFET包含位于基板50(例如，半导体基板)上的鳍片52。隔离区56设置在基板50中，且鳍片52在相邻隔离区56上方且自相邻隔离区56之间突出。尽管隔离区56描述/说明为与基板50分离，但如本文所用，术语“基板”可用于仅指半导体基板或包括隔离区的半导体基板。此外，尽管鳍片52说明为与基板50相同的单一连续材料，鳍片52及/或基板50可包含单一材料或多种材料。在本文中，鳍片52是指在相邻隔离区56之间延伸的部分。
栅极介电层92沿着侧壁且在鳍片52的顶表面上方，且栅电极94位于栅极介电层92上方。源极/漏极区82相对于栅极介电层92及栅电极94设置在鳍片52的相对侧中。图1进一步说明在随后附图中使用的参考剖面。剖面A-A沿着栅电极94的纵轴且在例如垂直于FinFET的源极/漏极区82之间的电流的方向上。剖面B-B垂直于剖面A-A且沿着鳍片52的纵轴且在例如FinFET的源极/漏极区82之间的电流的方向上。剖面C-C平行于剖面A-A且延伸穿过FinFET的源极/漏极区。为清楚起见，随后附图参考这些参考剖面。
本文讨论的一些实施例在使用后栅极工艺形成的FinFET的背景下进行讨论。在其他实施例中，可使用先栅极工艺。此外，一些实施例考虑在平面装置中使用的态样，诸如平面FET、纳米结构(例如，纳米片、纳米线、全环绕栅极等)场效晶体管(nanostructure fieldeffect transistor，NSFET)等。
图2至图33D为根据一些实施例的制造FinFET的中间阶段的剖面图及顶视图。图2至图7说明图1所说明的参考剖面A-A，除多个鳍片/FinFET之外。沿图1所说明的参考剖面A-A说明图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A、图29A、图30A、图31A、图32A及图33A，且沿图1所说明的类似参考剖面B-B说明图8B、图9B、图10B、图11B、图12B、图13B、图14B、图14C、图15B、图16B、图17B、图17E、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B、图31B、第32B及图33B，除多个鳍片/FinFET之外。沿图1所说明的参考剖面C-C说明图10C、图10D、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C、图20C、图21C、图22C、图23C、图24C、图25C、图26C、图27C、图28C、图29C、图30C、图31C、图32C及图33C，除多个鳍片/FinFET之外。图11D、图12D、图13D、图14D、图15D、图16D、图17D、图18D、图19D、图20D、图21D、图22D、图23D、图24D、图25D、图26D、图27D、图28D、图29D、图30D、图31D、第32D及图33D说明根据一些实施例的制造FinFET的各个中间阶段的上视图。
在图2中，提供基板50。基板50可为半导体基板，诸如体半导体、绝缘体上半导体(semiconductor-on-insulator，SOI)基板等，可以(例如，用p型或n型掺杂剂)掺杂或不掺杂。基板50可为晶圆，诸如硅晶圆。通常，SOI基板为形成在绝缘层上的半导体材料层。绝缘层可为例如埋入式氧化物(buried oxide，BOX)层、氧化硅层等。绝缘层设置在基板上，通常为硅或玻璃基板。亦可使用其他基板，诸如多层或梯度基板。在一些实施例中，基板50的半导体材料可包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括硅锗、砷磷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟及/或砷磷化镓铟；或其组合。
基板50具有n型区50N及p型区50P。n型区50N可以用于形成n型装置，诸如NMOS晶体管，例如n型FinFET。p型区50P可以用于形成p型装置，诸如PMOS晶体管，例如p型FinFET。n型区50N可与p型区50P实体分离(如分隔物51所说明)，且可在n型区50N与p型区50P之间设置任意数量的装置特征(例如，其他主动装置、掺杂区、隔离结构等)。
在图3中，鳍片52形成在基板50中。鳍片52为半导体带。在一些实施例中，可通过在基板50中蚀刻沟槽而在基板50中形成鳍片52。蚀刻可为任何可接受的蚀刻工艺，诸如反应性离子蚀刻(reactive ion etch，RIE)、中性束蚀刻(neutral beam etch，NBE)等或其组合。蚀刻可为各向异性的。
鳍片可通过任何合适方法图案化。例如，可使用一或多种微影工艺来图案化鳍片52，包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺结合微影工艺与自对准工艺，从而允许创建图案，该些图案的节距例如小于使用单一直接微影工艺所能获得的节距。例如，在一个实施例中，牺牲层形成在基板上方且使用微影工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔物。然后移除牺牲层，然后可使用剩余的间隔物对鳍片进行图案化。在一些实施例中，罩幕(或其他层)可保留在鳍片52上。
在图4中，绝缘材料54形成在基板50上方及相邻鳍片52之间。绝缘材料54可为氧化物，诸如氧化硅、氮化物等或其组合，且可通过高密度电浆化学气相沉积(high densityplasma chemical vapor deposition，HDP-CVD)、可流动CVD(flowable CVD，FCVD)(例如，在远端电浆系统中沉积CVD基材料且进行后固化以使其转化为另一材料，诸如氧化物)等或其组合而形成。可使用通过任何可接受的工艺形成的其他绝缘材料。在所说明的实施例中，绝缘材料54为通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，便可执行退火工艺。在实施例中，形成绝缘材料54，以使得多余绝缘材料54覆盖鳍片52。尽管绝缘材料54说明为单层，但一些实施例可使用多层。例如，在一些实施例中，可首先沿着基板50的表面及鳍片52形成衬垫(未图示)。此后，可在衬垫上方形成诸如上述那些的填充材料。
在图5中，对绝缘材料54应用移除工艺以移除鳍片52上方的多余绝缘材料54。在一些实施例中，可使用平坦化工艺，例如化学机械研磨(chemical mechanical polish，CMP)、回蚀工艺或其组合等。平坦化工艺曝露鳍片52，使得在平坦化工艺完成后，鳍片52的顶表面与绝缘材料54齐平。在鳍片52上保留罩幕的实施例中，平坦化工艺可曝露罩幕或移除罩幕，使得在平坦化工艺完成后，罩幕或鳍片52的顶表面分别与绝缘材料54齐平。
在图6中，绝缘材料54凹陷，以形成浅沟槽隔离(Shallow Trench Isolation，STI)区56。绝缘材料54凹陷，使得鳍片52在n型区50N及p型区50P中的上部分自相邻STI区56之间突出。此外，STI区56的顶表面可具有如图所说明的平坦表面、凸表面、凹表面(诸如，碟形的)或其组合。STI区56的顶表面可通过适当的蚀刻形成为平坦的、凸的及/或凹的。可使用可接受的蚀刻工艺使STI区56凹陷，诸如对绝缘材料54的材料有选择性的蚀刻工艺(例如，以比蚀刻鳍片52的材料更快的速率蚀刻绝缘材料54的材料)。例如，使用稀氢氟酸(dilutehydrofluoric，dHF)的氧化物移除或使用HF/NF3或NH3/NF3的化学氧化物移除可使用。
图2至图6所描述的工艺仅仅为如何形成鳍片52的一个实例。在一些实施例中，鳍片可通过磊晶生长工艺形成。例如，可以在基板50的顶表面上方形成介电层，且可以将沟槽蚀刻穿过介电层以曝露下伏基板50。可以在沟槽中磊晶生长同质磊晶结构，且可以使介电层凹陷，使得同质磊晶结构自介电层突出以形成鳍片。另外，在一些实施例中，异质磊晶结构可用于鳍片52。例如，可以使图5中的鳍片52凹陷，且可在凹陷的鳍片52上磊晶生长与鳍片52不同的材料。在该些实施例中，鳍片52包含凹陷材料以及设置在凹陷材料上方的磊晶生长材料。在另一实施例中，可以在基板50的顶表面上方形成介电层，且可以将沟槽蚀刻穿过介电层。然后可以使用与基板50不同的材料在沟槽中磊晶生长异质磊晶结构，且可以使介电层凹陷，使得异质磊晶结构自介电层突出以形成鳍片52。在磊晶生长同质磊晶或异质磊晶结构的一些实施例中，可在生长期间原位掺杂磊晶生长的材料，尽管原位掺杂及布植掺杂可一起使用，但可消除之前和之后的布植。
更进一步，在n型区50N(例如，NMOS区)中磊晶生长与p型区50P(例如，PMOS区)中的材料不同的材料可能是有利的。在各种实施例中，鳍片52的上部分可由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟砷化铝、锑化镓、锑化铝、磷化铝、磷化镓等。
进一步在图6中，可在鳍片52及/或基板50中形成适当的阱(未图示)。在一些实施例中，可在n型区50N中形成P阱，且在p型区50P中形成N阱。一些实施例中，在n型区50N及p型区50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可使用光阻剂及/或其他罩幕(未图示)来实现用于n型区50N及p型区50P的不同布植步骤。例如，可在n型区50N中的鳍片52及STI区56上方形成光阻剂。图案化光阻剂以曝露基板50的p型区50P。可以通过使用旋涂技术来形成光阻剂，且可以使用可接受的微影技术对光阻剂进行图案化。一旦图案化光阻剂，便在p型区50P中进行n型杂质布植，且光阻剂可用作罩幕以基本上防止n型杂质布植至n型区50N。n型杂质可为布植至该区中的磷、砷、锑等，浓度等于或小于1018cm-3，诸如在约1016cm-3与约1018cm-3之间。在布植之后，例如通过可接受的灰化工艺移除光阻剂。
在布植p型区50P之后，在p型区50P中的鳍片52及STI区56上方形成光阻剂。图案化光阻剂以曝露基板50的n型区50N。可以通过使用旋涂技术来形成光阻剂，且可以使用可接受的微影技术对光阻剂进行图案化。一旦图案化光阻剂，便可在n型区50N中进行p型杂质布植，且光阻剂可用作罩幕以基本上防止p型杂质布植至p型区50P。p型杂质可为布植至该区中的硼、氟化硼、铟等，浓度等于或小于1018cm-3，诸如在约1016cm-3与约1018cm-3之间。在布植之后，可例如通过可接受的灰化工艺来移除光阻剂。
在n型区50N及p型区50P的布植之后，可执行退火以修复布植损伤且活化布植的p型及/或n型杂质。在一些实施例中，磊晶鳍片的生长材料可在生长期间原位掺杂，此举可消除布植，尽管原位掺杂及布植掺杂可一起使用。
在图7中，假性介电层60形成在鳍片52上。假性介电层60可为例如氧化硅、氮化硅或其组合等，且可根据可接受的技术沉积或热生长。假性栅极层62形成在假性介电层60上方，且罩幕层64形成在假性栅极层62上方。假性栅极层62可沉积在假性介电层60上方，然后例如通过CMP平坦化。罩幕层64可沉积在假性栅极层62上方。假性栅极层62可为导电或非导电材料且可选自包括非晶硅、多晶硅(聚硅)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物及金属的群组。可通过物理气相沉积(physical vapor deposition，PVD)、CVD、溅射沉积或用于沉积选定材料的其他技术来沉积假性栅极层62。假性栅极层62可由具有高蚀刻选择性的其他材料制成，这些材料对隔离区的蚀刻具有高蚀刻选择性，例如STI区56及/或假性介电层60。罩幕层64可包括一或多层例如，氮化硅、氮氧化硅等。在该实例中，跨越n型区50N及p型区50P形成单一假性栅极层62及单一罩幕层64。应注意，仅出于说明性目的，展示假性介电层60仅覆盖鳍片52。在一些实施例中，可沉积假性介电层60，使得假性介电层60覆盖STI区56，在STI区上方且在假性栅极层62与STI区56之间延伸。
图8A至图16B说明制造实施例装置中的各种附加步骤。图8A至图16B说明n型区50N及p型区50P中的任一者中的特征。例如，图8A至图16B所说明的结构可适用于n型区50N及p型区50P。n型区50N及p型区50P的结构差异(若存在)在每一附图随附的文本中描述。
在图8A及图8B中，可使用可接受的微影技术及蚀刻技术对罩幕层64(参见图7)进行图案化以形成罩幕74。然后可将罩幕74的图案转移至假性栅极层62。在一些实施例(未说明)中，罩幕74的图案亦可通过可接受的蚀刻技术转移至假性介电层60以形成假性栅极72。假性栅极72覆盖鳍片52的相应通道区58。罩幕74的图案可用于将每一假性栅极72与相邻假性栅极实体分离。假性栅极72的纵向亦可基本上垂直于各个磊晶鳍片52的纵向。
此外，在图8A及图8B中，可以在假性栅极72、罩幕74及/或鳍片52的曝露表面上形成栅极密封间隔物80。热氧化或沉积然后进行各向异性蚀刻可形成栅极密封间隔物80。栅极密封间隔物80可由氧化硅、氮化硅、氮氧化硅等形成。
在形成栅极密封间隔物80之后，可执行用于轻掺杂源极/漏极(lightly dopedsource/drain，LDD)区(未明确说明)的布植。在具有不同装置类型的实施例中，类似于上文在图6中讨论的布植，可在曝露p型区50P的同时在n型区50N上方形成罩幕，诸如光阻剂，且可将适当类型(例如，p型)的杂质布植至p型区50P的曝露鳍片52中。然后可移除罩幕。随后，可在曝露n型区50N的同时在p型区50P上方形成罩幕，诸如光阻剂，且可将适当类型(例如，n型)的杂质布植至n型区50N的曝露鳍片52中。然后可移除罩幕。n型杂质可为上文讨论的任何n型杂质，且p型杂质可为上文讨论的任何p型杂质。轻掺杂源极/漏极区可具有约1015cm-3至约1019cm-3的杂质浓度。可使用退火来修复布植损伤且活化布植的杂质。
在图9A及图9B中，栅极间隔物86沿着假性栅极72及罩幕74的侧壁形成在栅极密封间隔物80上。可通过保形沉积绝缘材料且随后各向异性地蚀刻绝缘材料来形成栅极间隔物86。栅极间隔物86的绝缘材料可为氧化硅、氮化硅、氮氧化硅、碳氮化硅或其组合等。
应注意，以上揭示内容一般描述形成间隔物及LDD区的工艺。可使用其他工艺及顺序。例如，可使用更少或附加间隔物，可使用不同顺序的步骤(例如，在形成栅极间隔物86之前可不蚀刻栅极密封间隔物80，从而产生“L形”栅极密封间隔物)，可形成且移除间隔物等。此外，n型装置及p型装置可使用不同的结构及步骤形成。例如，在形成栅极密封间隔物80之后，可形成用于n型装置及p型装置的LDD区。
在图10A及图10B中，磊晶源极/漏极区82形成在鳍片52中。磊晶源极/漏极区82形成在鳍片52中，使得每一假性栅极72设置在相应相邻的磊晶源极/漏极区82对之间。在一些实施例中，磊晶源极/漏极区82可延伸至鳍片52中，且亦可穿透鳍片52。在一些实施例中，栅极间隔物86用于将磊晶源极/漏极区82与假性栅极72隔开适当的横向距离，使得磊晶源极/漏极区82不会使所得FinFET的随后形成的栅极短路。可选择磊晶源极/漏极区82的材料以在各个通道区58中施加应力，从而提高性能。
n型区50N中的磊晶源极/漏极区82可通过遮罩p型区50P及蚀刻n型区50N中鳍片52的源极/漏极区以在鳍片52中形成凹槽来形成。然后，在凹槽中磊晶生长n型区50N中的源极/漏极区82。磊晶源极/漏极区82可包括任何可接受的材料，诸如适用于n型FinFET的材料。例如，若鳍片52为硅，则n型区50N中的磊晶源极/漏极区82可包括在通道区58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂碳化硅、硅磷化物等。n型区50N中的磊晶源极/漏极区82可具有自鳍片52的相应表面凸起的表面且可具有刻面。
p型区50P中的磊晶源极/漏极区82可通过遮罩n型区50N及蚀刻p型区50P中的鳍片52的源极/漏极区以在鳍片52中形成凹槽来形成。然后，在凹槽中磊晶生长p型区50P中的源极/漏极区82。磊晶源极/漏极区82可包括任何可接受的材料，诸如适用于p型FinFET的材料。例如，若鳍片52为硅，则p型区50P中的磊晶源极/漏极区82可包含在通道区58中施加压缩应变的材料，诸如硅锗、硼掺杂硅锗、锗、锗锡等。p型区50P中的磊晶源极/漏极区82可具有自鳍片52的相应表面凸起的表面且可具有刻面。
磊晶源极/漏极区82及/或鳍片52可以布植掺杂剂以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区然后进行退火的工艺。源极/漏极区的杂质浓度可在约1019cm-3与约1021cm-3之间。用于源极/漏极区的n型杂质及/或p型杂质可为先前讨论的任何杂质。在一些实施例中，磊晶源极/漏极区82可在生长期间原位掺杂。
由于用于在n型区50N及p型区50P中形成磊晶源极/漏极区82的磊晶工艺，磊晶源极/漏极区的上表面具有横向向外扩展超出鳍片52的侧壁的刻面。在一些实施例中，在磊晶工艺完成之后，相邻源极/漏极区82保持分离，如图10C所说明。在一些实施例中，这些刻面导致同一FinFET的相邻源极/漏极区82合并，如图10D所说明。在图10C及图10D所说明的实施例中，栅极间隔物86形成为覆盖在STI区56上方延伸的鳍片52的侧壁的一部分，从而阻止磊晶生长。在一些其他实施例中，可调整用于形成栅极间隔物86的间隔物蚀刻，以移除间隔物材料以允许磊晶生长区延伸至STI区56的表面。
在图11A至图11D中，接触蚀刻终止层(contact etch stop layer，CESL)87形成在图10A至图10C所说明的结构上方，包括磊晶源极/漏极区82、罩幕74及栅极间隔物86，其中图11D(及随后的“D”图，例如图12D、图13D等)说明该结构的上视图。CESL 87可包含介电材料，诸如氮化硅、氧化硅、氧氮化硅、碳化硅、氧碳化硅、氧碳氮化硅等，具有比随后形成的第一层间介电层(interlayer dielectric，ILD)88的材料更低的蚀刻速度(见下文，图12A至图12D)。
在图12A至图12D中，第一层间介电层(interlayer dielectric，ILD)88沉积在图11A至图11D所说明的结构上。第一ILD 88使导电及半导体特征(例如，源极/漏极区82及随后形成的栅电极及导电触点)彼此绝缘。第一ILD 88由介电材料形成，且可通过任何合适方法沉积，诸如电浆增强CVD(plasma-enhanced CVD，PECVD)、CVD或FCVD。
在一些实施例中，第一ILD 88为介电常数k在2.0至3.5范围内的低k介电材料，该介电常数k低于二氧化硅的介电常数(k＝3.9)。介电常数k在2.0至3.5范围内的第一ILD 88可减小所得装置的电容，这有利于增加装置回应时间。介电常数k小于2.0的第一ILD 88可能为不利的，因为可能导致膜的品质差且硬度低，从而降低第一ILD 88的可靠性。
可通过使用电容耦合电浆(capacitive coupling plasma，CCP)、电感耦合电浆(inductive coupling plasma，ICP)等或其组合的电浆工艺形成第一ILD 88。在一些实施例中，使用在400KHz至27MHz范围内的RF频率执行电浆工艺，其中典型的RF频率为例如13.56MHz。在一些实施例中，电浆工艺在CCP工具中在1托至10托范围内的压力下或在ICP工具中在3毫托至500毫托范围内的压力下进行。在一些实施例中，电浆工艺在25℃至400℃范围内的温度下执行。
在一些实施例中，第一ILD 88为包含氮化硼(boron nitride，BN)的膜，且可使用例如CCP或ICP技术形成。氮化硼膜的介电常数k可在2.7至3.5的范围内，低于二氧化硅的介电常数(k＝3.9)。在一些实施例中，使用上述电浆工艺且使用诸如环硼氮(borazine，B3N3H6)的前驱物作为工艺气体来形成氮化硼膜。可以在10sccm至1000sccm范围内的流速将环硼氮烷引入处理室。然而，可使用任何合适流速。
在其他实施例中，使用三氯化硼(boron trichloride，BCl3)及氮气(nitrogen，N2)作为工艺气体来形成氮化硼膜。在该实施例中，三氯化硼可以在10sccm至1000sccm范围内的流速引入处理室，而氮气可以在10sccm至1000sccm范围内的流速引入处理室中。然而，可使用任何合适流速及任何合适前驱物。
在另一些实施例中，第一ILD 88为包含二氧化硅的低k介电层，其中Si-CH3键形成在第一ILD 88内，且可使用CCP或ICP技术形成，其中前驱气体不包括O2气体。Si-CH3键可增加孔隙率且降低介电常数。在一些实施例中，第一ILD 88中Si-CH3键的密度与Si-O键的密度的比值在50％至120％的范围内。含有氧气的第一前驱气体，诸如MDEOS(亦称为DEMS二乙氧基甲基硅烷SiH(CH3)(OC2H5)2)或TEOS(原硅酸四乙酯Si(OC2H5)4)可用以提供并入低k介电层的O原子以形成Si-O键。可以在10sccm至1000sccm范围内的流速将第一前驱物引入处理室。含有碳氢化合物(CxHy，其中x可为约3至约10，且y可为约8至约30)的第二前驱气体(例如，ATRP(α-萜品烯(alpha-Terpinene)C10H16)、丙烷C3H8、BCHD(双环庚二烯(bicycloheptadiene)C7H8)或C6H10(C2H5)2)可与第一前驱气体组合使用。第二前驱气体可与第一前驱气体反应以在沉积的二氧化硅内形成Si-CH3键。第二前驱物可以在10sccm至1000sccm范围内的流速引入处理室。
在其他实施例中，第一ILD 88为介电常数大于3.5的介电材料，诸如介电常数为3.9或更大。第一ILD 88可包括磷硅玻璃(phospho-silicate glass，PSG)、硼硅玻璃(boro-silicate glass，BSG)、硼磷硅玻璃(boron-doped phospho-silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)等。可使用通过任何可接受的工艺形成的其他绝缘材料。
在图13A至图13D中，可执行诸如CMP的平坦化工艺以使第一ILD 88的顶表面与罩幕74的顶表面齐平。在平坦化工艺之后，罩幕74、栅极密封间隔物80、栅极间隔物86及第一ILD 88的顶表面齐平。因此，罩幕74的顶表面经由第一ILD 88曝露。在一些实施例中，罩幕74通过平坦化移除，在此情况下，平坦化工艺使第一ILD 88的顶表面与假性栅极72的顶表面齐平。
在图14A至图14D中，在一或多个蚀刻步骤中移除罩幕74，从而形成凹槽90。在一些实施例中，通过各向异性干式蚀刻工艺移除罩幕74。例如，蚀刻工艺可包括使用反应气体的干式蚀刻工艺，该些反应气体选择性地蚀刻罩幕74，而很少或不蚀刻第一ILD 88或栅极密封间隔物80。移除罩幕74曝露假性栅极72的顶表面。在一些实施例中，通过平坦化移除罩幕74，该平坦化亦移除第一ILD 88、CESL 87、栅极密封间隔物80及栅极间隔物86的顶部分。
在图15A至图15D中，以一或多个蚀刻步骤移除假性栅极72，从而延伸凹槽90。亦可移除凹槽90中的部分假性介电层60。在一些实施例中，仅移除假性栅极72，且假性介电层60保留且由凹槽90曝露。在一些实施例中，假性介电层60自晶粒的第一区(例如，核心逻辑区)中的凹槽90移除且保留在晶粒的第二区(例如，输入/输出区)中的凹槽90中。在一些实施例中，通过各向异性干式蚀刻工艺或在干式蚀刻之后进行湿式蚀刻工艺移除假性栅极72。例如，蚀刻工艺可包括使用反应气体的干式蚀刻工艺，该些反应气体选择性地蚀刻假性栅极72，而很少或不蚀刻第一ILD 88或栅极密封间隔物80。每一凹槽90暴露及/或覆盖各个鳍片52的通道区58。每一通道区58设置在相邻的磊晶源极/漏极区82对之间。在移除期间，假性介电层60可用作蚀刻假性栅极72时的蚀刻终止层。然后可在移除假性栅极72之后可选地移除假性介电层60。
在图16A至图16D中，形成栅极介电层91及栅电极层934用于替换栅极。栅极介电层91包含沉积在凹槽90中的一或多层，诸如沉积在鳍片52的顶表面及侧壁上且沉积在栅极密封间隔物80/栅极间隔物86的侧壁上。栅极介电层91亦可形成在第一ILD 88的顶表面上。在一些实施例中，栅极介电层91包含一或多个介电层，诸如一或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极介电层91包括通过热或化学氧化形成的氧化硅界面层及上覆高k介电材料，诸如铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极介电层91可包括k值大于约7.0的介电层。栅极介电层91的形成方法可包括分子束沉积(Molecular-Beam Deposition，MBD)、ALD、PECVD等。在部分假性介电层60保留在凹槽90中的实施例中，栅极介电层91包括假性介电层60的材料(例如，SiO2)。
栅电极层93分别沉积在栅极介电层91上方，且填充凹槽90的剩余部分。栅电极层93可包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨及其组合或其多层。例如，尽管图16A至图16C中说明单层栅电极层93，但栅电极层93可包含任意数量的衬垫层、任意数量的功函数调谐层及填充材料(见下文，图17E)。
在n型区50N及p型区50P中形成栅极介电层91可同时发生，使得每一区中的栅极介电层91由相同的材料形成，且栅电极层93的形成可同时发生，使得每一区中的栅极介电层91及栅电极层93由相同的材料形成。在一些实施例中，每一区中的栅极介电层92可通过不同的工艺形成，使得栅极介电层91可为不同的材料，且/或每一区中的栅电极层93可通过不同的工艺形成，使得栅极介电层91及栅电极层93可为不同的材料。当使用不同的工艺时，可使用各种遮罩步骤来遮罩及曝露适当的区。
在图17A至图17D中，平坦化栅极介电层91及栅电极层94，以形成栅极介电层92及栅电极94。图17E说明图17B的区89的详细视图。在填充凹槽90之后，可执行平坦化工艺，诸如CMP，以移除栅极介电层91的多余部分及栅电极层93的材料，这些多余部分在ILD 88的顶表面上方。因此，栅电极层93及栅极介电层91的剩余材料部分形成所得FinFET的替换栅极的栅电极94及栅极介电层91。栅电极94及栅极介电层92可统称为“栅极结构”。栅极及栅极结构可沿着鳍片52的通道区58的侧壁延伸。尽管在图17A至图17D中说明单层栅电极94，但栅电极94可包含任意数量的衬垫层、任意数量的功函数调谐层及填充材料，如图17E所说明。
在图18A至图18D中，栅极结构凹陷以在栅极结构正上方且在栅极间隔物86与栅极密封间隔物80(若存在)的相对部分之间形成凹槽95。在一些实施例中，通过各向异性干式蚀刻工艺使栅极结构凹陷。例如，蚀刻工艺可包括使用反应气体的干蚀刻工艺，该些反应气体选择性蚀刻栅极介电层92及栅电极94，而很少或不蚀刻第一ILD 88或栅极密封间隔物80(若存在)。
在图19A至图19D中，栅极罩幕层96形成在栅极结构及第一ILD 88上方。栅极罩幕层96包含一或多层介电材料，诸如氮化硅、氧氮化硅、碳化硅等或其组合。栅极罩幕层96填充凹槽95且可设置在栅极间隔物86与栅极密封间隔物80(若存在)的相对部分之间。
在图20A至图20D中，平坦化工艺移除在第一ILD 88上方延伸的栅极罩幕层96的多余部分。栅极罩幕层96的剩余部分填充凹槽95(见上文，图18A至图18D)在栅极结构(包括栅极介电层92及相应栅电极94)上方形成栅极罩幕97。
在图21A至图21D中，在第一ILD 88及栅极罩幕97上方形成一或多个罩幕层。罩幕层将用于图案化用于至源极/漏极区82的随后形成的触点的开口(见下文，图26A至图28D)。在一些实施例中，一或多个罩幕层包含介电层102、第一硬罩幕层104、第二硬罩幕层106及图案化层108。
介电层102形成在第一ILD 88及栅极罩幕97上方。介电层102用于图案化用于至源极/漏极区82的随后形成的触点的开口(见下文，图26A至图28D)。在一些实施例中，介电层102的部分在后续处理步骤之后保留在第一ILD 88上。因此，介电层102优选为介电常数k介于2.0与3.5之间的低k介电材料，该介电常数k低于二氧化硅的介电常数(k＝3.9)。介电常数k在2.0至3.5范围内的介电层102可降低所得装置的电容，这有利于增加装置回应时间。介电常数k小于2.0的介电层102可能为不利的，因为可能导致膜的品质差且硬度低，从而降低介电层102的可靠性。
在一些实施例中，介电层102由与以上关于图12A至图12D描述的第一ILD 88相似的材料及通过相似的方法形成。作为第一实例，介电层102为介电常数k在2.0至3.5范围内的低k介电材料且包含氮化硼、包含Si-CH3键的二氧化硅等或其组合。作为第二实例，介电层102具有3.9或更大的介电常数且包含氧化硅、二氧化硅、磷硅玻璃(phospho-silicateglass，PSG)、硼硅玻璃(boro-silicate glass，BSG)、硼磷硅玻璃(boron-doped phospho-silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)等。在一些实施例中，第一ILD 88及介电层102为介电常数k在2.0至3.5范围内的低k介电材料。在一些实施例中，第一ILD 88为介电常数k在2.0至3.5范围内的低k介电材料，且介电层102为介电常数k为3.9或更大的介电材料。在一些实施例中，第一ILD 88为介电常数k为3.9或更大的介电材料，且介电层102为介电常数k在2.0至3.5范围内的低k介电材料。在以下关于图30A至图30D进一步讨论的一些实施例中，第一ILD 88及介电层102为介电常数k为3.9或更大的介电材料。
第一硬罩幕层104形成在介电层102上方。在一些实施例中，第一硬罩幕层104由诸如碳化钨、氮化钛、氮化钽、金属氧化物等或其组合的罩幕材料形成，该罩幕材料具有用于随后图案化开口的强物理模数(见下文，图26A至图26D)。可使用PECVD、原子层沉积(AtomicLayer Deposition，ALD)、CVD、物理气相沉积(Physical Vapor Deposition，PVD)等来形成第一硬罩幕层104。
第二硬罩幕层106形成在第一硬罩幕层104上方。第二硬罩幕层106可由诸如氧化钛、氧化硅或其组合等的氧化物形成，可通过CVD、ALD等形成。在一些实施例中，第二硬罩幕层106由使用TEOS或SiH4作为前驱物的氧化硅形成。
图案化层108形成在第二硬罩幕层106上方。在一些实施例中，图案化层108包含可图案化材料，诸如非晶硅、掺硼硅等或其组合，该可图案化材料经沉积且然后图案化(见下文，图26A至图26D)。在其他实施例中，图案化层108可包含SiN、SiO2等。
图22A至图26D说明根据一些实施例的用于经由第一ILD 88形成开口202以用于至源极/漏极的随后形成的触点(见下文，图27A至图27D)的例示性图案化工艺。例示性图案化工艺包括形成且图案化两个光敏罩幕，以图案化一或多个罩幕层(例如，介电层102、第一硬罩幕层104、第二硬罩幕层106及图案化层108)。然而，可使用任何合适图案化工艺来形成开口202。
在图22A至图22D中，在图案化层108上方形成第一光敏罩幕110。第一光敏罩幕110可为任何可接受的光阻剂，诸如单层光阻剂、双层光阻剂、三层光阻剂等。在所说明的实施例中，第一光敏罩幕110为包括第一底层112、第一中间层114及第一顶层116的三层光阻剂。在一些实施例中，第一底层112为底部抗反射涂层(bottom anti-reflective coating，BARC)层，第一中间层114由含硅膜形成，且第一顶层116由光敏材料形成。然而，任何合适材料可用于第一光敏罩幕110。图案化第一顶层116，其中第一顶层116的剩余部分覆盖在相邻源极/漏极区82之间的第一ILD 88的部分上。
在图23A至图23D中，第一光敏罩幕110用作蚀刻罩幕以蚀刻及图案化图案化层108，从而形成将在后续蚀刻工艺中使用的罩幕，以遮罩位于相邻源极/漏极区82之间的第一ILD 88的部分。第一光敏罩幕110的一或多层可在蚀刻工艺中消耗，或者可在蚀刻工艺之后移除。在一些实施例中，通过灰化工艺然后进行湿式清洁工艺移除第一光敏罩幕110。在蚀刻工艺及移除第一光敏罩幕110之后，图案化层108的剩余部分可以具有减小的厚度。或者，图案化层108的厚度可通过蚀刻工艺而基本不变。
在图24A至图24D中，在第二硬罩幕层106及图案化层108的剩余部分上方形成第二光敏罩幕120。第二光敏罩幕120可为任何可接受的光阻剂，诸如单层光阻剂、双层光阻剂、三层光阻剂等。在所说明的实施例中，第二光敏罩幕120为包括第二底层122、第二中间层124及第二顶层126的三层光阻剂。第二光敏罩幕120可用与第一光敏罩幕110相似的材料形成，如上文关于图22A至图22D所述。图案化第二顶层126，其中第二顶层126的剩余部分覆盖第一ILD 88的与栅极结构相对的源极/漏极区82相邻的部分。
在图25A至图25D中，第二光敏罩幕120及图案化层108的剩余部分用作蚀刻罩幕以蚀刻及图案化第一硬罩幕层104及第二硬罩幕层106，从而形成将在随后的蚀刻工艺中使用的罩幕，用于遮罩第一ILD 88的与源极/漏极区82相邻的部分。第二光敏罩幕120的一或多层及图案化层108的剩余部分可在蚀刻工艺中消耗，或者可在蚀刻工艺之后移除。在一些实施例中，通过灰化工艺然后进行湿式清洁工艺移除第二光敏罩幕120。在蚀刻工艺及移除第二光敏罩幕120及图案化层108的剩余部分之后，第二硬罩幕层106的剩余部分可具有减小的厚度。或者，第二硬罩幕层106的厚度可通过蚀刻工艺而基本不变。
在图26A至图26D中，用于随后形成的源极/漏极触点(见下文，图27A至图27D)的开口202经由第一ILD 88形成。在一些实施例中，为转移第一硬罩幕层104及第二硬罩幕层106的剩余部分中的开口，执行一或多种各向异性蚀刻工艺，诸如一或多种各向异性电浆蚀刻工艺。第一硬罩幕层104的剩余部分遮罩第一ILD 88的在相邻源极/漏极区82之间或与栅极结构相对的源极/漏极区82相邻的部分。一或多种各向异性电浆蚀刻工艺可为反应性离子蚀刻(reactive-ion etching，RIE)工艺。第一硬罩幕层104、第二硬罩幕层106及介电层102的剩余部分由蚀刻工艺消耗，或者以其他方式自第一ILD 88的顶表面移除。在一些实施例中，介电层的部分层102保留在第一ILD 88的顶表面上。剩余的开口202曝露源极/漏极区82的顶表面。
在图27A至图27D中，硅化物区204形成在源极/漏极区82的曝露表面上，且开口202填充有导电材料206。在一些实施例中，硅化物区204通过首先将能够与下伏磊晶源极/漏极区82的半导体材料(例如硅、硅锗、锗)反应以形成硅化物或锗化物区的金属(未图示)，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金，沉积在磊晶源极/漏极区82的曝露部分上方，然后执行热退火工艺以形成硅化物区204来形成。然后例如通过蚀刻工艺移除沉积金属的未反应部分。尽管硅化物区204称为硅化物区，但硅化物区204亦可为锗化物区或锗化硅区(例如，包含硅化物及锗化物的区)。
接着，填充开口202以形成经由硅化物区204电耦合至源极/漏极区82的触点。衬垫(未图示)，诸如扩散阻挡层、粘附层等，及导电材料206形成在开口202中。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料206可为铜、铜合金、银、金、钨、钌、钴、铝、镍等。导电材料206可在第一ILD 88的顶表面上延伸。导电材料206可通过CVD、PVD、无电电镀等或其组合形成。
在图28A至图28D中，导电材料206的顶部分通过诸如CMP的平坦化工艺移除。开口202中的导电材料206的剩余部分(见上文，图26B及图26C)形成源极/漏极触点208。源极/漏极触点208实体及电耦合至磊晶源极/漏极区82。尽管展示为形成在相同的剖面中，应理解，每一源极/漏极触点208可形成在不同的剖面中，这可避免源极/漏极触点208短路。
在图29A至图29D中，在图28A至图28D所说明的结构上形成蚀刻终止层(etch stoplayer，ESL)210，包括第一ILD 88、CESL 87、源极/漏极触点208、栅极罩幕97及栅极间隔物86(包括栅极密封间隔物80，若存在)。ESL 210可用于控制后续蚀刻工艺以形成用于耦合至栅电极94及源极/漏极触点208的导电触点的开口(见下文，图31A至图31D)。ESL 210可包含介电材料，诸如氮化硅、氧化硅、氮氧化硅、碳化硅、碳氧化硅、碳氮氧化硅等，该介电材料的蚀刻速度低于随后形成的第二ILD 288的材料(见下文，图30A至图30D)。
在图30A至图30D中，第二ILD 288形成在ESL 210上方。第二ILD 288电隔离随后形成的导电特征，例如耦合至栅电极94及源极/漏极触点208的导电触点(见下文，图31A至图31D)。在一些实施例中，第二ILD 288为介电常数k在2.0至3.5范围内的低k介电材料，低于二氧化硅的介电常数(k＝3.9)。介电常数k在2.0至3.5范围内的第二ILD 288可减小所得装置的电容，这有利于增加装置回应时间。介电常数k小于2.0的的第二ILD 288可能为不利的，因为可能导致膜的品质差且硬度低，从而降低第二ILD 288的可靠性。
在一些实施例中，第二ILD 288由与上文关于图12A至图12D描述的第一ILD 88类似的材料及通过类似的方法形成。作为第一实例，第二ILD 288为介电常数k在2.0至3.5范围内的低k介电材料且包含氮化硼、包含Si-CH3键的二氧化硅等或其组合。作为第二实例，第二ILD 288具有3.9或更大的介电常数且包含氧化硅、二氧化硅、磷硅玻璃(phospho-silicate glass，PSG)、硼硅玻璃(boro-silicate glass，BSG)、硼磷硅玻璃(boron-dopedphospho-silicate glass，BPSG)、未掺杂的硅酸盐玻璃(undoped silicate glass，USG)等。在一些实施例中，第一ILD 88(及/或介电层102的剩余部分，若存在)及第二ILD 288为介电常数k在2.0至3.5范围内的低k介电材料。在一些实施例中，第一ILD 88(及/或介电层102的剩余部分，若存在)为介电常数k在2.0至3.5范围内的低k介电材料，且第二ILD 288为介电常数k为3.9或更大的介电材料。在一些实施例中，第一ILD 88(及/或介电层102的剩余部分，若存在)为介电常数k为3.9或更大的介电材料，且第二ILD 288为具有介电常数k在2.0至3.5的范围内的介电材料。在一些实施例中，第一ILD 88(及/或介电层102的剩余部分，若存在)及第二ILD 288为介电常数k为3.9或更大的介电材料。
在图31A至图31D中，根据一些实施例，栅极触点212经由第二ILD 288形成以与栅电极94电耦合。经由第二ILD 288、ESL 210及栅极罩幕97形成用于栅极触点212的开口。可使用可接受的微影技术及蚀刻技术来形成开口。诸如扩散阻挡层、粘附层等的衬垫(未图示)及导电材料形成在开口中。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、钌、钴、铝、镍等。可执行诸如CMP的平坦化工艺以自第二ILD 288的表面移除多余的材料。剩余的衬垫及导电材料在开口中形成栅极触点212。栅极触点212实体及电耦合至栅电极94。
在图32A至图32D中，根据一些实施例，经由第二ILD 288形成导电通孔214以与源极/漏极触点208电耦合。经由第二ILD 288及ESL 210形成用于导电通孔214的开口。可使用可接受的微影技术及蚀刻技术来形成开口。诸如扩散阻挡层、粘附层等的衬垫(未图示)及导电材料形成在开口中。衬垫可包括钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍等。可执行诸如CMP的平坦化工艺以自第二ILD 288的表面移除多余的材料。剩余的衬垫及导电材料在开口中形成导电通孔214。导电通孔214及栅极触点212可在不同的工艺中形成，或可在相同的工艺中形成。尽管展示为形成在相同的剖面中，但应理解，导电通孔214及栅极触点212中的每一者可形成在不同的剖面中，这可避免触点短路。
图33A至图33D说明互连层300形成在第二ILD 288及导电通孔214上。互连层300包含嵌入金属间介电层(intermetal dielectric，IMD)388中的导电通孔314及/或导电线318。互连层300可为随后形成的互连结构的底部互连层。通常，通孔垂直传导电流且用于电连接位于垂直相邻层的两个导电特征，而线横向传导电流且用于在一个互连层内分配电讯号及电力。在互连层300中，导电通孔314将导电通孔214连接至导电线318，且在随后的互连层(未图示)处，通孔将通孔下方的层上的线连接至通孔上方的线。在一些实施例中，各种互连层(例如，互连层300及形成在互连层级300上方的后续互连层)的结构可为相似的。
ESL 310可形成在第二ILD 288及导电通孔214上方。ESL 310用于控制随后的蚀刻工艺以形成用于导电通孔314的通孔开口。在一些实施例中，ESL310由如上文关于图11A至图11D所描述与CESL 87类似的材料且通过类似的方法形成。
IMD 388形成在ESL 310上方以支撑且使随后形成的导电通孔314及导电线318彼此绝缘。在一些实施例中，IMD 388为介电常数k在2.0至3.5范围内的低k介电材料，低于二氧化硅的介电常数(k＝3.9)。介电常数k在2.0至3.5范围内的IMD 388可降低所得装置的电容，这有利于增加装置回应时间。介电常数k小于2.0的IMD 388可能为不利的，因为可能导致膜的品质差且硬度低，从而降低IMD 388的可靠性。
仍参看图33A至图33D，可使用例如双镶嵌工艺流程来形成导电通孔314及导电线318。利用适当的微影技术及蚀刻技术在IMD 388中形成用于通孔及线的开口。用于通孔的开口可为延伸穿过IMD 388以曝露导电通孔214的顶部导电表面的垂直孔，且用于线的开口可为形成在IMD 388的上部分中的纵向沟槽。可使用先通孔工艺或后通孔工艺形成开口。
可沉积若干导电材料以填充形成互连层300的导电通孔314及导电线316的孔及沟槽。例如，可首先用一或多个衬垫对孔及沟槽进行内衬，然后用导电填充层填充。可在孔及沟槽的侧壁及底表面上方形成导电扩散阻挡衬垫。可通过平坦化工艺(例如，CMP)移除开口外部的IMD 388上的任何多余导电材料，从而形成包含与导线318的导电区基本共面的IMD388的介电区的顶表面。
图34至图39说明另一实施例，其中不仅栅极结构为凹陷的(如上文关于图18A至图18D所说明及讨论)，而且栅极间隔物及栅极结构为凹陷的，使得随后形成的栅极罩幕形成在栅极间隔物及栅极结构上方。图34至图39为沿图1中的线B-B'说明的剖面图。图34至图39的工艺自图17B的步骤(如上所述)开始。
在图34中，栅极结构(包括栅极介电层92及相应栅电极94)及栅极间隔物86(包括栅极密封间隔物80，若存在)下限，以在栅极结构以及栅极间隔物86及栅极密封间隔物80(若存在)的剩余部分上方形成凹槽95'。随后在凹槽95'中形成栅极罩幕(见下文，图35)。在一些实施例中，通过一或多种各向异性干式蚀刻工艺使栅极结构凹陷。例如，蚀刻工艺可包括使用反应气体的干式蚀刻工艺，该些反应气体选择性地蚀刻栅极介电层92、栅电极94、栅极间隔物86及栅极密封间隔物80(若存在)，而很少或不蚀刻第一ILD 88。在一些实施例中，栅极结构凹陷至比栅极间隔物86及栅极密封间隔物80(若存在)更大的深度，使得栅极间隔物86及栅极密封间隔物80(若存在)的顶表面在栅极结构的顶表面上方。
在图35中，栅极罩幕97'形成在栅极结构以及栅极间隔物86及栅极密封间隔物80(若存在)的剩余部分上方。在一些实施例中，栅极罩幕97'由与上文关于图19A至图20D描述的栅极罩幕97类似的材料且通过类似的方法形成。在根据图36的一些实施例中，栅极罩幕97'的部分在栅极间隔物86及栅极密封间隔物80(若存在)上方延伸，且栅极罩幕97'的下部分在栅极间隔物86及栅极密封间隔物80(若存在)的顶表面下方延伸。
在图36中，硅化物区204及源极/漏极触点208形成在源极/漏极区82上。在一些实施例中，硅化物区204及源极/漏极触点208由与上文关于图27A至图28D描述的类似材料且通过类似的方法形成。
在图37中，源极/漏极触点208凹陷，以形成用于随后形成的接触罩幕的开口220。在一些实施例中，开口220通过一或多种各向异性干式蚀刻工艺凹陷。例如，蚀刻工艺可包括使用反应气体的干蚀刻工艺，该些反应气体选择性蚀刻源极/漏极触点208的，而很少或不蚀刻第一ILD 88。可在通过合适微影技术形成开口220期间遮罩其他源极/漏极触点208。
在图38中，接触罩幕297形成在凹陷源极/漏极触点208上方的开口220中。在一些实施例中，栅极罩幕97'由与如上文关于图19A至图20D描述的栅极罩幕97类似的材料且通过类似的方法形成。
图39说明图38之后的实施例。图39的结构可通过上文关于图29A至图33D描述的步骤形成。在图39中，一个源极/漏极触点208由接触罩幕297覆盖，而另一源极/漏极触点208延伸至ESL 210的底表面。导电通孔214将源极/漏极触点208中的一者与在上覆互连层300中的导电通孔314电耦合。在一些实施例中，另一导电通孔214穿过接触罩幕297以与接触罩幕297覆盖的源极/漏极触点208电耦合。
图40说明形成电耦合至栅电极94及源极/漏极触点208的对接触点212'的实施例。在一些实施例中，对接触点212'用于形成电路，例如SRAM单元，其中源极/漏极区82及栅电极94的触点处于相同电压。对接触点212'可由与以上关于图31A至图31D描述的栅极触点212类似的材料且通过类似的方法形成，不同之处在于，对接触点212'亦形成为与源极/漏极触点208耦合。在一些实施例中，对接触点212'经由源极/漏极触点208上方的接触罩幕297形成。
所揭示的FinFET实施例亦可应用于纳米结构装置，诸如纳米结构(例如，纳米片、纳米线、全环绕栅极等)场效晶体管(nanostructure field effect transistor，NSFET)或叉片FET。在NSFET实施例中，鳍片由纳米结构替换，该些纳米结构通过图案化通道层及牺牲层的交替层的堆迭而形成。以类似于上述实施例的方式形成假性栅极结构及源极/漏极区。在移除假性栅极结构之后，可以部分或完全移除通道区中的牺牲层。替换栅极结构的形成方式与上述实施例类似，替换栅极结构可部分或完全填充移除牺牲层留下的开口，且替换栅极结构可部分或完全围绕NSFET装置的通道区中的通道层。可以与上述实施例类似的方式形成ILD以及替换栅极结构及源极/漏极区的触点。可以如美国专利案第9,647,071号所揭示的那样形成纳米结构装置，该专利案的全部内容以引用的方式并入本文中。在叉片FET中，n型装置及p型装置整合在同一叉片结构中。叉片FET包括具有介电壁的叉片结构，该些介电壁允许n型装置及p型装置彼此靠近形成，且允许装置的栅极结构彼此实体及电耦合。叉片装置可以如美国专利申请案第17/127,095号中所揭示的那样形成，该美国专利申请案的全部内容以引用的方式并入本文中。
实施例可实现优势。例如，在一些实施例中，形成介电常数k在2.0至3.5范围内的一或多个介电层以降低包含一或多个介电层的装置的电容。这有利于增加装置回应时间。一或多个介电层可包含氮化硼及/或包含Si-CH3键的二氧化硅，且可用电容耦合电浆(capacitive coupling plasma，CCP)或电感耦合电浆(inductive coupling plasma，ICP)技术形成。
根据实施例，一种制造半导体装置的方法包括以下步骤：在半导体鳍片上形成源极/漏极区，该源极/漏极区与假性栅极相邻；在源极/漏极区及假性栅极上方形成第一介电层，该第一介电层的介电常数为3.5或更小，第一介电层包括氮化硼；及通过移除假性栅极而形成开口。在实施例中，形成第一介电层的步骤包括使用电容耦合电浆的电浆工艺。在实施例中，形成第一介电层包括使用电感耦合电浆的电浆工艺。在实施例中，形成第一介电层的步骤包括以下步骤：使用环硼氮烷作为工艺气体。在实施例中，形成第一介电层的步骤包括以下步骤：使用三氯化硼及氮气作为工艺气体。在实施例中，该方法进一步包括以下步骤：在开口中沉积栅极结构；在第一介电层及栅极结构上方形成第一蚀刻终止层；及在第一蚀刻终止层上方形成第二介电层。在实施例中，该方法进一步包括以下步骤：在第二介电层上方形成第二蚀刻终止层，其中第二介电层的介电常数为3.5或更小，第二蚀刻终止层与第二介电层实体接触；及在第二蚀刻终止层上方形成第三介电层，其中第三介电层的介电常数为3.9或更大，第三介电层与第二蚀刻终止层实体接触。在实施例中，该方法进一步包括以下步骤：在第二介电层上方形成第二蚀刻终止层，其中第二介电层的介电常数为3.9或更大；及在第二蚀刻终止层上方形成第三介电层，其中第三介电层的介电常数为3.5或更小。
根据另一实施例，一种制造半导体装置的方法包括以下步骤：在半导体鳍片上方形成假性栅极；在半导体鳍片上形成源极/漏极区，该源极/漏极区与假性栅极相邻；使用二乙氧基甲基硅烷及α-萜品烯作为前驱物，以在假性栅极及源极/漏极区上沉积第一介电层，第一介电层的介电常数小于3.5；及在沉积第一介电层后，通过移除假性栅极而形成第一开口。在实施例中，该方法进一步包括以下步骤：在第一开口中沉积栅极结构；在栅极结构及第一介电层上方形成第二介电层；形成穿过第二介电层及第一介电层至源极/漏极区的第二开口；用源极/漏极触点填充第二开口。在实施例中，第二介电层的介电常数为3.5或更小。在实施例中，第二介电层的介电常数为3.9或更大。在实施例中，形成第二介电层的步骤包括以下步骤：使用二乙氧基甲基硅烷及α-萜品烯作为前驱物。在实施例中，形成第二介电层的步骤包括以下步骤：使用环硼氮烷或三氯化硼作为工艺气体。在实施例中，形成第二开口的步骤进一步包括以下步骤：移除第二介电层。在实施例中，该方法进一步包括以下步骤：在源极/漏极触点、第二介电层及栅极结构上方形成蚀刻终止层。
根据又一实施例，一种半导体装置包括：自基板延伸的鳍片；位于鳍片上方的栅极结构；与栅极结构相邻的源极/漏极区；及位于鳍片上方的第一介电层，该第一介电层的介电常数为3.5或更小，第一介电层包括氮化硼，第一介电层在栅极结构的顶表面下方延伸。在实施例中，半导体装置进一步包括位于第一介电层、栅极结构及源极/漏极区上方的第二介电层，该第二介电层的介电常数小于3.5。在实施例中，第二介电层具有第一密度的Si-CH3键，第二介电层具有第二密度的Si-O键，且第一密度与第二密度的比值在50％至120％的范围内。在实施例中，第二介电层包括氮化硼。
上文概述了数个实施例的特征，使得熟悉此项技术者可以更好地理解本揭示内容的各态样。熟悉此项技术者应理解，熟悉此项技术者可以容易地将本揭示内容用作设计或修改其他工艺及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。熟悉此项技术者亦应认识到，该些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。

Claims (10)

1.一种半导体装置的制造方法，其特征在于，该方法包含：
在一半导体鳍片上形成一源极/漏极区，该源极/漏极区与一假性栅极相邻；
在该源极/漏极区及该假性栅极上方形成一第一介电层，该第一介电层具有一介电常数为3.5或更小，该第一介电层包含氮化硼；以及
通过移除该假性栅极形成一开口。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，进一步包含：
在该开口中沉积一栅极结构；
在该第一介电层及该栅极结构上方形成一第一蚀刻终止层；以及
在该第一蚀刻终止层上方形成一第二介电层。
3.如权利要求2所述的半导体装置的制造方法，其特征在于，进一步包含：
在该第二介电层上方形成一第二蚀刻终止层，其中该第二介电层具有一介电常数为3.5或更小，该第二蚀刻终止层与该第二介电层实体接触；以及
在该第二蚀刻终止层上方形成一第三介电层，其中该第三介电层具有一介电常数为3.9或更大，该第三介电层与该第二蚀刻终止层实体接触。
4.如权利要求2所述的半导体装置的制造方法，其特征在于，进一步包含：
在该第二介电层上方形成一第二蚀刻终止层，其中该第二介电层具有一介电常数为3.9或更大；以及
在该第二蚀刻终止层上方形成一第三介电层，其中该第三介电层具有一介电常数为3.5或更小。
5.一种半导体装置的制造方法，其特征在于，该方法包含：
在一半导体鳍片上方形成一假性栅极；
在该半导体鳍片上形成一源极/漏极区，该源极/漏极区与该假性栅极相邻；
使用二乙氧基甲基硅烷及α-萜品烯作为前驱物，在该假性栅极及该源极/漏极区上方沉积一第一介电层，该第一介电层具有一介电常数小于3.5；以及
在沉积该第一介电层后，通过移除该假性栅极而形成一第一开口。
6.如权利要求5所述的半导体装置的制造方法，其特征在于，进一步包含：
在该第一开口中沉积一栅极结构；
在该栅极结构及该第一介电层上方形成一第二介电层；
形成穿过该第二介电层及该第一介电层至该源极/漏极区的一第二开口；以及
用一源极/漏极触点填充该第二开口。
7.如权利要求6所述的半导体装置的制造方法，其特征在于，其中形成该第二介电层包含使用二乙氧基甲基硅烷及α-萜品烯作为前驱物。
8.一种半导体装置，其特征在于，包含：
一鳍片，自一基板延伸；
一栅极结构，位于该鳍片上方；
一源极/漏极区，与该栅极结构相邻；以及
一第一介电层，位于该鳍片上方，该第一介电层具有一介电常数为3.5或更小，该第一介电层包含氮化硼，该第一介电层在该栅极结构的一顶表面下方延伸。
9.如权利要求8所述的半导体装置，其特征在于，进一步包含位于该第一介电层、该栅极结构及该源极/漏极区上方的一第二介电层，该第二介电层具有一介电常数小于3.5。
10.如权利要求9所述的半导体装置，其特征在于，其中该第二介电层具有一第一密度的多个Si-CH3键，该第二介电层具有一第二密度的多个Si-O键，且该第一密度与该第二密度的一比值在50％至120％的范围内。
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