TW202329189A - 基板處理裝置、及半導體裝置之製造方法 - Google Patents

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Abstract

本發明之實施形態提供一種可高效處理基板之基板處理裝置、及半導體裝置之製造方法。 實施形態之基板處理裝置具有第1電極、第2電極、第3電極、第1電源電路、第2電源電路、及控制線。第1電極配置於處理室內。第1電極可載置基板。第2電極與第1電極對向。第3電極於處理室內沿側壁配置。第3電極與第1電極對向。第1電源電路連接於第1電極。第2電源電路連接於第3電極。控制線連接於第1電源電路及第2電源電路。

Description

基板處理裝置、及半導體裝置之製造方法
本實施形態係關於一種基板處理裝置、及半導體裝置之製造方法。
於半導體裝置之製造步驟中，於基板處理裝置中，有時對載置於處理室內之基板進行特定處理。為了提高半導體裝置之製造之處理量，期望於基板處理裝置中高效地處理基板。
本發明欲解決之問題在於，提供一種可高效地處理基板之基板處理裝置、及半導體裝置之製造方法。 本實施形態之基板處理裝置具有第1電極、第2電極、第3電極、第1電源電路、第2電源電路、及控制線。第1電極配置於處理室內。第1電極可載置基板。第2電極與第1電極對向。第3電極於處理室內沿側壁配置。第3電極與第1電極對向。第1電源電路連接於第1電極。第2電源電路連接於第3電極。控制線連接於第1電源電路及第2電源電路。
以下，參照附加圖式，對實施形態之基板處理裝置進行詳細說明。另，並非藉由該實施形態限定本發明者。
(實施形態) 實施形態之基板處理裝置具有蝕刻用之電極與成膜用之電極兩者。蝕刻例如包含RIE(Reactive Ion Etching：反應性離子蝕刻)等之乾蝕刻。成膜包含濺鍍等之物理性成膜。例如，於基板處理裝置中，藉由對蝕刻用之電極與成膜用之電極之驅動方法下功夫，而謀求基板之高效處理。
具體而言，基板處理裝置1如圖1及圖2所示具有下部電極10、上部電極20、中部電極30、電源電路40、電源電路50、電源電路60、氣體供給系統70、排氣系統80、控制線90、及控制器2。圖1係顯示基板處理裝置1之概略構成之圖。圖2係顯示複數個電極(即，下部電極10、上部電極20、中部電極30)之構成之立體圖。以下，將垂直於下部電極10之表面10a之方向設為Z方向，將於垂直於Z方向之面內彼此正交之2個方向設為X方向及Y方向。
控制器2係統括性地控制基板處理裝置1之各部。控制器2可記憶包含複數個製程參數相關之處理順序之程式資訊，且根據程式資訊控制各部。複數個製程參數包含與異向性蝕刻之條件相關之製程參數。控制器2亦可設置於基板處理裝置1之本體內，又可設置於基板處理裝置1之本體外且經由無線通信線路或有線通信線路與各部可通信地連接。
下部電極10配置於處理室CH內。下部電極10亦可為將Z方向設為軸且於XY方向延伸之大致圓盤形狀。下部電極10於表面(+Z側之面)10a可載置處理對象之基板SB。下部電極10可由金屬等之導電物質形成。下部電極10兼用作蝕刻用之電極與成膜用之電極。
處理室CH係被真空容器2包圍而形成之空間。真空容器2係以筒狀(例如圓筒狀)延伸之側壁2b之+Z側端由上壁2a閉塞，-Z側端由底壁2c閉塞。上壁2a例如可由介電質形成。
氣體供給系統70構成為可向處理室CH內供給處理氣體。氣體供給系統70具有氣體面板71、流量調整器72、及供給管73。供給管73經由設置於上壁2a之開口而連通至處理室CH。氣體供給系統70根據來自控制器2之控制，一面將儲存於氣體面板71之處理氣體以流量調整器72調整流量，一面經由供給管73向處理室CH內供給。
排氣系統80構成為可將處理結束之處理氣體自處理室CH排氣。排氣系統80具有排氣裝置81、閘閥82及排氣管83。排氣管83經由設置於底壁2c之開口而連通至處理室CH。排氣系統80根據來自控制器2之控制，將閘閥82設為開狀態，將處理結束之處理氣體自處理室CH向排氣裝置81排氣。
上部電極20配置於處理室CH外，且配置於處理室CH之+Z側。上部電極20亦可為將Z方向設為軸，且於XY方向延伸之大致圓盤形狀。上部電極20配置於下部電極10之+Z側，將上壁2a設為中間，且與下部電極10於Z方向對向。上部電極20具有天線線圈21。天線線圈21為將Z方向設為軸，沿於XY方向延伸之大致圓盤形狀使導線捲繞。於圖2中，為了簡化而省略天線線圈21之圖示。上部電極20作為蝕刻用之電極使用。
中部電極30配置於處理室CH內。中部電極30於處理室CH內沿側壁2b配置。中部電極30亦可為將Z方向設為軸並於Z方向延伸之大致圓筒形狀。中部電極30配置於下部電極10之+Z側，與下部電極10於自Z方向傾斜之方向對向。中部電極30之Z位置亦可於上部電極20之Z位置與下部電極10之Z位置之間。
中部電極30如圖3A所示，於XY俯視下包圍下部電極10。圖3A係顯示複數個電極(下部電極10、中部電極30)之構成之XY俯視圖。中部電極30於XY俯視下於側壁2b之內側沿側壁2b圓環狀延伸。下部電極10配置於處理室CH內之中心附近。中部電極30作為成膜(例如，濺鍍)用之電極使用。
圖1所示之電源電路50連接於上部電極20。電源電路50可根據來自控制器2之控制，產生高頻電力供給至上部電極20。
電源電路50具有源極電源51及匹配電路52。源極電源51產生具有頻率FR1之高頻電力且向天線線圈21供給。頻率FR1係適於電漿生成之頻率，例如13.56 MHz。匹配電路52以源極電源51側相對於匹配電路52之阻抗、與天線線圈21側相對於匹配電路52之阻抗均等之方式進行阻抗匹配。天線線圈21使用於進行阻抗匹配之狀態下供給之高頻電力而產生電磁波(高頻磁場)。藉由天線線圈21產生之電磁波透過上壁2a(介電質壁)導入至處理室CH內之空間。於處理室CH內之空間中，發生處理氣體之放電且生成電漿PL，自處理氣體生成自由基(F自由基、CF自由基等)同時生成離子(例如，F+、CF3+等)。
電源電路40連接於下部電極10。電源電路50可根據來自控制器2之控制，產生高頻電力並供給至下部電極10。
電源電路40具有偏壓電源41、源極電源42、及匹配電路43。偏壓電源41產生具有頻率FR2(較低之頻率)之高頻電力且向下部電極10供給。頻率FR2低於頻率FR1。頻率FR2係適於離子加速之頻率，例如2.0 MHz。源極電源42可產生具有頻率FR1之高頻電力，但未於本實施形態中使用。匹配電路43以偏壓電源41側相對於匹配電路43之阻抗、與下部電極10側相對於匹配電路43之阻抗均等之方式進行阻抗匹配。下部電極10使用於進行阻抗匹配之狀態下供給之頻率FR2之高頻電力，使離子向下部電極10側加速。
藉此，基板處理裝置1可對處理對象之基板SB實施蝕刻。此時，副產物可附著於中部電極30。副產物亦可為碳成分。
此處，中部電極30如圖3B所示，具有主要部31與全面覆蓋主要部31之表面之表面部32。圖3B係顯示中部電極30之構成之YZ剖視圖，即以A-A線切割圖3A之情形時之放大剖視圖。主要部31可由金屬等之導電物質形成。表面部32由具有乾耐蝕刻性之材料形成。表面部32例如亦可由氧化釔(Y 2O 3)、氧化鋁(AI 2O 3)、氧化鋯(ZrO 2)等之陶瓷材料形成。表面部32之厚度可設為與乾耐蝕刻性相應之任意厚度。表面部32之下部電極10側之表面構成中部電極30之表面30a。藉此，可抑制中部電極於蝕刻期間中30磨耗。另，雖未圖示，但主要部31與電源電路60電性連接。
圖1所示之電源電路60連接於中部電極30。電源電路60可根據來自控制器2之控制，產生高頻電力並供給至中部電極30。
電源電路60具有濺鍍電源61及匹配電路62。濺鍍電源61產生具有頻率FR3之高頻電力並向中部電極30供給。頻率FR3低於頻率FR1，且低於頻率FR2。頻率FR3係適於濺鍍之頻率，例如100 kHz。匹配電路62以濺鍍電源61側相對於匹配電路62之阻抗、與中部電極30側相對於匹配電路62之阻抗均等之方式進行阻抗匹配。中部電極30使用於進行阻抗匹配之狀態下供給之頻率FR3之高頻電力，使離子衝擊中部電極30。藉此，附著於中部電極30之副產物向下部電極10側濺鍍。
圖1所示之控制線90與電源電路40及電源電路60連接。控制線90可電性連接於匹配電路43及匹配電路62之間。控制線90例如可由同軸電纜等構成，導線可被絕緣被覆而構成。藉此，基板處理裝置1可切換由電源電路40進行之電力供給與由電源電路60進行之電力供給。
具體而言，電源電路40及電源電路60經由控制線90，收發與由電源電路40進行之電力供給及由第2電源電路進行之電力供給之至少一者相關之同步信號。同步信號可為具有特定脈衝寬度之脈衝信號。特定脈衝寬度可為能夠於接收目的地識別開始供給電力及/或停止供給電力之脈衝寬度。
例如，匹配電路43可根據供給電力停止，將同步信號經由控制線90向匹配電路62發送。根據同步信號，匹配電路62可掌握停止由電源電路40向下部電極10供給電力之時序，可開始進行阻抗匹配之動作。
匹配電路62亦可根據供給電力停止，將同步信號經由控制線90向匹配電路43發送。根據同步信號，匹配電路43可掌握停止電源電路60向中部電極30供給電力之時序，且可開始阻抗匹配之動作。
接著，對基板處理裝置1之動作使用圖5A~圖5D進行說明。圖4係顯示基板處理裝置1之動作之波形圖。圖5A~圖5D係顯示由基板處理裝置1進行之加工形狀之剖視圖。
於時序t1前，將基板W載置於下部電極10，排氣系統80將處理室CH內排氣而設為減壓狀態。
於時序t1，電源電路50進行阻抗匹配，開始自源極電源51向上部電極20供給頻率FR1之高頻電力。並且，氣體供給系統70開始將處理氣體供給至處理室CH內。與此相應，於處理室CH內產生電漿。
時序t1以後，維持自電源電路50向上部電極20供給高頻電力之狀態，且維持向處理室CH內供給大致一定之氣體流量F1之處理氣體之狀態。與此相應，維持於處理室CH內產生電漿之狀態。
於時序t2，電源電路40進行阻抗匹配，開始自偏壓電源41向下部電極10供給頻率FR2之高頻電力。藉此，於處理室CH內開始基板W之蝕刻。
於時序t2~t3之期間，例如進行如圖5A所示般之基板W之蝕刻加工。於圖5A中，例示於基板100之上方，自基板100側依序積層半導體氧化膜105、半導體膜104、半導體氧化膜103、半導體膜102、半導體氧化膜101之構造。半導體氧化膜101、半導體氧化膜103、半導體氧化膜105分別可由以矽氧化物為主成分之物質形成。半導體膜102、半導體膜104分別可由以多晶矽膜為主成分之物質形成。於該構造，形成貫通半導體氧化膜101及半導體膜102之複數個孔圖案HP。為了蝕刻複數個孔圖案HP之底部，而塗佈抗蝕劑材料，形成具有開口RPa之抗蝕劑圖案RP。
若將抗蝕劑圖案RP作為掩膜，於異向性蝕刻之條件下進行蝕刻，則於開始蝕刻之後，半導體氧化膜101之孔圖案HP間之頂部101a暫時由與處理氣體相應之副產物之膜覆蓋，但於孔圖案HP之底部於半導體膜104露出時被蝕刻而消失。此時，副產物可附著於中部電極30之表面30a。副產物例如包含碳成分。
藉此，如圖5A所示，半導體氧化膜101之頂部101a成為露出之狀態。若仍繼續蝕刻，則有頂部101a被蝕刻，引起圖案不良之可能性。因頂部101a尺寸較小，故難以塗佈抗蝕劑材料，且難以由抗蝕劑圖案覆蓋保護。
於圖4所示之時序t3，電源電路40停止向下部電極10供給高頻電力。藉此，於處理室CH內之基板W之蝕刻停止。
電源電路40根據電力之供給停止，將同步信號經由控制線90向電源電路60發送。電源電路60經由控制線90接收同步信號。根據接收之同步信號，電源電路40可掌握電源電路向下部電極10供給電力之停止。
於自接收同步信號經過特定時間之時序t4，電源電路60進行阻抗匹配，開始自濺鍍電源61向中部電極30供給頻率FR3之高頻電力。
藉此，於時序t4~t5之期間，副產物自中部電極30向下部電極10堆積(濺鍍)，如圖5B所示，於基板W形成副產物之膜(例如，包含碳成分之膜)110。副產物之膜110覆蓋抗蝕劑圖案RP之表面及側面，且覆蓋頂部101a之表面。因此，副產物之膜110可作為蝕刻時之蝕刻保護膜發揮功能。即，可準備副產物之膜110作為下次蝕刻時之蝕刻保護膜。
於時序t5，電源電路60停止向中部電極30供給高頻電力。藉此，停止向處理室CH內之基板W之濺鍍。
電源電路60根據電力之供給停止，將同步信號經由控制線90向電源電路40發送。電源電路40經由控制線90接收同步信號。根據接收之同步信號，電源電路40可掌握電源電路60向中部電極30供給電力之停止。
於自接收同步信號經過特定時間之時序t6，電源電路40進行阻抗匹配之源極，開始自偏壓電源41向下部電極10供給頻率FR2之高頻電力。藉此，於處理室CH內開始基板W之蝕刻。
於時序t6~t7之期間，例如進行如圖5C所示般之基板W之蝕刻加工。於蝕刻開始之後，半導體氧化膜101之孔圖案HP間之頂部101a由副產物之膜110覆蓋，但其隨著半導體膜104之蝕刻進行，被蝕刻而消失。
於圖4所示之時序t7，電源電路40停止向下部電極10供給高頻電力。藉此，於處理室CH內之基板W之蝕刻停止。
電源電路40根據電力之供給停止，將同步信號經由控制線90向電源電路60發送。電源電路60經由控制線90接收同步信號。根據接收之同步信號，電源電路60可掌握電源電路40向下部電極10供給電力之停止。
於自接收同步信號經過特定時間之時序t8，電源電路60進行阻抗匹配，開始自濺鍍電源61向中部電極30供給頻率FR3之高頻電力。
藉此，於時序t8~t9之期間，副產物自中部電極30向下部電極10堆積(濺鍍)，如圖5D所示，於基板W形成副產物之膜110。因副產物之膜110覆蓋頂部101a，故可作為蝕刻時之蝕刻保護膜發揮功能。即，可準備副產物之膜110作為下次蝕刻時之蝕刻保護膜。
時序t10以後，重複與時序t6~t10同樣之動作。
圖4所示之時序t2~t3之期間ET1、t6~t7之期間ET2、t10~t11之期間ET3分別係進行蝕刻之蝕刻期間。時序t3~t6之期間TP1、t7~t10之期間TP2、t11以後之期間TP3分別係停止蝕刻之蝕刻停止期間。
時序t4~t5之期間ST1、t8~t9之期間ST2係分別進行濺鍍之濺鍍期間。時序t1~t4之期間TP11、t5~t8之期間TP12、t9以後之期間TP13係分別使濺鍍期間停止之濺鍍停止期間。
蝕刻期間ET1、ET2、ET3分別包含於濺鍍停止期間TP11、TP12、TP13。濺鍍期間ST1、ST2分別包含於蝕刻停止期間TP1、TP2。即，基板處理裝置1可交替地且互斥地進行蝕刻與濺鍍。例如，可高速地(例如，以與脈衝頻率相當之速度)進行蝕刻與濺鍍之切換。
如以上所示，於實施形態中，於基板處理裝置1中，電源電路40與電源電路60經由控制線90連接。電源電路40及電源電路60經由控制線90，收發與電源電路40之電力之供給與電源電路60之電力之供給之至少一者相關之同步信號。電源電路40及電源電路60根據同步信號，使電源電路40之電力供給與電源電路60之電力供給同步。藉此，因可一面維持向處理室CH內供給相同處理氣體一面交替進行蝕刻與成膜(例如，濺鍍)，故例如可高效地進行難以由抗蝕劑圖案保護之接近配置之複數個孔圖案之蝕刻加工。即，可高效地處理基板W。
例如，於將與副產物之膜相當之蝕刻保護膜藉由In-situ ALD(Atomic Layer Deposition：原子層堆積)堆積於基板W之情形時，因使用與蝕刻不同之處理氣體，故於氣體供給系統70切換處理氣體之動作時間之期間，使處理待機。因而，有使基板W之處理之處理量降低，且使包含基板W之處理之半導體裝置之製造方法之生產性降低之可能性。
相對於此，於實施形態中，可一面維持向處理室CH內供給相同處理氣體一面交替進行蝕刻與成膜(例如，濺鍍)。藉此，於由不可塗佈抗蝕劑等實質性無乾蝕刻用掩膜進行蝕刻之情形時，可提高包含基板W之處理之半導體裝置之製造方法之生產性。
另，下部電極10之形狀並未限定於將Z方向設為軸且於XY方向延伸之大致圓盤形狀，亦可為其他形狀。下部電極10亦可為將Z方向設為且軸於XY方向延伸之大致長方體形狀。
上部電極20之形狀並未限定於將Z方式設為軸且於XY方向延伸之大致圓盤形狀，亦可為其他形狀。上部電極20亦可為將Z方向設為軸且於XY方向延伸之大致長方體形狀。
中部電極30之形狀未限定於將Z方式設為軸且於Z方向延伸之大致圓筒形狀，亦可為其他形狀。中部電極30亦可為將Z方向設為軸且於Z方向延伸之大致角筒形狀。於該情形時，中部電極30於XY俯視下以矩形環狀延伸。
又，於中部電極30亦可設置溫度控制機構。藉此，可調整向中部電極30之副產物之附著量。
或，基板處理裝置1i之中部電極30i如圖6及圖7所示，亦可分割為複數個子電極31i~34i。圖6係顯示實施形態之第1變化例之複數個電極(下部電極10、上部電極20、中部電極30i)之構成之立體圖。圖7係顯示實施形態之第1變化例之複數個電極(下部電極10、中部電極30i)之構成之俯視圖。於圖6及圖7中，例示中部電極30i分割為4個子電極31i~34i之情形，但分割數量亦可為2個或3個，又可為5個以上。
例如，可藉由將相當於子電極31i~34i之間之部分自圖2及圖3所示之中部電極30去除，構成圖6及圖7所示之子電極31i~34i。即，藉由以分割為複數個之子電極31i~34i構成中部電極30i，可節約電極材料，且可減少基板處理裝置1i之成本。
或，基板處理裝置1j之中部電極30j如圖8及圖9所示，亦可以表面30aj相對於側壁2b朝向下部電極10之方向傾斜之方式構成。圖8係顯示實施形態之第2變化例之基板處理裝置1j之構成之圖。圖9係顯示實施形態之第2變化例之複數個電極(下部電極10、中部電極30j)之構成之立體圖。
中部電極30j亦可為將Z方向設為軸且越朝向+Z方向，XY方向寬度越小之大致中空圓錐形狀。大致中空圓錐台形狀之內側面構成中部電極30j之表面30aj。表面30aj於朝向下部電極10之方向傾斜。藉此，於濺鍍中，於處理氣體之離子衝擊至中部電極30j之表面30aj時，附著於中部電極30j之表面30aj之副產物更易向下部電極10上之基板W濺鍍。
或，基板處理裝置1k之中部電極30k如圖10所示，亦可分割為複數個子電極31k~34k。圖10係顯示實施形態之第3變化例之複數個電極(下部電極10、上部電極20、中部電極30k)之構成之立體圖。於圖10中，雖例示中部電極30k分割為4個子電極31k~34k之情形，但分割數量亦可為2個或3個，又可為5個以上。
例如，藉由將相當於子電極31k~34k之間之部分自圖8及圖9所示之中部電極30j去除，可構成圖10所示之子電極31k~34k。即，藉由以分割為複數個之子電極31k~34k構成中部電極30k，可節約電極材料，且可減少基板處理裝置1k之成本。
又，於上述之實施形態中，雖對基板處理裝置1於與ICP(Inductive Coupled Plasma：感測器耦合電漿)型RIE裝置對應之構成附加成膜用之電極及電源電路之構成進行例示性說明，但基板處理裝置1未限定於該構成。例如，基板處理裝置1亦可具有於與ECR(EIectron Cycrotron Resonance：電子迴旋共振)型RIE裝置對應之構成附加成膜用之電極及電源電路之構成。
或者，基板處理裝置201如圖11所示，亦可於與雙頻型之平行平板型(電容耦合型)RIE裝置對應之構成中附加成膜用之中部電極30及電源電路60而構成。圖11係顯示實施形態之第4變化例之基板處理裝置201之構成之圖。
基板處理裝置201具有上部電極220而取代上部電極20(參照圖1)，且省略電源電路50(參照圖1)。上部電極220與接地電位連接。
上部電極220於處理室CH內，以與下部電極10對向之方式配置。上部電極220於處理室CH內配置於下部電極10之+Z側，於XY方向延伸。上部電極220供設置於Z方向貫通之開口。氣體供給系統70之供給管73經由設置於上壁2a之開口與設置於上部電極220之開口而連通於處理室CH。
作為電漿產生用之源極電源，使用源極電源42而取代源極電源51(參照圖1)。於電源電路40中，匹配電路43除了偏壓電源41用之阻抗匹配外，還可進行源極電源42用之阻抗匹配。於源極電源42用之阻抗匹配中，匹配電路43以源極電源42側相對於匹配電路43之阻抗、與下部電極10側相對於匹配電路43之阻抗成為均等之方式進行阻抗匹配。
例如，於圖4所示之時序t1，電源電路40進行源極電源42用之阻抗匹配，開始自源極電源42向下部電極10供給頻率FR1之高頻電力。時序t1以後，電源電路40維持進行源極電源42用之阻抗匹配之狀態。即，維持自源極電源42向下部電極10供給電力，且維持在處理室CH內產生電漿。
另一方面，於時序t2，電源電路40進行阻抗匹配，開始自偏壓電源41向下部電極10供給頻率FR2之高頻電力。即，開始自偏壓電源41向下部電極10供給電力。藉此，於處理室CH內開始對基板W進行蝕刻。
於時序t3，電源電路40停止向下部電極10供給頻率FR2之高頻電力。即，停止自偏壓電源41向下部電極10供給電力(蝕刻用電力)。藉此，停止在處理室CH內蝕刻基板W。
另，於電源電路40根據電力之供給停止，將同步信號經由控制線90向電源電路60發送，或電源電路60根據電力之供給停止，將同步信號經由控制線90向電源電路40發送之點上，與實施形態同樣。
如此，於基板處理裝置201中，電源電路40及電源電路60經由控制線90，收發與電源電路40之電力(濺鍍用電力)之供給與電源電路60之電力(蝕刻用電力)之供給之至少一者相關之同步信號。電源電路40及電源電路60根據同步信號，使電源電路40之電力之供給與電源電路60之電力之供給同步。藉此，因可一面維持向處理室CH內供給相同處理氣體一面交替進行蝕刻與成膜(例如，濺鍍)，故例如可高效地進行難以由抗蝕劑圖案保護之接近配置之複數個孔圖案之蝕刻加工。即，可高效地處理基板W。
雖已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並未意欲限定發明之範圍。該等新穎之實施形態係可以其他多種形態實施，在未脫離發明之主旨之範圍內，可進行多種省略、置換、變更。該等實施形態或其變化係包含於發明之範圍或主旨，且包含於申請專利範圍所記述之發明及其均等之範圍內。 [相關申請案之參照]
本申請案享受以日本專利申請案2021-151496號（申請日：2021年9月16日）為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:基板處理裝置 1i:基板處理裝置 1j:基板處理裝置 1k:基板處理裝置 2:控制器 2a:上壁 2b:側壁 2c:底壁 10:下部電極 10a:表面 20:上部電極 21:天線線圈 30:中部電極 30a:表面 30aj:表面 30i:中部電極 30j:中部電極 30k:中部電極 31:主要部 31i:子電極 31k:子電極 32:表面部 32i:子電極 32k:子電極 33i:子電極 33k:子電極 34i:子電極 34k:子電極 40:電源電路 41:偏壓電源 42:源極電源 43:匹配電路 50:電源電路 51:源極電源 52:匹配電路 60:電源電路 61:濺鍍電源 62:匹配電路 70:氣體供給系統 71:氣體面板 72:流量調整器 73:供給管 80:排氣系統 81:排氣裝置 82:閘閥 83:排氣管 90:控制線 100:基板 101:半導體氧化膜 101a:頂部 102:半導體膜 103:半導體氧化膜 104:半導體膜 105:半導體氧化膜 110:膜 201:基板處理裝置 220:上部電極 CH:處理室 ET1:期間 ET2:期間 ET3:期間 F1:氣體流量 HP:孔圖案 RP:抗蝕劑圖案 RPa:開口 SB:基板 ST1:期間 ST2:期間 t1~t11:時序 TP1:期間 TP2:期間 TP3:期間 TP11:期間 TP12:期間 TP13:期間 W:基板
圖1係顯示實施形態之基板處理裝置之概略構成之圖。
圖2係顯示實施形態之複數個電極之構成之立體圖。
圖3A及圖3B係顯示實施形態之複數個電極之構成之俯視圖及顯示電極之構成之剖視圖。
圖4係顯示實施形態之基板處理裝置之動作之波形圖。
圖5A~圖5D係顯示實施形態之基板處理裝置之加工形狀之剖視圖。
圖6係顯示實施形態之第1變化例之複數個電極之構成之立體圖。
圖7係顯示實施形態之第1變化例之複數個電極之構成之俯視圖。
圖8係顯示實施形態之第2變化例之基板處理裝置之構成之圖。
圖9係顯示實施形態之第2變化例之複數個電極之構成之立體圖。
圖10係顯示實施形態之第3變化例之複數個電極之構成之立體圖。
圖11係顯示實施形態之第4變化例之基板處理裝置之構成之圖。
1:基板處理裝置
2:控制器
2a:上壁
2b:側壁
2c:底壁
10:下部電極
10a:表面
20:上部電極
21:天線線圈
30:中部電極
30a:表面
40:電源電路
41:偏壓電源
42:源極電源
43:匹配電路
50:電源電路
51:源極電源
52:匹配電路
60:電源電路
61:濺鍍電源
62:匹配電路
70:氣體供給系統
71:氣體面板
72:流量調整器
73:供給管
80:排氣系統
81:排氣裝置
82:閘閥
83:排氣管
90:控制線
CH:處理室
SB:基板

Claims (20)

  1. 一種基板處理裝置，其具備： 第1電極，其配置於處理室內，可載置基板； 第2電極，其與上述第1電極對向； 第3電極，其於上述處理室內沿側壁配置，與上述第1電極對向； 第1電源電路，其連接於上述第1電極； 第2電源電路，其連接於上述第3電極；及 控制線，其連接於上述第1電源電路及上述第2電源電路。
  2. 如請求項1之基板處理裝置，其中 上述第3電極配置於沿著上述側壁之方向之上述第1電極與上述第2電極之間。
  3. 如請求項1之基板處理裝置，其中 上述第3電極之表面由具有耐蝕刻性之材料覆蓋。
  4. 如請求項1之基板處理裝置，其中 上述第3電極於俯視下包圍上述第1電極。
  5. 如請求項1之基板處理裝置，其中 上述第3電極之表面於沿著上述側壁之方向延伸。
  6. 如請求項1之基板處理裝置，其中 上述第3電極之表面相對於上述側壁於朝向上述第1電極之方向傾斜延伸。
  7. 如請求項5之基板處理裝置，其中 上述第3電極具有大致圓筒面形狀。
  8. 如請求項5之基板處理裝置，其中 上述第3電極包含將大致圓筒面形狀沿著周向分割出之複數個子電極。
  9. 如請求項6之基板處理裝置，其中 上述第3電極具有大致中空圓錐台形狀。
  10. 如請求項6之基板處理裝置，其中 上述第3電極包含將大致中空圓錐台形狀沿著周向分割出之複數個子電極。
  11. 如請求項1之基板處理裝置，其中 上述基板處理裝置可切換由上述第1電源電路進行之電力供給與由上述第2電源電路進行之電力供給。
  12. 如請求項1之基板處理裝置，其中 上述第1電源電路及上述第2電源電路經由上述控制線，收發與由上述第1電源電路進行之電力供給及由上述第2電源電路進行之電力供給之至少一者相關之信號，根據上述信號，使由上述第1電源電路進行之電力供給與由上述第2電源電路進行之電力供給同步。
  13. 如請求項12之基板處理裝置，其中 上述第1電源電路於停止由上述第2電源電路供給電力之期間產生電力； 上述第2電源電路於停止由上述第1電源電路供給電力之期間產生電力。
  14. 如請求項12之基板處理裝置，其進而具備： 第3電源電路，其與上述第2電極連接；且 於上述基板處理裝置中，一面維持由上述第3電源電路供給電力，一面使由上述第1電源電路進行之電力供給與由上述第2電源電路進行之電力供給同步。
  15. 如請求項1之基板處理裝置，其中 上述第1電源電路能以第1頻率產生電力； 上述第2電源電路能以較上述第1頻率低之第2頻率產生電力。
  16. 如請求項14之基板處理裝置，其中 上述第1電源電路能以第1頻率產生電力； 上述第2電源電路能以較上述第1頻率低之第2頻率產生電力； 上述第3電源電路能以較上述第1頻率高之第3頻率產生電力。
  17. 如請求項1之基板處理裝置，其中 上述第2電極配置於上述處理室外。
  18. 如請求項1之基板處理裝置，其中 上述第2電極配置於上述處理室內。
  19. 一種半導體裝置之製造方法，其包含： 於對基板供給第1處理氣體之狀態下，將抗蝕劑圖案作為掩膜而加工上述基板；及 於對上述基板供給上述第1處理氣體之狀態下，將副產物堆積於上述基板。
  20. 如請求項19之半導體裝置之製造方法，其中 上述基板之加工與上述副產物之堆積係一面維持對上述基板供給上述第1處理氣體之狀態一面交替進行。
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