JP2023043720A - 基板処理装置、及び半導体装置の製造方法 - Google Patents

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Abstract

【課題】基板を効率的に処理できる基板処理装置、及び半導体装置の製造方法を提供する。【解決手段】一つの実施形態によれば、第１の電極と第２の電極と第３の電極と第１の電源回路と第２の電源回路と制御線とを有する基板処理装置が提供される。第１の電極は、処理室内に配される。第１の電極は、基板が載置可能である。第２の電極は、第１の電極に対向する。第３の電極は、処理室内に側壁に沿って配される。第３の電極は、第１の電極に対向する。第１の電源回路は、第１の電極に接続される。第２の電源回路は、第３の電極に接続される。制御線は、第１の電源回路及び第２の電源回路に接続される。【選択図】図１

Description

本実施形態は、基板処理装置、及び半導体装置の製造方法に関する。
半導体装置の製造工程では、基板処理装置において、処理室内に載置される基板に対して所定の処理が行われることがある。半導体装置の製造のスループットを向上するためには、基板処理装置において基板が効率的に処理されることが望まれる。
特開平９－１２９３９７号公報 特開２００８－３００８１５号公報 特開２０１２－１４２４９５号公報
一つの実施形態は、基板を効率的に処理できる基板処理装置、及び半導体装置の製造方法を提供することを目的とする。
一つの実施形態によれば、第１の電極と第２の電極と第３の電極と第１の電源回路と第２の電源回路と制御線とを有する基板処理装置が提供される。第１の電極は、処理室内に配される。第１の電極は、基板が載置可能である。第２の電極は、第１の電極に対向する。第３の電極は、処理室内に側壁に沿って配される。第３の電極は、第１の電極に対向する。第１の電源回路は、第１の電極に接続される。第２の電源回路は、第３の電極に接続される。制御線は、第１の電源回路及び第２の電源回路に接続される。
実施形態にかかる基板処理装置の概略構成を示す図。 実施形態における複数の電極の構成を示す斜視図。 実施形態における複数の電極の構成を示す平面図及び電極の構成を示す断面図。 実施形態にかかる基板処理装置の動作を示す波形図。 実施形態にかかる基板処理装置による加工形状を示す断面図。 実施形態の第１の変形例における複数の電極の構成を示す斜視図。 実施形態の第１の変形例における複数の電極の構成を示す平面図。 実施形態の第２の変形例にかかる基板処理装置の構成を示す図。 実施形態の第２の変形例における複数の電極の構成を示す斜視図。 実施形態の第３の変形例における複数の電極の構成を示す斜視図。 実施形態の第４の変形例にかかる基板処理装置の構成を示す図。
以下に添付図面を参照して、実施形態にかかる基板処理装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる基板処理装置は、エッチング用の電極と成膜用の電極とを両方有する。エッチングは、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのドライエッチングを含む。成膜は、スパッタリングなどの物理的な成膜を含む。例えば、基板処理装置では、エッチング用の電極と成膜用の電極との駆動の仕方を工夫することで、基板の効率的な処理を図る。
具体的には、基板処理装置１は、図１及び図２に示すように、下部電極１０、上部電極２０、中部電極３０、電源回路４０、電源回路５０、電源回路６０、ガス供給系７０、排気系８０、制御線９０、及びコントローラ２を有する。図１は、基板処理装置１の概略構成を示す図である。図２は、複数の電極（すなわち、下部電極１０、上部電極２０、中部電極３０）の構成を示す斜視図である。以下では、下部電極１０の表面１０ａに垂直な方向をＺ方向とし、Ｚ方向に垂直な面内で互いに直交する２方向をＸ方向及びＹ方向とする。
コントローラ２は、基板処理装置１における各部を統括的に制御する。コントローラ２は、複数のプロセスパラメータについての処理手順を含むレシピ情報を記憶し、レシピ情報に応じて各部を制御可能である。複数のプロセスパラメータは、異方性エッチングの条件に関するプロセスパラメータを含む。コントローラ２は、基板処理装置１の本体内に設けられていてもよいし、基板処理装置１の本体外に設けられ各部と無線通信回線又は有線通信回線を介して通信可能に接続されていてもよい。
下部電極１０は、処理室ＣＨ内に配される。下部電極１０は、Ｚ方向を軸としＸＹ方向に延びた略円盤形状であってもよい。下部電極１０は、表面（＋Ｚ側の面）１０ａに、処理対象の基板ＳＢが載置可能である。下部電極１０は、金属等の導電物質で形成され得る。下部電極１０は、エッチング用の電極と成膜用の電極とで兼用される。
処理室ＣＨは、真空容器２に囲まれて形成される空間である。真空容器２は、筒状（例えば円筒状）に延びた側壁２ｂの＋Ｚ側端が上壁２ａで閉塞され－Ｚ側端が底壁２ｃで閉塞される。上壁２ａは、例えば誘電体で形成され得る。
ガス供給系７０は、処理室ＣＨ内へ処理ガスを供給可能に構成される。ガス供給系７０は、ガスパネル７１、流量調整器７２、供給管７３を有する。供給管７３は、上壁２ａに設けられた開口を介して処理室ＣＨに連通される。ガス供給系７０は、コントローラ２からの制御に従い、ガスパネル７１に貯留された処理ガスを流量調整器７２で流量を調整しながら供給管７３経由で処理室ＣＨ内へ供給する。
排気系８０は、処理室ＣＨから処理済みの処理ガスを排気可能に構成される。排気系８０は、排気装置８１、ゲート弁８２、及び排気管８３を有する。排気管８３は、底壁２ｃに設けられた開口を介して処理室ＣＨに連通される。排気系８０は、コントローラ２からの制御に従い、ゲート弁８２を開状態にして処理室ＣＨから処理済の処理ガスが排気装置８１へ排気されるようにする。
上部電極２０は、処理室ＣＨ外に配され、処理室ＣＨの＋Ｚ側に配される。上部電極２０は、Ｚ方向を軸としＸＹ方向に延びた略円盤形状であってもよい。上部電極２０は、下部電極１０の＋Ｚ側に配され、上壁２ａを間にして下部電極１０とＺ方向に対向する。上部電極２０は、アンテナコイル２１を有する。アンテナコイル２１は、Ｚ方向を軸としＸＹ方向に延びた略円盤形状に沿って導線が巻き回されている。図２では、簡略化のため、アンテナコイル２１の図示が省略されている。上部電極２０は、エッチング用の電極として用いられる。
中部電極３０は、処理室ＣＨ内に配される。中部電極３０は、処理室ＣＨ内で側壁２ｂに沿って配される。中部電極３０は、Ｚ方向を軸としＺ方向に延びた略円筒形状であってもよい。中部電極３０は、下部電極１０の＋Ｚ側に配され、下部電極１０とＺ方向から傾斜した方向に対向する。中部電極３０のＺ位置は、上部電極２０のＺ位置と下部電極１０のＺ位置との間であってもよい。
中部電極３０は、図３（ａ）に示すように、ＸＹ平面視で下部電極１０を囲っている。図３（ａ）は、複数の電極（下部電極１０、中部電極３０）の構成を示すＸＹ平面図である。中部電極３０は、ＸＹ平面視で側壁２ｂの内側を側壁２ｂに沿って円環状に延びる。下部電極１０は、処理室ＣＨの中心近傍に配される。中部電極３０は、成膜（例えば、スパッタリング）用の電極として用いられる。
図１に示す電源回路５０は、上部電極２０に接続される。電源回路５０は、コントローラ２からの制御に従い、高周波電力を発生させて上部電極２０に供給可能である。
電源回路５０は、ソース電源５１及び整合回路５２を有する。ソース電源５１は、周波数ＦＲ１を有する高周波電力を発生させてアンテナコイル２１へ供給する。周波数ＦＲ１は、プラズマ生成に適した周波数であり、例えば１３．５６ＭＨｚである。整合回路５２は、整合回路５２に対するソース電源５１側のインピーダンスと、整合回路５２に対するアンテナコイル２１側のインピーダンスとが均等になるようにインピーダンスマッチングを行なう。アンテナコイル２１は、インピーダンスマッチングが行なわれた状態で供給された高周波電力を用いて電磁波（高周波磁界）を発生させる。アンテナコイル２１により発生された電磁波は、上壁２ａ（誘電体壁）を透過して処理室ＣＨ内の空間に導入される。処理室ＣＨ内の空間では、処理ガスの放電が起こりプラズマＰＬが生成され、処理ガスからラジカル（Ｆラジカル、ＣＦラジカルなど）とともにイオン（例えば、Ｆ＋、ＣＦ３＋など）が生成される。
電源回路４０は、下部電極１０に接続される。電源回路５０は、コントローラ２からの制御に従い、高周波電力を発生させて下部電極１０に供給可能である。
電源回路４０は、バイアス電源４１、ソース電源４２、整合回路４３を有する。バイアス電源４１は、周波数ＦＲ２（比較的低い周波数）を有する高周波電力を発生させて下部電極１０へ供給する。周波数ＦＲ２は、周波数ＦＲ１より低い。周波数ＦＲ２は、イオンの加速に適した周波数であり、例えば２．０ＭＨｚである。ソース電源４２は、周波数ＦＲ１を有する高周波電力を発生可能であるが、本実施形態では用いられない。整合回路４３は、整合回路４３に対するバイアス電源４１側のインピーダンスと、整合回路４３に対する下部電極１０側のインピーダンスとが均等になるようにインピーダンスマッチングを行なう。下部電極１０は、インピーダンスマッチングが行なわれた状態で供給された周波数ＦＲ２の高周波電力を用いてイオンを下部電極１０側へ加速させる。
これにより、基板処理装置１は、処理対象の基板ＳＢに対してエッチングを施すことができる。このとき、中部電極３０に副生成物が付着され得る。副生成物は、カーボン成分であってもよい。
ここで、中部電極３０は、図３（ｂ）に示すように、主要部３１と主要部３１の表面を全面的に覆う表面部３２とを有する。図３（ｂ）は、中部電極３０の構成を示すＹＺ断面図であり、図３（ａ）をＡ－Ａ線で切った場合の拡大断面図である。主要部３１は、金属等の導電物質で形成され得る。表面部３２は、ドライエッチング耐性を有する材料で形成される。表面部３２は、例えば、イットリア（Ｙ２Ｏ３）、アルミナ（Ａｌ２Ｏ３）、ジルコニア（ＺｒＯ２）などのセラミックス材で形成されてもよい。表面部３２の厚さは、ドライエッチング耐性に応じた任意の厚さとされ得る。表面部３２における下部電極１０側の表面は、中部電極３０の表面３０ａを構成する。これにより、エッチング期間中に中部電極３０が摩耗することを抑制できる。なお、図示しないが、主要部３１は、電源回路６０に電気的に接続される。
図１に示す電源回路６０は、中部電極３０に接続される。電源回路６０は、コントローラ２からの制御に従い、高周波電力を発生させて中部電極３０に供給可能である。
電源回路６０は、スパッタ電源６１及び整合回路６２を有する。スパッタ電源６１は、周波数ＦＲ３を有する高周波電力を発生させて中部電極３０へ供給する。周波数ＦＲ３は、周波数ＦＲ１より低く、周波数ＦＲ２より低い。周波数ＦＲ３は、スパッタリングに適した周波数であり、例えば１００ｋＨｚである。整合回路６２は、整合回路６２に対するスパッタ電源６１側のインピーダンスと、整合回路６２に対する中部電極３０側のインピーダンスとが均等になるようにインピーダンスマッチングを行なう。中部電極３０は、インピーダンスマッチングが行なわれた状態で供給された周波数ＦＲ３の高周波電力を用いてイオンを中部電極３０にたたきつける。これにより、中部電極３０に付着された副生成物が下部電極１０側へスパッタされる。
図１に示す制御線９０は、電源回路４０及び電源回路６０に接続される。制御線９０は、整合回路４３と整合回路６２との間に電気的に接続され得る。制御線９０は、例えば同軸ケーブル等で構成され、導線が絶縁被覆されて構成され得る。これにより、基板処理装置１は、電源回路４０による電力の供給と電源回路６０による電力の供給とを切り替え可能である。
具体的には、電源回路４０及び電源回路６０は、制御線９０を介して、電源回路４０による電力の供給と第２の電源回路による電力の供給との少なくとも一方に関する同期信号を送受信する。同期信号は、所定のパルス幅を有するパルス信号であってもよい。所定のパルス幅は、電力の供給開始及び／又は電力の供給停止を受信先で識別可能なパルス幅であってもよい。
例えば、整合回路４３は、電力の供給停止に応じて、同期信号を制御線９０経由で整合回路６２へ送信してもよい。同期信号に応じて、整合回路６２は、電源回路４０による下部電極１０への電力の供給が停止されるタイミングを把握でき、インピーダンスマッチングの動作を開始できる。
整合回路６２は、電力の供給停止に応じて、同期信号を制御線９０経由で整合回路４３へ送信してもよい。同期信号に応じて、整合回路４３は、電源回路６０による中部電極３０への電力の供給が停止されるタイミングを把握でき、インピーダンスマッチングの動作を開始できる。
次に、基板処理装置１の動作について図４及び図５を用いて説明する。図４は、基板処理装置１の動作を示す波形図である。図５は、基板処理装置１による加工形状を示す断面図である。
タイミングｔ１より前において、下部電極１０に基板Ｗが載置され、排気系８０が処理室ＣＨ内を排気して減圧状態にする。
タイミングｔ１において、電源回路５０がインピーダンスマッチングを行いソース電源５１から上部電極２０へ周波数ＦＲ１の高周波電力を供給し始める。それとともに、ガス供給系７０が処理ガスを処理室ＣＨ内に供給し始める。これに応じて、処理室ＣＨ内にプラズマが発生する。
タイミングｔ１以降、電源回路５０から上部電極２０へ高周波電力が供給される状態が維持されるとともに、処理室ＣＨ内へ略一定のガス流量Ｆ１の処理ガスが供給される状態が維持される。これに応じて、処理室ＣＨ内にプラズマが発生した状態が維持される。
タイミングｔ２において、電源回路４０がインピーダンスマッチングを行いバイアス電源４１から下部電極１０へ周波数ＦＲ２の高周波電力を供給し始める。これにより、処理室ＣＨ内で基板Ｗがエッチングされ始める。
タイミングｔ２～ｔ３の期間において、例えば図５（ａ）に示すような基板Ｗのエッチング加工が行われる。図５（ａ）では、基板１００の上方に、基板１００側から順に半導体酸化膜１０５、半導体膜１０４、半導体酸化膜１０３、半導体膜１０２、半導体酸化膜１０１が積層された構造が例示される。半導体酸化膜１０１、半導体酸化膜１０３、半導体酸化膜１０５は、それぞれ、シリコン酸化物を主成分とする物質で形成され得る。半導体膜１０２、半導体膜１０４は、それぞれ、ポリシリコンを主成分とする物質で形成され得る。この構造に、半導体酸化膜１０１及び半導体膜１０２を貫通する複数のホールパターンＨＰが形成される。複数のホールパターンＨＰの底部をエッチングするために、レジスト材が塗布され、開口ＲＰａを有するレジストパターンＲＰが形成される。
レジストパターンＲＰをマスクとして異方性エッチングの条件でエッチング加工を行うと、エッチング開始直後には、半導体酸化膜１０１におけるホールパターンＨＰ間のトップ部１０１ａが処理ガスに応じた副生成物の膜で一時的に覆われるが、ホールパターンＨＰの底部で半導体膜１０４が露出した際にエッチングされ消失する。このとき、副生成物が中部電極３０の表面３０ａに付着し得る。副生成物は、例えばカーボン成分を含む。
これにより、図５（ａ）に示すように、半導体酸化膜１０１におけるトップ部１０１ａが露出された状態になる。このままエッチングを続けると、トップ部１０１ａがエッチングされていきパターン不良を引き起こす可能性がある。トップ部１０１ａは、寸法が小さいため、レジスト材が塗布されにくく、レジストパターンで覆って保護することが困難である。
図４に示すタイミングｔ３において、電源回路４０が下部電極１０への高周波電力の供給を停止する。これにより、処理室ＣＨ内での基板Ｗのエッチングが停止する。
電源回路４０は、電力の供給停止に応じて、同期信号を制御線９０経由で電源回路６０へ送信する。電源回路６０は、制御線９０経由で同期信号を受信する。受信された同期信号に応じて、電源回路６０は、電源回路４０による下部電極１０への電力の供給が停止されたことを把握できる。
同期信号を受信してから所定時間経過したタイミングｔ４において、電源回路６０は、インピーダンスマッチングを行いスパッタ電源６１から中部電極３０へ周波数ＦＲ３の高周波電力を供給し始める。
これにより、タイミングｔ４～ｔ５の期間において、副生成物が中部電極３０から下部電極１０へ堆積（スパッタリング）され、図５（ｂ）に示すように、基板Ｗに副生成物の膜（例えば、カーボン成分を含む膜）１１０が形成される。副生成物の膜１１０は、レジストパターンＲＰの表面及び側面を覆うとともに、トップ部１０１ａの表面を覆う。このため、副生成物の膜１１０は、エッチングする際のエッチング保護膜として機能できる。すなわち、副生成物の膜１１０を、次にエッチングする際のエッチング保護膜として準備することができる。
タイミングｔ５において、電源回路６０が中部電極３０への高周波電力の供給を停止する。これにより、処理室ＣＨ内での基板Ｗへのスパッタリングが停止する。
電源回路６０は、電力の供給停止に応じて、同期信号を制御線９０経由で電源回路４０へ送信する。電源回路４０は、制御線９０経由で同期信号を受信する。受信された同期信号に応じて、電源回路４０は、電源回路６０による中部電極３０への電力の供給が停止されたことを把握できる。
同期信号を受信してから所定時間経過したタイミングｔ６において、電源回路４０がインピーダンスマッチングを行いバイアス電源４１から下部電極１０へ周波数ＦＲ２の高周波電力を供給し始める。これにより、処理室ＣＨ内で基板Ｗがエッチングされ始める。
タイミングｔ６～ｔ７の期間において、例えば図５（ｃ）に示すような基板Ｗのエッチング加工が行われる。エッチング開始直後には、半導体酸化膜１０１におけるホールパターンＨＰ間のトップ部１０１ａが副生成物の膜１１０で覆われているが、半導体膜１０４のエッチングが進むにつれてエッチングされ消失する。
図４に示すタイミングｔ７において、電源回路４０が下部電極１０への高周波電力の供給を停止する。これにより、処理室ＣＨ内での基板Ｗのエッチングが停止する。
電源回路４０は、電力の供給停止に応じて、同期信号を制御線９０経由で電源回路６０へ送信する。電源回路６０は、制御線９０経由で同期信号を受信する。受信された同期信号に応じて、電源回路６０は、電源回路４０による下部電極１０への電力の供給が停止されたことを把握できる。
同期信号を受信してから所定時間経過したタイミングｔ８において、電源回路６０は、インピーダンスマッチングを行いスパッタ電源６１から中部電極３０へ周波数ＦＲ３の高周波電力を供給し始める。
これにより、タイミングｔ８～ｔ９の期間において、副生成物が中部電極３０から下部電極１０へ堆積（スパッタリング）され、図５（ｄ）に示すように、基板Ｗに副生成物の膜１１０が形成される。副生成物の膜１１０は、トップ部１０１ａを覆うため、エッチングする際のエッチング保護膜として機能できる。すなわち、副生成物の膜１１０を、次にエッチングする際のエッチング保護膜として準備することができる。
タイミングｔ１０以降、タイミングｔ６～ｔ１０と同様の動作が繰り返される。
図４に示すタイミングｔ２～ｔ３の期間ＥＴ１、ｔ６～ｔ７の期間ＥＴ２、ｔ１０～ｔ１１の期間ＥＴ３は、それぞれ、エッチングが行われるエッチング期間である。タイミングｔ３～ｔ６の期間ＴＰ１、ｔ７～ｔ１０の期間ＴＰ２、ｔ１１以降の期間ＴＰ３は、それぞれ、エッチングが停止されるエッチング停止期間である。
タイミングｔ４～ｔ５の期間ＳＴ１、ｔ８～ｔ９の期間ＳＴ２は、それぞれ、スパッタリングが行われるスパッタ期間である。タイミングｔ１～ｔ４の期間ＴＰ１１、ｔ５～ｔ８の期間ＴＰ１２、ｔ９以降の期間ＴＰ１３は、それぞれ、スパッタ期間が停止されるスパッタ停止期間である。
エッチング期間ＥＴ１，ＥＴ２，ＥＴ３は、それぞれ、スパッタ停止期間ＴＰ１１，ＴＰ１２，ＴＰ１３に含まれる。スパッタ期間ＳＴ１，ＳＴ２は、それぞれ、エッチング停止期間ＴＰ１，ＴＰ２に含まれる。すなわち、基板処理装置１は、エッチングとスパッタリングとを交互に且つ排他的に行うことができる。例えば、エッチングとスパッタリングとの切り替えを高速に（例えば、パルス周波数並みの速度で）行うことができる。
以上のように、実施形態では、基板処理装置１において、電源回路４０と電源回路６０とが制御線９０を介して接続される。電源回路４０及び電源回路６０は、制御線９０を介して、電源回路４０による電力の供給と電源回路６０による電力の供給との少なくとも一方に関する同期信号を送受信する。電源回路４０及び電源回路６０は、同期信号に応じて、電源回路４０による電力の供給と電源回路６０による電力の供給とを同期させる。これにより、処理室ＣＨ内への同じ処理ガスの供給を維持しながらエッチングと成膜（例えば、スパッタリング）とを交互に行うことができるので、例えばレジストパターンでマスクすることが困難な近接配置された複数のホールパターンのエッチング加工を効率的に行うことができる。すなわち、基板Ｗを効率的に処理できる。
例えば、副生成物の膜に相当するエッチング保護膜をＩｎ－ｓｉｔｕ ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）で基板Ｗに堆積する場合、エッチングと異なる処理ガスを用いるため、ガス供給系７０が処理ガスを切り換える動作時間の間、処理を待機することになる。これにより、基板Ｗの処理のスループットが低下し、基板Ｗの処理を含む半導体装置の製造方法における生産性が低下する可能性がある。
それに対して、実施形態では、処理室ＣＨ内への同じ処理ガスの供給を維持しながらエッチングと成膜（例えば、スパッタリング）とを交互に行うことができる。これにより、レジストなどを塗布できずに実質的にドライエッチング用マスク無しでエッチングを行う場合に、基板Ｗの処理を含む半導体装置の製造方法における生産性を向上できる。
なお、下部電極１０の形状は、Ｚ方向を軸としＸＹ方向に延びた略円盤形状に限定されず、他の形状であってもよい。下部電極１０は、Ｚ方向を軸としＸＹ方向に延びた略直方体形状であってもよい。
上部電極２０の形状は、Ｚ方向を軸としＸＹ方向に延びた略円盤形状に限定されず、他の形状であってもよい。上部電極２０は、Ｚ方向を軸としＸＹ方向に延びた略直方体形状であってもよい。
中部電極３０の形状は、Ｚ方向を軸としＺ方向に延びた略円筒形状に限定されず、他の形状であってもよい。中部電極３０は、Ｚ方向を軸としＺ方向に延びた略角筒形状であってもよい。この場合、中部電極３０は、ＸＹ平面視で矩形環状に延びる。
また、中部電極３０には、温度制御機構が設けられていてもよい。これにより、中部電極３０への副生成物の付着量を調整できる。
あるいは、基板処理装置１ｉにおける中部電極３０ｉは、図６及び図７に示すように、複数のサブ電極３１ｉ～３４ｉに分割されていてもよい。図６は、実施形態の第１の変形例における複数の電極（下部電極１０、上部電極２０、中部電極３０ｉ）の構成を示す斜視図である。図７は、実施形態の第１の変形例における複数の電極（下部電極１０、中部電極３０ｉ）の構成を示す平面図である。図６及び図７では、中部電極３０ｉが４つのサブ電極３１ｉ～３４ｉに分割される場合が例示されるが、分割数は、２又は３でもよいし、５以上でもよい。
例えば、サブ電極３１ｉ～３４ｉの間に相当する部分を図２及び図３に示す中部電極３０から除去することで、図６及び図７に示すサブ電極３１ｉ～３４ｉを構成できる。すなわち、中部電極３０ｉを複数に分割されたサブ電極３１ｉ～３４ｉで構成することで、電極材料を節約でき、基板処理装置１ｉのコストを低減できる。
あるいは、基板処理装置１ｊにおける中部電極３０ｊは、図８及び図９に示すように、表面３０ａｊが側壁２ｂに対して下部電極１０を向く方向に傾斜するように構成されてもよい。図８は、実施形態の第２の変形例にかかる基板処理装置１ｊの構成を示す図である。図９は、実施形態の第２の変形例における複数の電極（下部電極１０、中部電極３０ｊ）の構成を示す斜視図である。
中部電極３０ｊは、Ｚ方向を軸とし＋Ｚ方向に向かうほどＸＹ方向幅が小さくなる略中空円錐台形状であってもよい。略中空円錐台形状の内側面が中部電極３０ｊの表面３０ａｊを構成する。表面３０ａｊは、下部電極１０を向く方向に傾斜している。これにより、スパッタリングにおいて、中部電極３０ｊの表面３０ａｊに処理ガスのイオンがたたきつけられた際に、中部電極３０ｊの表面３０ａｊに付着する副生成物が下部電極１０上の基板Ｗへよりスパッタされやすくなる。
あるいは、基板処理装置１ｋにおける中部電極３０ｋは、図１０に示すように、複数のサブ電極３１ｋ～３４ｋに分割されていてもよい。図１０は、実施形態の第３の変形例における複数の電極（下部電極１０、上部電極２０、中部電極３０ｋ）の構成を示す斜視図である。図１０では、中部電極３０ｋが４つのサブ電極３１ｋ～３４ｋに分割される場合が例示されるが、分割数は、２又は３でもよいし、５以上でもよい。
例えば、サブ電極３１ｋ～３４ｋの間に相当する部分を図８及び図９に示す中部電極３０ｊから除去することで、図１０に示すサブ電極３１ｋ～３４ｋを構成できる。すなわち、中部電極３０ｋを複数に分割されたサブ電極３１ｋ～３４ｋで構成することで、電極材料を節約でき、基板処理装置１ｋのコストを低減できる。
また、上記の実施形態では、基板処理装置１がＩＣＰ（Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｉｎｇ Ｐｌａｓｍａ）型ＲＩＥ装置に対応する構成に成膜用の電極及び電源回路が付加された構成について例示的に説明しているが、基板処理装置１はこの構成に限定されない。例えば、基板処理装置１は、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｒｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）型ＲＩＥ装置に対応する構成に成膜用の電極及び電源回路が付加された構成を有してもよい。
あるいは、基板処理装置２０１は、図１１に示すように、二周波型の平行平板型（容量結合型）ＲＩＥ装置に対応する構成に成膜用の中部電極３０及び電源回路６０が付加されて構成されてもよい。図１１は、実施形態の第４の変形例にかかる基板処理装置２０１の構成を示す図である。
基板処理装置２０１は、上部電極２０（図１参照）に代えて上部電極２２０を有し、電源回路５０（図１参照）が省略される。上部電極２２０は、グランド電位に接続される。
上部電極２２０は、処理室ＣＨ内に、下部電極１０と対向するように配される。上部電極２２０は、処理室ＣＨ内で下部電極１０の＋Ｚ側に配され、ＸＹ方向に延びる。上部電極２２０は、Ｚ方向に貫通する開口が設けられる。ガス供給系７０の供給管７３は、上壁２ａに設けられた開口と上部電極２２０に設けられた開口とを介して処理室ＣＨに連通される。
プラズマ発生用のソース電源として、ソース電源５１（図１参照）に代えてソース電源４２が用いられる。電源回路４０において、整合回路４３は、バイアス電源４１用のインピーダンスマッチングに加えて、ソース電源４２用のインピーダンスマッチングを行うことが可能である。ソース電源４２用のインピーダンスマッチングにおいて、整合回路４３は、整合回路４３に対するソース電源４２側のインピーダンスと、整合回路４３に対する下部電極１０側のインピーダンスとが均等になるようにインピーダンスマッチングを行なう。
例えば、図４に示すタイミングｔ１において、電源回路４０がソース電源４２用のインピーダンスマッチングを行いソース電源４２から下部電極１０へ周波数ＦＲ１の高周波電力を供給し始める。タイミングｔ１以降、電源回路４０はソース電源４２用のインピーダンスマッチングが行われた状態を維持する。すなわち、ソース電源４２から下部電極１０への電力供給が維持され、処理室ＣＨ内でのプラズマの発生が維持される。
一方、タイミングｔ２において、電源回路４０がインピーダンスマッチングを行いバイアス電源４１から下部電極１０へ周波数ＦＲ２の高周波電力を供給し始める。すなわち、バイアス電源４１から下部電極１０への電力供給が開始される。これにより、処理室ＣＨ内で基板Ｗがエッチングされ始める。
タイミングｔ３において、電源回路４０が下部電極１０への周波数ＦＲ２の高周波電力の供給を停止する。すなわち、バイアス電源４１から下部電極１０への電力（エッチング用電力）の供給が停止される。これにより、処理室ＣＨ内での基板Ｗのエッチングが停止する。
なお、電源回路４０が電力の供給停止に応じて同期信号を制御線９０経由で電源回路６０へ送信したり、電源回路６０が電力の供給停止に応じて同期信号を制御線９０経由で電源回路４０へ送信したりする点は、実施形態と同様である。
このように、基板処理装置２０１においても、電源回路４０及び電源回路６０は、制御線９０を介して、電源回路４０による電力（スパッタ用電力）の供給と電源回路６０による電力（エッチング用電力）の供給との少なくとも一方に関する同期信号を送受信する。電源回路４０及び電源回路６０は、同期信号に応じて、電源回路４０による電力の供給と電源回路６０による電力の供給とを同期させる。これにより、処理室ＣＨ内への同じ処理ガスの供給を維持しながらエッチングと成膜（例えば、スパッタリング）とを交互に行うことができるので、例えばレジストパターンでマスクすることが困難な近接配置された複数のホールパターンのエッチング加工を効率的に行うことができる。すなわち、基板Ｗを効率的に処理できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｉ，１ｊ，１ｋ，２０１ 基板処理装置、１０ 下部電極、２０，２２０ 上部電極、３０，３０ｉ，３０ｊ，３０ｋ 中部電極、４０，５０，６０ 電源回路、７０ ガス供給系、８０ 排気系、９０ 制御線。

Claims (12)

  1. 処理室内に配され、基板が載置可能である第１の電極と、
    前記第１の電極に対向する第２の電極と、
    前記処理室内に側壁に沿って配され、前記第１の電極に対向する第３の電極と、
    前記第１の電極に接続された第１の電源回路と、
    前記第３の電極に接続された第２の電源回路と、
    前記第１の電源回路及び前記第２の電源回路に接続された制御線と、
    を備えた基板処理装置。
  2. 前記第３の電極の表面は、エッチング耐性を有する材料で覆われている
    請求項１に記載の基板処理装置。
  3. 前記第３の電極は、平面視で前記第１の電極を囲っている
    請求項１に記載の基板処理装置。
  4. 前記第３の電極の表面は、前記側壁に対して前記第１の電極を向く方向に傾斜する
    請求項１に記載の基板処理装置。
  5. 前記基板処理装置は、前記第１の電源回路による電力の供給と前記第２の電源回路による電力の供給とを切り替え可能である
    請求項１に記載の基板処理装置。
  6. 前記第１の電源回路及び前記第２の電源回路は、前記制御線を介して、前記第１の電源回路による電力の供給と前記第２の電源回路による電力の供給との少なくとも一方に関する信号を送受信し、前記信号に応じて、前記第１の電源回路による電力の供給と前記第２の電源回路による電力の供給とを同期させる
    請求項１に記載の基板処理装置。
  7. 前記第１の電源回路は、前記第２の電源回路による電力の供給が停止している期間に電力を発生し、
    前記第２の電源回路は、前記第１の電源回路による電力の供給が停止している期間に電力を発生する
    請求項６に記載の基板処理装置。
  8. 前記第２の電極に接続された第３の電源回路をさらに備え、
    前記基板処理装置では、前記第３の電源回路による電力の供給が維持されながら、前記第１の電源回路による電力の供給と前記第２の電源回路による電力の供給とが同期する
    請求項６に記載の基板処理装置。
  9. 前記第２の電極は、前記処理室外に配される
    請求項１に記載の基板処理装置。
  10. 前記第２の電極は、前記処理室内に配される
    請求項１に記載の基板処理装置。
  11. 基板に第１の処理ガスを供給した状態でレジストパターンをマスクとして前記基板を加工することと、
    前記基板に前記第１の処理ガスを供給した状態で副生成物を前記基板に堆積することと、
    を含む半導体装置の製造方法。
  12. 前記基板の加工と前記副生成物の堆積とは、前記基板に前記第１の処理ガスを供給した状態を維持しながら交互に行われる
    請求項１１に記載の半導体装置の製造方法。
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