TW202323844A - 具有偵錯功能的晶片與晶片偵錯方法 - Google Patents

具有偵錯功能的晶片與晶片偵錯方法 Download PDF

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Abstract

晶片包含多個功能性電路系統、選擇電路系統、資料重組電路系統與切換電路系統。每一功能性電路系統包含解碼電路，其儲存一組偵錯訊號，並根據多個地址訊號中的一者輸出該組偵錯訊號中的一訊號為多個第一訊號中的一對應者。選擇電路系統根據該些地址訊號自該些第一訊號中選出多個第二訊號。資料重組電路系統根據多個拆分訊號自該些第二訊號中選出多個第一資料，並將之輸出為偵錯資料。每一個第一資料為該些第二訊號中之一者的部分資料。切換電路系統根據多個切換訊號決定是否經由多個輸出埠輸出偵錯資料或是該些功能性電路系統的輸出訊號。

Description

具有偵錯功能的晶片與晶片偵錯方法
本案是關於具有偵錯功能的晶片，尤其是具有可選擇性地輸出不同電路系統中的偵錯訊號的晶片與其晶片偵錯方法。
為了確保晶片符合設計要求，可經由晶片中的輸出埠將晶片中的一些重要訊號輸出為一組偵錯（debug）訊號，並可經由至少一外部儀器讀取該組偵錯訊號。如此一來，可根據該組偵錯訊號判斷晶片是否出現錯誤，以決定是否調整晶片的設計。隨著技術發展，晶片中的電路個數越來越多。若要讀取更多電路的偵錯訊號，需要增加輸出埠的個數。然而，在實際應用中，輸出埠的個數通常不足以輸出大量電路的偵錯訊號，導致晶片測試的難度提升。
於一些實施態樣中，本案的目的之一為（但不限於）提供可選擇性地輸出不同電路系統中的偵錯訊號之晶片與晶片偵錯方法。
於一些實施態樣中，具有偵錯功能的晶片包含複數個功能性電路系統、選擇電路系統、資料重組電路系統以及切換電路系統。複數個功能性電路系統用以分別產生複數組偵錯訊號。該些功能性電路系統中每一者包含一解碼電路，該解碼電路用以儲存該些組偵錯訊號中的一對應組偵錯訊號，並根據複數個地址訊號中的一對應地址訊號輸出該對應組偵錯訊號中的一對應偵錯訊號為複數個第一訊號中的一對應訊號。選擇電路系統用以根據該些地址訊號自該些第一訊號中選出複數個第二訊號。資料重組電路系統用以根據複數個拆分訊號自該些第二訊號中選出複數個第一資料，並輸出該些第一資料為一第一偵錯資料。該些第一資料中每一者為該些第二訊號中之一對應訊號的部分資料。切換電路系統用以根據複數個切換訊號決定是否經由複數個輸出埠輸出該第一偵錯資料或是關聯於該些功能性電路系統的至少一輸出訊號。
於一些實施態樣中，晶片偵錯方法包含下列操作：根據複數個地址訊號輸出複數組偵錯訊號中的複數個第一訊號，其中該些組偵錯訊號分別由一晶片的複數個功能性電路系統產生；根據該些地址訊號自該些第一訊號中選出複數個第二訊號；根據複數個拆分訊號自該些第二訊號中選出複數個第一資料，並輸出該些第一資料為一第一偵錯資料，其中該些第一資料中每一者為該些第二訊號中之一對應訊號的部分資料；以及根據複數個切換訊號決定是否經由該晶片的複數個輸出埠輸出該第一偵錯資料或是關聯於該些功能性電路系統的至少一輸出訊號。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統（circuitry）』可為由至少一電路（circuit）所形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
圖1為根據本案一些實施例繪製一種晶片100的示意圖。於一些實施例中，晶片100可為具有偵錯（debug）功能的特殊應用積體電路（application specific integrated circuit）。藉由偵錯功能，晶片100可選擇性地輸出晶片100中不同電路系統的內部訊號，以進行功能驗證與/或電路測試。
晶片100包含多個功能性電路系統110[1]～110[n]、選擇電路系統120、資料重組電路系統130、切換電路系統140以及輸出電路系統150。多個功能性電路系統110[1]～110[n]可分別產生多組偵錯訊號（如圖2A中的多組偵錯訊號DB[1]～DB[n]）。詳細而言，多個功能性電路系統110[1]～110[n]中每一者包含多個功能性電路111[1]～111[n]中的一對應者以及多個解碼電路112[1]～112[n]中的一對應者。例如，功能性電路系統110[1]包含功能性電路111[1]與解碼電路112[1]，且功能性電路系統110[2]包含功能性電路111[2]與解碼電路112[2]。依此類推，應可理解多個功能性電路系統110[1]～110[n]、多個功能性電路111[1]～111[n]以及多個解碼電路112[1]～112[n]之間的對應關係。
根據不同應用，多個功能性電路111[1]～111[n]可分別執行多個預設功能（例如，但不限於，類比/數位訊號處理、影像處理、深度學習、通訊等等）。多個解碼電路112[1]～112[n]中每一者可用以儲存多個功能性電路111[1]～111[n]中的一對應者在執行該預設功能時所產生的一組偵錯訊號，並根據多個地址訊號ADR[1]～ADR[x]中的一對應地址訊號輸出該組偵錯訊號中的一對應偵錯訊號為多個第一訊號S1[1]～S1[n]中的一對應者。於一些實施例中，前述偵錯訊號可為（但不限於）該些功能性電路111[1]～111[n]進行運作時，該些功能性電路111[1]～111[n]之內部訊號。於一些實施例中，前述的數值n與數值x皆為一正整數，且n大於x。
例如，解碼電路112[1]可儲存功能性電路111[1]在執行該預設功能時所產生的一組偵錯訊號（例如為圖2A中的第1組偵錯訊號DB[1]），並根據多個地址訊號ADR[1]～ADR[x]中的對應地址訊號輸出該組偵錯訊號中的一對應偵錯訊號為第一訊號S1[1]。依此類推，應可理解，解碼電路112[n]可儲存功能性電路111[n]在執行該預設功能時所產生的一組偵錯訊號（例如為圖2A中的第n組偵錯訊號DB[n]），並根據多個地址訊號ADR[1]～ADR[x]中的一對應地址訊號輸出該組偵錯訊號中的一對應偵錯訊號為第一訊號S1[n]。
選擇電路系統120用以根據多個地址訊號ADR[1]～ADR[x]自多個第一訊號S1[1]～S1[n]中選出多個第二訊號S2[1]～S2[x]。藉由選擇電路系統120，可從多個第一訊號S1[1]～S1[n]中過濾掉不需要的訊號，並將多個第一訊號S1[1]～S1[n]中的剩餘訊號輸出為多個第二訊號S2[1]～S2[x]。
資料重組電路系統130用以根據多個拆分訊號SS[1]～SS[x]自多個第二訊號S2[1]～S2[x]中選出多個第一資料D1～Dx，並輸出該些第一資料D1～Dx為第一偵錯資料DO1。關於資料重組電路系統130的操作將於後參照圖4A與圖4B詳細說明。
切換電路系統140耦接於資料重組電路系統130以及輸出電路系統150之間。輸出電路系統150可傳輸關聯於多個功能性電路系統110[1]～110[n]的至少一輸出訊號VO（其包含多個位元B[1]～B[y]）。於一些實施例中，數值y可為後述的數值x與數值p的乘積。該至少一輸出訊號VO可為多個功能性電路系統110[1]～110[n]中的至少一者執行前述的預設功能所產生的訊號。切換電路系統140可根據多個切換訊號S[1]～S[y]決定是否經由晶片100的多個輸出埠P[1]～P[y]（例如可為，但不限於，多個輸入/輸出墊）輸出第一偵錯資料DO1中的一對應資料或是多個位元B[1]～B[y]中之一對應位元。藉由上述設置方式，晶片100中的偵錯訊號可與一般訊號（例如為至少一輸出訊號VO）共用多個輸出埠P[1]～P[y]。如此一來，晶片100可在未使用額外的輸出埠下輸出偵錯訊號，以驗證晶片100的運作是否正確。關於切換電路系統140之詳細操作將於後參照圖5說明。
圖2A為根據本案一些實施例繪製圖1中的多個解碼電路112[1]～112[n]中與多組偵錯訊號DB[1]～DB[n]之間的對應關係之示意圖。如圖2A所示，多個解碼電路112[1]～112[n]分別儲存多組偵錯訊號DB[1]～DB[n]，其對應於依序遞增的多個地址範圍。例如，解碼電路112[1]儲存第1組偵錯訊號DB[1]，其對應的地址範圍為地址1至地址A1。解碼電路112[2]儲存第2組偵錯訊號DB[2]，其對應的地址範圍為地址A1＋1至地址A1＋A2。依此類推，應可理解，解碼電路112[n]儲存第n組偵錯訊號DB[n]，其對應的地址範圍為地址A1＋A2＋…＋1至A1＋A2＋…＋An。
多組偵錯訊號DB[1]～DB[n]中每一者包含多個偵錯訊號與預設旗標值，且所有偵錯訊號具有相同位元數（例如，如圖4A所示，可為x*p個位元）。例如，第1組偵錯訊號DB[1]包含多個偵錯訊號d1[1]～d1[A1-1]以及1個預設旗標值F1，其依序對應至多個地址1～A1。第2組偵錯訊號DB[2]包含多個偵錯訊號d2[1]～d2[A2-1]以及1個預設旗標值F2，其依序對應至多個地址A1＋1～A1＋A2。依此類推，應可理解，第n組偵錯訊號DB[n]包含多個偵錯訊號dn[1]～dn[An-1]以及1個預設旗標值Fn，其依序對應至多個地址A1＋A2＋…＋1～A1＋A2＋…＋An。前述的多個預設旗標值F1～Fn皆為預設數值，其可用來驗證偵錯功能（例如為解碼電路112[1]～112[n]、選擇電路系統120、資料重組電路系統130與切換電路系統140之操作）是否正確。
圖2B為根據本案一些實施例繪製圖1中的解碼電路112[1]的示意圖。圖1中的多個解碼電路112[1]～112[n]中每一者具有相同電路結構。以解碼電路112[1]為例，解碼電路112[1]包含查表電路210以及比對電路220。查表電路210可用以儲存圖2A中的第1組偵錯訊號DB[1]，並記錄第1組偵錯訊號DB[1]與多個地址1～A1之間的對應關係。例如，查表電路210可為一記憶體電路或一暫存器電路，其可用以儲存可反映多個偵錯訊號d1[1]～d1[A1-1]以及預設旗標值F1與多個地址1～A1之間的對應關係的一查找表。比對電路220可用以依序確認多個地址訊號ADR[1]～ADR[x]是否有符合多個地址範圍中的一對應地址範圍（例如為地址1至地址A1），以選出多個地址訊號ADR[1]～ADR[x]中之對應者為對應地址訊號ADR。如此，查表電路210可根據此對應地址訊號ADR輸出第1組偵錯訊號DB[1]中的一對應偵錯訊號為第一訊號S1[1]。於一些實施例中，比對電路220可由（但不限於）執行圖2C的部分操作（例如為操作S210與操作S230）的至少一數位邏輯電路實施。
圖2C為根據本案一些實施例繪製圖2B中的解碼電路112[1]所執行的多個操作之流程圖。於操作S210，依序比較多個地址訊號（例如為多個地址訊號ADR[1]～ADR[x]）與對應地址範圍（例如，對解碼電路112[1]而言，對應地址範圍為地址1至地址A1），以選出匹配該對應地址範圍的一對應地址訊號（例如為圖2B中的對應地址訊號ADR）。若有選出該對應地址訊號，執行操作S220。或者，若沒有選出該對應地址訊號，執行操作S230。
例如，如圖2C所示，比對電路220可比對地址訊號ADR[1]以及對應地址範圍（即地址1至地址A1）。若地址訊號ADR[1]匹配對應地址範圍（即地址訊號ADR[1]大於或等於地址1，並小於或等於地址A1），比對電路220可判斷地址訊號ADR[1]匹配對應地址範圍，而將地址訊號ADR[1]輸出為對應地址訊號ADR。或者，若地址訊號ADR[1]不匹配對應地址範圍，比對電路220可判斷地址訊號ADR[1]不匹配對應地址範圍，並開始比對地址訊號ADR[2]以及對應地址範圍。依此類推，比對電路220可找出匹配多個地址訊號ADR[1]～ADR[x]中符合對應地址範圍的一訊號，並將該訊號輸出為對應地址訊號ADR。
於操作S220，根據對應地址訊號輸出一對應組偵錯訊號（例如為圖2A的第1組偵錯訊號DB[1]）中的一對應偵錯訊號為多個第一訊號中的一對應訊號（例如為第一訊號S1[1]）。
例如，若地址訊號ADR[1]的數值相同於地址1，比對電路220可確認地址訊號ADR[1]符合對應地址範圍，並輸出地址訊號ADR[1]為對應地址訊號ADR。查表電路210可根據對應地址訊號ADR輸出對應於地址1之偵錯訊號d1[1]為第一訊號S1[1]。依此類推，若地址訊號ADR[1]的數值相同於地址A1，比對電路220可確認地址訊號ADR[1]符合對應地址範圍，並輸出地址訊號ADR[1]為對應地址訊號ADR。查表電路210此對應地址訊號ADR輸出對應於地址A1之預設旗標值F1為第一訊號S1[1]。
於操作S230，設定多個第一訊號中的該對應訊號為一預設值。例如，若多個地址訊號ADR[1]～ADR[x]皆不符合對應地址範圍，比對電路220可設定第一訊號S1[1]為一預設值（例如為，但不限於，0），以反映出多個地址訊號ADR[1]～ADR[x]不符合解碼電路112[1]的地址範圍。
藉由上述多個操作，解碼電路112[1]可根據多個地址訊號ADR[1]～ADR[x]輸出一特定偵錯訊號為第一訊號S1[1]。如此一來，使用者可藉由設定多個地址訊號ADR[1]～ADR[x]來自由地選擇欲觀察的偵錯訊號。例如，在初始階段，使用者可設定地址訊號ADR[1]的數值為地址A1，以使解碼電路112[1]將預設旗標值F1輸出為對應的第一訊號S1[1]。如此，使用者可利用外部儀器（例如為，但不限於，示波器、邏輯分析儀等等）來驗證解碼電路112[1]是否有正確輸出第一訊號S1[1]。若第一訊號S1[1]為預設旗標值F1，代表解碼電路112[1]可正確地將預設旗標值F1輸出為第一訊號S1[1]。若第一訊號S1[1]不為預設旗標值F1，代表解碼電路112[1]無法將預設旗標值F1正確地輸出為第一訊號S1[1]。於此條件下，代表解碼電路112[1]（或選擇電路系統120、資料重組電路系統130、切換電路系統140中之至少一者）可能出現故障。依此類推，使用者可在測試的初始階段利用多個地址訊號ADR[1]～ADR[x]與多個預設旗標值F1～Fn來確認多個偵錯功能是否正確。
圖3A為根據本案一些實施例繪製圖1中的選擇電路系統120的示意圖。於一些實施例中，選擇電路系統120包含多個選擇電路310[1]～310[x]。多個選擇電路310[1]～310[x]中每一者接收多個地址訊號ADR[1]～ADR[x]中的一對應者以及多個第一訊號S1[1]～S1[n]，並用以比對多個地址訊號ADR[1]～ADR[x]中的該對應者與前述的多個地址範圍，以自多個第一訊號S1[1]～S1[n]中選出多個第二訊號S2[1]～S2[x]中的一對應者。
例如，選擇電路310[1]可接收地址訊號ADR[1]以及多個第一訊號S1[1]～S1[n]，並依序比對地址訊號ADR[1]與多個地址範圍，以自多個第一訊號S1[1]～S1[n]中選出第二訊號S2[1]。選擇電路310[2]可接收地址訊號ADR[2]以及多個第一訊號S1[1]～S1[n]，並依序比對地址訊號ADR[2]與多個地址範圍，以自多個第一訊號S1[1]～S1[n]中選出第二訊號S2[2]。依此類推，應可理解多個選擇電路310[1]～310[x]、多個地址訊號ADR[1]～ADR[x]以及多個第二訊號S2[1]～S2[x]之間的對應關係。於一些實施例中，多個選擇電路310[1]～310[x]中每一者具有相同電路結構。例如，多個選擇電路310[1]～310[x]中每一者可由（但不限於）執行圖3B的操作的至少一數位邏輯電路實施。
圖3B為根據本案一些實施例繪製圖3A中的選擇電路310[1]所執行的多個操作之流程圖。於操作S310，依序比較所接收到的地址訊號（例如，對選擇電路310[1]而言，接收到的地址訊號為地址訊號ADR[1]）與多個地址範圍（例如為地址1至地址A1、地址A1＋1至地址A1＋A2、…、地址A1＋A2＋…＋1至地址A1＋A2＋…＋An），以自該些地址範圍中選出該地址訊號匹配的一對應地址範圍。若有找出該對應地址範圍，執行操作S320。或者，若沒有找出該對應地址範圍，執行操作S330。
例如，如圖3B所示，選擇電路310[1]可比對地址訊號ADR[1]以及第1個地址範圍（即地址1至地址A1）。若地址訊號ADR[1]匹配（位於）對應地址範圍（即地址訊號ADR[1]大於或等於地址1，並小於或等於地址A1），選擇電路310[1]可判斷地址訊號ADR[1]匹配於第1個地址範圍。或者，若地址訊號ADR[1]不匹配第1個地址範圍，選擇電路310[1]可繼續比對地址訊號ADR[1]以及第2個地址範圍（即地址A1＋1至地址A1＋A2）。依此類推，選擇電路310[1]可找出多個地址範圍中匹配地址訊號ADR[1]的一對應地址範圍。
於操作S320，自多個第一訊號中選出儲存於該對應地址範圍的一訊號，並將該訊號輸出為多個第二訊號中之一對應者（例如，對選擇電路310[1]而言為第二訊號S2[1]）。例如，在操作S310中，選擇電路310[1]確認地址訊號ADR[1]所匹配的對應地址範圍為第1個地址範圍（即地址1至地址A1）。由於第一訊號S1[1]是儲存於第1個地址範圍（請參照圖2A），故選擇電路310[1]將第一訊號S1[1]輸出為第二訊號S2[1]。或者，若選擇電路310[1]確認地址訊號ADR[1]所符合的對應地址範圍為第2個地址範圍（即地址A1＋1至地址A1＋A2）。由於第一訊號S1[2]是儲存於第2個地址範圍（請參照圖2A），故選擇電路310[1]將第一訊號S1[2]輸出為第二訊號S2[1]。
於操作S330，設定多個第二訊號中之該對應者（例如，對選擇電路310[1]而言為第二訊號S2[1]）為一預設值。例如，若地址訊號ADR[1]不匹配所有的地址範圍，代表地址訊號ADR[1]的數值可能有錯。於此條件下，選擇電路310[1]可設定第二訊號S2[1]為一預設值（例如為，但不限於，0），以反映出地址訊號ADR[1]不匹配所有地址範圍。
為易於理解，上述操作僅以選擇電路310[1]為例說明。應當理解，剩餘的選擇電路310[2]～310[x]可根據剩餘的多個地址訊號ADR[2]～ADR[x]執行相同操作。例如，選擇電路310[2]可依序確認多個地址範圍中匹配地址訊號ADR[2]的一對應地址範圍，並自多個第一訊號S1[1]～S1[n]中選出儲存於該對應地址範圍的訊號，並將該訊號輸出為第二訊號S2[2]。或者，若地址訊號ADR[2]不匹配所有地址範圍，選擇電路310[2]可設定第二訊號S2[2]為預設值。
藉由上述操作，使用者可藉由設定多個地址訊號ADR[1]～ADR[x]來選擇多個功能性電路系統110[1]～110[n]中欲觀察的特定對象。換句話說，藉由多個地址訊號ADR[1]～ADR[x]以及多個選擇電路310[1]～310[x]，使用者可以排除多個第一訊號S1[1]～S1[n]中的不必要訊號。
圖4A為根據本案一些實施例繪製圖1中的資料重組電路系統130的示意圖。於一些實施例中，資料重組電路系統130包含多個資料選擇電路410[1]～410[x]。多個資料選擇電路410[1]～410[x]中每一者用以拆分多個第二訊號S2[1]～S2[x]中的一對應者為多個第二資料，並根據多個拆分訊號SS[1]～SS[x]中的一對應者自該些第二資料選出一對應資料為多個第一資料D1～Dx中的一對應者。
於一些實施例中，多個資料選擇電路410[1]～410[x]中每一者具有相同電路結構。以資料選擇電路410[1]為例，資料選擇電路410[1]包含拆分電路411[1]以及重組電路412[1]。拆分電路411[1]接收第二訊號S2[1]，並將第二訊號S2[1]拆分為多個第二資料D2[1]～D2[x]。如先前所述，多組偵錯訊號DB[1]～DB[n]中的所有偵錯訊號具有相同位元數。如此一來，多個第一訊號S1[1]～S1[n]以及多個第二訊號S2[1]～S2[x]中每一者也會具有相同位元數。假設各個偵錯訊號的位元數為x*p（數值x與數值p皆為正整數），拆分電路411[1]可將第二訊號S2[1]拆分為x個第二資料D2[1]～D2[x]，其中該些第二資料D2[1]～D2[x]中每一者為p位元資料。舉例來說，若第二訊號S2[1]的資料為[x*p-1,…,(x-1)*p,…,2p-1,…,p, p-1, …,0]，第二資料D2[1]可為[p-1, …,0]，第二資料D2[2]可為[2p-1, …,p]，且第二資料D2[x]可為[x*p-1, …, (x-1)*p]。重組電路412[1]用以根據拆分訊號SS[1]自該些第二資料D2[1]～D2[x]選出一對應資料為第一資料D1。
依此類推，應可理解，剩餘的多個資料選擇電路410[2]～410[x]、多個第二訊號S2[2]～S2[x]以及多個第一資料D2～Dx之間的對應關係。例如，在資料選擇電路410[2]中，拆分電路接收第二訊號S2[2]並將第二訊號S2[2]拆分為多個第二資料，且重組電路根據拆分訊號SS[2]自該些第二資料選出一對應資料為第一資料D2。在資料選擇電路410[x]中，拆分電路接收第二訊號S2[x]並將第二訊號S2[x]拆分為多個第二資料，且重組電路用以根據拆分訊號SS[x]自該些第二資料選出一對應資料為第一資料Dx。據此，應可理解，多個第一資料D1～Dx中每一者為多個第二訊號中之一對應訊號的部分資料。以第一資料D1為例，第一資料D1為第二訊號S2[1]的部分資料（即多個第二資料D2[1]～D2[x]中的一對應者）。藉由上述操作，多個資料選擇電路410[1]～410[x]可將多個第一資料D1～Dx輸出為第一偵錯資料DO1。例如，如圖1所示，第一偵錯資料DO1可表示為[Dx, …, D2, D1]。
如前所述，於一些實施例中，多個資料選擇電路410[1]～410[x]中每一者可具有相同電路結構。例如，多個資料選擇電路410[1]～410[x]中每一者可由（但不限於）執行圖4B的操作的至少一數位邏輯電路實施。於一些實施例中，前述的拆分電路411[1]以及重組電路412[1]可以（但不限於）合併為同一數位電路，或是共享部分電路。
圖4B為根據本案一些實施例繪製圖4A中的資料重組電路系統130所執行的多個操作之流程圖。於操作S410，拆分多個第二訊號為多個第二資料（例如為多個第二資料D2[1]～D2[x]）。如前所述，拆分電路411[1]可將第二訊號S2[1]拆分為多個第二資料D2[1]～D2[x]。依此類推，剩餘的多個資料選擇410[2]～410[x]可將剩餘的第二訊號S2[2]～S2[n]分別拆分為多個第二資料。
於操作S420，根據多個拆分訊號中的一對應者選擇該些第二資料中之一對應者為多個第一資料中的一對應者。以資料選擇電路410[1]為例，如圖4B所示，若拆分訊號SS[1]的數值為1，資料選擇電路410[1]可根據拆分訊號SS[1]自多個第二資料D2[1]～D2[x]選出第二資料D2[1]為第一資料D1。若拆分訊號SS[1]的數值為2，拆分電路411[1]可根據拆分訊號SS[1]自多個第二資料D2[1]～D2[x]選出第二資料D2[2]為第一資料D1。依此類推，若拆分訊號SS[1]的數值為x，資料選擇電路410[1]可根據拆分訊號SS[1]自多個第二資料D2[1]～D2[x]選出第二資料D2[x]為第一資料D1。或者，若拆分訊號SS[1]的數值不等於1～x中任一數值，拆分電路411[1]可將第一資料D1設定為一預設值（例如為，但不限於，0）。類似地，資料選擇電路410[2]可根據拆分訊號SS[2]自多個第二資料D2[1]～D2[x]選出一資料為第一資料D2，且資料選擇電路410[x]可根據拆分訊號SS[x]自多個第二資料D2[1]～D2[x]選出一資料為第一資料Dx。
於操作S430，輸出該些第一資料為第一偵錯資料。例如，如圖4A所示，多個資料選擇電路410[1]～410[x]可將選出的多個第一資料D1～Dx輸出為第一偵錯資料DO1。
藉由上述功能，可藉由設定多個拆分訊號SS[1]～SS[x]的數值在多個第二訊號S2[1]～S2[x]中每一者選取需要的資料，並將選出的多個資料重新組合為第一偵錯資料DO1。如此一來，使用者可經由外部儀器同時讀出晶片100中的多個功能性電路系統110[1]～110[n]中的x個電路系統之偵錯訊號。
圖5為根據本案一些實施例繪製圖1中的切換電路系統140所執行的多個操作之流程圖。於一些實施例中，切換電路系統140可由（但不限於）執行圖5的操作之至少一數位邏輯電路與/或至少一開關電路實施。
於操作S510-1，確認切換訊號S[1]是否為一預設邏輯值（例如為，但不限於，邏輯值1）。若切換訊號S[1]為預設邏輯值，執行操作S510-2。若切換訊號S[1]不為預設邏輯值，執行操作S510-3。於操作S510-2，經由輸出埠P[1]輸出第一偵錯資料DO1中的第一資料D1。於操作S510-3，經由輸出埠P[1]輸出至少一輸出訊號VO中的位元B[1]。
類似地，於操作S520-1，確認切換訊號S[2]是否為一預設邏輯值。若切換訊號S[2]為預設邏輯值，執行操作S520-2。若切換訊號S[2]不為預設邏輯值，執行操作S520-3。於操作S520-2，經由輸出埠P[2]輸出第一偵錯資料DO1中的第一資料D2。於操作S520-3，經由輸出埠P[2]輸出至少一輸出訊號VO中的位元B[2]。
依此類推，於操作S5y0-1，確認切換訊號S[y]是否為一預設邏輯值。若切換訊號S[y]為預設邏輯值，執行操作S5y0-2。若切換訊號S[y]不為預設邏輯值，執行操作S5y0-3。於操作S5y0-2，經由輸出埠P[y]輸出第一偵錯資料DO1中的第一資料Dy。於操作S5y0-3，經由輸出埠P[y]輸出至少一輸出訊號VO中的位元B[y]。
換言之，晶片100的各個輸出埠P[1]～P[y]可由多個切換訊號S[1]～S[y]中之一對應者控制。當多個切換訊號S[1]～S[y]中之該對應者具有預設邏輯值時，切換電路系統140可經由多個輸出埠P[1]～P[y]中的一對應輸出埠輸出第一偵錯訊號DO1中的一對應資料。或者，當多個切換訊號S[1]～S[y]中之該對應者未具有該預設邏輯值時，切換電路系統140可經由該對應輸出埠輸出至少一輸出訊號VO中的一對應位元。藉由上述設置方式，晶片100可在未增加額外的輸出埠下輸出偵錯訊號，以驗證晶片100的運作是否正確。
圖6A為根據本案一些實施例繪製的一種晶片600的示意圖。相較於圖1，於此例中，晶片600更包含移位電路系統610。移位電路系統610耦接於資料重組電路系統130以及切換電路系統140，並用以根據移位訊號SF選擇性地對第一偵錯資料DO1進行位元移位，以產生第二偵錯資料DO2。於一些實施例中，移位訊號SF用以指示第一偵錯DO1要被移位的位元個數。若多個輸出埠P[1]～P[y]中有一個輸出埠出現故障，或是多個輸出埠P[1]～P[y]的個數不足，可藉由設定移位訊號SF來對第一偵錯資料DO1中的多個第一資料D1～Dx進行位元移位，以經由有限個數的輸出埠輸出多個第一資料D1～Dx中欲觀察者或較重要的訊號為第二偵錯資料DO2的多個資料。如此，可確保欲觀察的偵錯訊號能夠被正確地讀出，以判斷晶片600是否出現錯誤。於一些實施例中，移位電路系統610可由（但不限於）執行圖6B的操作的至少一數位邏輯電路與/或移位暫存器電路實施。
圖6B為根據本案一些實施例繪製圖6A中的移位電路系統610所執行的多個操作之流程圖。於操作S610，確認移位訊號所匹配的數值。若有找出移位訊號所匹配的數值，執行操作S620。或者，若未找出移位訊號所匹配的數值，執行操作S640。於操作S620，根據移位訊號所匹配的數值對第一偵錯資料進行位元移位。於操作S630，將處理後的第一偵錯資料輸出為第二偵錯資料。於操作S640，直接將第一偵錯資料輸出為第二偵錯資料。
例如，移位電路系統610可依序確認移位訊號SF是否等於多個數值0～x中之一者，以找出移位訊號SF所匹配的數值。例如，若移位訊號SF等於0，移位電路系統610可確認移位訊號SF所匹配的數值為0。若移位訊號SF等於1，移位電路系統610可確認移位訊號SF所匹配的數值為1。依此類推，若移位訊號SF等於x，移位電路系統610可確認移位訊號SF所匹配的數值為x。
接著，移位電路系統610可根據移位訊號SF所匹配的數值對第一偵錯資料DO1中的多個第一資料D1～Dx進行右移位。例如，若移位訊號SF所匹配的數值為0，移位電路系統610不對第一偵錯資料DO1進行右移位。於此條件下，第一偵錯資料DO1可表示為[Dx, Dx-1,…, D2, D1]（如圖6A所示），且移位電路系統610可將第一偵錯資料DO1輸出為第二偵錯資料DO2。或者，若移位訊號SF所匹配的數值為1，移位電路系統610對第一偵錯資料DO1右移1位元。於此條件下，經右移的第一偵錯資料DO1可表示為[D1, Dx, Dx-1,…, D2]，且移位電路系統610可將移位後的第一偵錯資料DO1輸出為第二偵錯資料DO2。依此類推，若移位訊號SF所匹配的數值為x，移位電路系統610對第一偵錯資料DO1右移x位元。於此條件下，經右移的第一偵錯資料DO1可表示為[Dx-1,…, D2, D1, Dx]，且移位電路系統610可將移位後的第一偵錯資料DO1輸出為第二偵錯資料DO2。
或者，若移位電路系統610確認移位訊號SF不等於多個數值1～x中之一者，代表移位訊號SF可能不正確。於此條件下，移位電路系統610不對第一偵錯資料DO1進行右移位，故第一偵錯資料DO1仍可表示為[Dx, Dx-1,…, D2, D1]。移位電路系統610可將第一偵錯資料DO1直接輸出為第二偵錯資料DO2。上述的例子以右移位為例說明，但本案並不以此為限。於不同實施例中，移位電路系統610亦可設置為對第一偵錯資料DO1進行左移位。
在前述的各實施例中，多個地址訊號ADR[1]～ADR[x]、多個拆分訊號SS[1]～SS[x]、多個切換訊號S[1]～S[y]與/或移位訊號SF可儲存於晶片100（或晶片600）中的至少一暫存器電路（未示出）。使用者可利用外部儀器與/或可程式化邏輯陣列（FPGA）等方式設定輸入多個地址訊號ADR[1]～ADR[x]、多個拆分訊號SS[1]～SS[x]、多個切換訊號S[1]～S[y]與/或移位訊號SF之數值，以自晶片100（或晶片600）讀取出欲觀察的偵錯訊號。
圖7為根據本案一些實施例所繪製的一種晶片偵錯方法700的流程圖。於操作S710，根據複數個地址訊號輸出複數組偵錯訊號中的複數個第一訊號，其中該些偵錯訊號分別由一晶片的複數個功能性電路系統產生。於操作S720，根據該些地址訊號自該些第一訊號中選出複數個第二訊號。於操作S730，根據複數個拆分訊號自該些第二訊號中選出複數個第一資料，並輸出該些第一資料為一第一偵錯資料，其中該些第一資料中每一者為該些第二訊號中之一對應訊號的部分資料。於操作S740，根據複數個切換訊號決定是否經由該晶片的複數個輸出埠輸出該第一偵錯資料或是關聯於該些功能性電路系統的至少一輸出訊號。
上述多個操作可參照前述各實施例之說明理解，故於此不再重複贅述。藉由上述多個操作，使用者可選擇性地獲取晶片中不同電路系統中的偵錯訊號，並經由示波器或是邏輯分析儀分析該些偵錯訊號以確認晶片中的錯誤來源。如此，可在未使用額外輸出埠下讀取出大量偵錯訊號，以提高晶片驗證的效率。
在圖2C、圖3B、圖4B、圖5、圖6B與/或圖7中的多個操作僅為示例，並非限定需依照此示例中的順序執行。在不違背本案的各實施例的操作方式與範圍下，在上述圖式中的各種操作當可適當地增加、替換、省略或以不同順序執行。或者，在上述圖式中的一或多個操作可以是同時或部分同時執行。
綜上所述，在本案一些實施例中的具有偵錯功能的晶片與晶片偵錯方法可在有限數量的輸出埠下選擇性地切換所輸出的偵錯訊號，進而提高晶片驗證的效率。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100:晶片 110[1]~110[n]:功能性電路系統 111[1]~111[n]:功能性電路 112[1]~112[n]:解碼電路 120:選擇電路系統 130:資料重組電路系統 140:切換電路系統 150:輸出電路系統 210:查表電路 220:比對電路 310[1]~310[x]:選擇電路 410[1]~410[x]:資料選擇電路 411[1]:拆分電路 412[1]:重組電路 600:晶片 610:移位電路系統 700:晶片偵錯方法 1~A1, A1+1~A2+A1, A1+A2+…+1~A1+A2+…+An:地址 ADR:對應地址訊號 ADR[1]~ADR[x]:地址訊號 B[1]~B[y]:位元 D1~Dx, Dy:第一資料 DB[1]~DB[n]:一組偵錯訊號 DO1:第一偵錯資料 DO2:第二偵錯資料 F1~Fn:預設旗標值 P[1]~P[y]:輸出埠 S[1]~S[y]:切換訊號 S1[1]~S1[n]:第一訊號 S2[1]~S2[x]:第二訊號 S210, S220, S230, S310, S320, S330, S410, S420, S430:操作 S510-1, S510-2, S510-3, S520-1, S520-2, S520-3, S5y0-1, S5y0-2, S5y0-3:操作 S610, S620, S630, S640, S710, S720, S730, S740:操作 SF:移位訊號 SS[1]~SS[x]:拆分訊號 VO:至少一輸出訊號 d1[1]~d1[A1-1], d2[1]~d2[A2-1], dn[1]~dn[An-1]:偵錯訊號
［圖1］為根據本案一些實施例繪製一種晶片的示意圖； ［圖2A］為根據本案一些實施例繪製圖1中的多個解碼電路與多組偵錯訊號之間的對應關係之示意圖； ［圖2B］為根據本案一些實施例繪製圖1中的解碼電路的示意圖； ［圖2C］為根據本案一些實施例繪製圖2B中的解碼電路所執行的多個操作之流程圖； ［圖3A］為根據本案一些實施例繪製圖1中的選擇電路系統的示意圖； ［圖3B］為根據本案一些實施例繪製圖3A中的選擇電路所執行的多個操作之流程圖； ［圖4A］為根據本案一些實施例繪製圖1中的資料重組電路系統的示意圖； ［圖4B］為根據本案一些實施例繪製圖4A中的資料重組電路系統所執行的多個操作之流程圖； ［圖5］為根據本案一些實施例繪製圖1中的切換電路系統所執行的多個操作之流程圖； ［圖6A］為根據本案一些實施例繪製的一種晶片的示意圖； ［圖6B］為根據本案一些實施例繪製圖6A中的移位電路系統所執行的多個操作之流程圖；以及 ［圖7］為根據本案一些實施例所繪製的一種晶片偵錯方法的流程圖。
100:晶片
110[1]~110[n]:功能性電路系統
111[1]~111[n]:功能性電路
112[1]~112[n]:解碼電路
120:選擇電路系統
130:資料重組電路系統
140:切換電路系統
150:輸出電路系統
ADR[1]~ADR[x]:地址訊號
B[1]~B[y]:位元
D1~Dx,Dy:第一資料
DB[1]~DB[n]:一組偵錯訊號
DO1:第一偵錯資料
P[1]~P[y]:輸出埠
S[1]~S[y]:切換訊號
S1[1]~S1[n]:第一訊號
S2[1]~S2[x]:第二訊號
SF:移位訊號
SS[1]~SS[x]:拆分訊號
VO:至少一輸出訊號

Claims (10)

  1. 一種具有偵錯功能的晶片，包含： 複數個功能性電路系統，用以分別產生複數組偵錯訊號，其中該些功能性電路系統中每一者包含一解碼電路，該解碼電路用以儲存該些組偵錯訊號中的一對應組偵錯訊號，並根據複數個地址訊號中的一對應地址訊號輸出該對應組偵錯訊號中的一對應偵錯訊號為複數個第一訊號中的一對應訊號； 一選擇電路系統，用以根據該些地址訊號自該些第一訊號中選出複數個第二訊號； 一資料重組電路系統，用以根據複數個拆分訊號自該些第二訊號中選出複數個第一資料，並輸出該些第一資料為一第一偵錯資料，其中該些第一資料中每一者為該些第二訊號中之一對應訊號的部分資料；以及 一切換電路系統，用以根據複數個切換訊號決定是否經由複數個輸出埠輸出該第一偵錯資料或是關聯於該些功能性電路系統的至少一輸出訊號。
  2. 如請求項1之具有偵錯功能的晶片，其中該些組偵錯訊號中的所有偵錯訊號具有相同位元數。
  3. 如請求項1之具有偵錯功能的晶片，其中該些組偵錯訊號分別對應於依序遞增的複數個地址範圍，且該解碼電路更用以依序確認該些地址訊號是否匹配該些地址範圍中的一對應地址範圍以選出該對應地址訊號。
  4. 如請求項1之具有偵錯功能的晶片，其中該解碼電路更用以儲存一預設旗標值，且當該對應地址訊號為一預設地址時，該解碼電路用以輸出該預設旗標值為該些第一訊號中的該對應訊號，以驗證該解碼電路是否有正確輸出該些第一訊號中的該對應訊號。
  5. 如請求項1之具有偵錯功能的晶片，其中該些組偵錯訊號分別對應於依序遞增的複數個地址範圍，該些選擇電路系統包含複數個選擇電路，且該些選擇電路每一者用以比對該些地址訊號中之一對應者與該些地址範圍，以自該些第一訊號中選出該些第二訊號中之一對應者。
  6. 如請求項1之具有偵錯功能的晶片，其中該資料重組電路系統包含複數個資料選擇電路，且該些資料選擇電路中每一者用以拆分該些第二訊號中的一對應者為複數個第二資料，並根據該些拆分訊號中的一對應者自該些第二資料選出一對應資料以作為該些第一資料中的一對應者。
  7. 如請求項1之具有偵錯功能的晶片，其中該切換電路系統用以根據該些切換訊號中之一對應者決定是否經由該些輸出埠中的一對應者輸出該第一偵錯資料中的一對應資料或是該至少一輸出訊號中的一對應位元。
  8. 如請求項1之具有偵錯功能的晶片，更包含： 一移位電路系統，用以根據一移位訊號選擇性地對該第一偵錯資料進行位元移位，以產生一第二偵錯資料， 其中該切換電路系統更用以根據該些切換訊號決定是否經由該些輸出埠輸出該第二偵錯資料中的一對應資料或是該至少一輸出訊號中的一對應位元。
  9. 如請求項8之具有偵錯功能的晶片，其中該移位訊號用以指示該第一偵錯資料要被移位的位元個數。
  10. 一種晶片偵錯方法，包含： 根據複數個地址訊號輸出複數組偵錯訊號中的複數個第一訊號，其中該些組偵錯訊號分別由一晶片的複數個功能性電路系統產生； 根據該些地址訊號自該些第一訊號中選出複數個第二訊號； 根據複數個拆分訊號自該些第二訊號中選出複數個第一資料，並輸出該些第一資料為一第一偵錯資料，其中該些第一資料中每一者為該些第二訊號中之一對應訊號的部分資料；以及 根據複數個切換訊號決定是否經由該晶片的複數個輸出埠輸出該第一偵錯資料或是關聯於該些功能性電路系統的至少一輸出訊號。
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