TW202320275A - 半導體元件及其形成方法 - Google Patents

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許宏任
張豐願
陳碩懋
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Abstract

一種半導體元件包括第一半導體晶粒。該半導體元件包括設置在第一半導體晶粒之第一側上方且包括多個層的重佈線結構。多個層中的至少一第一者包括第一電源/接地平面，嵌入介電材料中且配置以為第一半導體晶粒提供第一供應電壓。第一電源/接地平面封入可操作地耦合至第一半導體晶粒的多個第一導電結構以及散佈在多個第一導電結構周圍的多個第二導電結構。

Description

半導體元件及其製造方法
無
由於各種電子部件（例如電晶體、二極體、電阻器、電容器等）的積體密度不斷改善，半導體產業經歷了快速增長。就絕大部分而言，這種積體密度的改善源自於最小特徵尺寸的反覆減少（例如朝向次奈米節點縮小半導體製程節點），允許更多部件可以整合至給定區域中。隨著最近對小型化、更高速、更大頻寬以及更低耗電與延遲的需求增長，對更小且更具創新的半導體晶粒封裝技術的需要也在增長。
無
以下揭露內容提供用於實施本揭露之不同特徵的許多不同實施方式或實施例。以下描述部件及排列之特定實施方式以簡化本揭露。當然，此些僅為實施方式且並不意欲為限制。舉例來說，在以下敘述中，形成第一特徵在第二特徵上方或之上可以包含第一和第二特徵直接接觸形成的實施方式，並且還可以包含在第一和第二特徵之間形成附加特徵的實施方式，使得第一和第二特徵可以不直接接觸。此外，本揭露可以在各種實施方式中重複參考數字和/或字母。該重複是出於簡單和清楚的目的且其本身並不指示所敘述的各種實施方式和/或配置之間的關係。
此外，為了便於描述，可在本文中使用像是「在……下面（beneath）」、「在……下方（below）」、「下部（lower）」、「在……之上（above）」、「上部（upper）、「頂部（top）」、「底部（bottom）」及其類似術語之空間相對術語，以描述如諸圖中所繪示之一個元件或特徵與另一（另一些）元件或特徵的關係。除了諸圖中所描繪之定向以外，此些空間相對術語意欲涵蓋元件在使用中或操作中之不同定向。元件可以其他方向（旋轉90度或以其他方向）且可同樣相應地解釋本文中所使用之空間相對描述詞。
隨著半導體技術進一步發展，封裝的半導體元件如三維積體電路（3DIC）已經出現成為有效的替代方案，以進一步減少半導體元件的物理尺寸。在封裝的（例如堆疊的）半導體元件中，主動電路（例如邏輯電路、記憶體、處理器電路等）在不同半導體晶圓或晶粒上製造。兩個或更多個這些半導體晶粒可能被並列地安裝或相互堆疊，以進一步減少半導體元件的封裝尺寸（form factor）。
為了形成這樣包括多個半導體晶粒的封裝半導體元件，通常使用電耦合至那些半導體晶粒的重佈線結構。通常，封裝半導體元件的重佈線結構配置以允許半導體晶粒的連接器（例如輸入/輸出墊）在封裝半導體元件的其他位置為可用的，舉例來說，以便在必要時更好地取用連接器。這樣的重佈線結構通常包括多個相互堆疊的重佈線層。嵌入介電材料中的每一層重佈線層包括電耦合至相鄰之重佈線層的多個導電結構。一或多個導電結構配置以為一或多個相應的半導體晶粒提供供應電壓（有時被稱為電源/接地平面），並且一些導電結構配置以傳送訊號至相應的半導體晶粒和/或從相應的半導體晶粒傳送訊號（有時稱為訊號路由路徑）。
在現有的技術中，電源/接地平面通常形成為佔據相應的重佈線層面積之相對大部位的平面，其中訊號路由路徑在大平面內各自設置在相對緊密的間距內（例如大約10微米）。如此一來，可以減少封裝半導體元件的總電阻和總面積。然而，如此緊密的間距可以導致非期望的電容（例如寄生電容）和/或電感。這些非期望的電容和/或電感可能對重佈線結構的各種傳輸性能（例如散射參數）產生不利影響，並進而整體地影響封裝半導體元件，舉例來說，當訊號以相對高的頻率在那些訊號路由路徑上傳輸時。因此，現有的封裝半導體元件在許多方面都不完全令人滿意。
本揭露提供解決上述問題的重佈線結構之各種實施方式。在各種實施方式中，如本文所揭露的，重佈線結構的每一層重佈線層允許其相應的訊號路由路徑以相對大的間距彼此間隔開，同時保持小的重佈線層總面積。舉例來說，重佈線層包括散佈在各個訊號路由路徑周圍的多個波卡圓點狀導電結構。這些波卡圓點狀導電結構是電氣浮接的（即自任何供應電壓電分離）。藉由在訊號路由路徑周圍形成這樣的浮接點狀導電結構，可以允許訊號路由路徑以相對大的間距（例如大約20微米或更大）彼此間隔開，同時滿足先進技術節點中的各種設計規則，例如電氣規則檢查（Electrical Rule Checking, ERC）、設計規則檢查（Design Rule Checking, DRC）。因此，即使訊號以高頻（例如從數百百萬赫茲到數百十億赫茲）在訊號路由路徑上傳輸，重佈線結構的各種散射參數相關的性質，例如介入損耗（insertion loss）、回波損耗（return loss），也可以得到改善或至少不受影響。此外，在各種實施方式中，所揭露的重佈線結構可以選擇性地包括從電源/接地平面封入訊號路由路徑（和浮接點狀導電結構）的保護環結構以及設置在訊號路由路徑之間的一或多個電源/接地參考結構。使用這樣的保護環和/或電源/接地參考結構，可以顯著地抑制訊號路由路徑之間的串音，可以進一步加強實施重佈線結構之封裝半導體元件的整體性能。
第1圖為繪示根據各種實施方式的示例重佈線結構100的示意圖。舉例來說，第1圖繪示示例重佈線結構100的一部位的剖面圖（例如沿著在X方向和Z方向上展開的平面剖切的剖面）。應當理解，為了說明的目的，簡化了第1圖的重佈線結構100。因此，重佈線結構100可以包括任意各種其他部件或特徵，同時保持在本揭露的範圍內。
如圖所示，重佈線結構100包括多個重佈線層102、層112、…、層122。儘管示出了三層，但應當理解，重佈線結構100可以包括任意數量的重佈線層，同時保持在本揭露的範圍內。在各種實施方式中，重佈線結構100可以提供導電圖案，允許用於封裝半導體元件（有時稱為封裝）的引腳輸出接觸圖案（pin-out contact pattern）不同於一或多個半導體晶粒上的連接器圖案。換言之，重佈線結構100可以重新分佈或以其他方式重新排列多個第一連接器的第一圖案作為多個第二連接器的第二圖案。重佈線層102至層122中的每一層包括嵌入介電材料中的多個導電結構（例如導線、導通孔），其中橫跨不同重佈線層102至層122的導電結構可以共同形成這樣的導電圖案。
舉例來說，在第1圖中，重佈線層102包括導線103、導線104和導線105以及導通孔106、導通孔107和導通孔108；重佈線層112包括導線113、導線114和導線115以及導通孔116、導通孔117和導通孔118；並且重佈線層122包括導線123、導線124、導線125和導線126以及導通孔127、導通孔128、導通孔129和導通孔130。如下文將進一步詳述的，如本文所揭露的，每一個導線和導通孔基本上由金屬材料組成，並被嵌入至介電材料中或以其他方式被介電材料圍繞。換言之，重佈線層102至層122中的每一層在介電材料內嵌入多個導線和多個導通孔。
根據各種實施方式，重佈線層102到層122之一的導線可以通過至少一個導通孔耦合（例如電耦合）至其他上部或下部重佈線層102到層122中的任何一層的導線。作為代表性實施例，導通孔106將上覆的（或上部）導線113電耦合至下層（或下部）導線103。此外，導線可以各自沿著任何方向延伸，例如形成為具有沿著某個橫向方向延伸的縱向方向的線、形成為具有多個部位的圖案，每個部位分別沿著不同的橫向方向延伸或形成為沿著兩個橫向方向延伸的平面。如此一來，這些導線和導通孔可以共同形成導電圖案。
此外，由導線和導通孔構成的這樣的導電圖案可以將形成在重佈線結構100之第一側100A上的第一連接器圖案轉換為形成在重佈線結構100之第二側100B上的第二連接器圖案。舉例來說，分別耦合至導通孔127到導通孔130的多個第一連接器（在第1圖中未示出）可以形成第一連接器圖案。第一連接器圖案可以配置以可操作地耦合（例如電耦合）至多個半導體晶粒（將在下文進一步詳述）。第一連接器圖案通過由至少一些導線和導通孔構成的導電圖案，可以轉換為由多個第二連接器（在第1圖中未示出）形成的第二連接器圖案。這些第二連接器分別耦合至導線103到導線105。第二連接器圖案可以配置以可操作地耦合（例如電耦合）至基材（將在下文進一步詳述）。這樣的第一/第二連接器可以各自包括焊球、金屬柱、控制塌陷晶片連接（controlled collapse chip connection, C4）凸塊、微凸塊、化學鎳鈀浸金（electroless nickel-electroless palladium-immersion gold, ENEPIG）技術形成的凸塊、矽/基材貫通孔（through silicon/substrate via）、它們的組合（例如具有焊球附接其上的金屬柱）等。因此，重佈線結構100允許多個半導體晶粒（每個可以具有特定功能，例如邏輯晶粒、記憶體晶粒等）整合在單個基材上，從而形成封裝的半導體元件。
第2圖和第3圖分別為繪示根據各種實施方式的第1圖之重佈線結構100之重佈線層之一的示例俯視圖。舉例來說，第2圖和第3圖中的重佈線層200和重佈線層300可以各自代表其相應的導線之佈局設計的俯視圖。應當理解，為了說明的目的，簡化了第2圖和第3圖中的重佈線層200和重佈線層300。因此，第2圖和第3圖中的重佈線層200和重佈線層300可以包括任意各種其他部件或特徵（例如圖案），同時保持在本揭露的範圍內。
首先參考第2圖，重佈線層200包括由（例如晶片或封裝）邊界203界定的介電材料（或層）202。重佈線層200進一步包括多個導電結構，每個導電結構被介電層202各自的部位封入。舉例來說，重佈線層200包括：電源/接地平面204、多個第一高速（high-speed, HS）訊號路由路徑206A、多個第二HS訊號路由路徑206B、多個第一點狀導電結構208A、多個第二點狀導電結構208B、第一電源/接地參考結構210A、第二電源/接地參考結構210B、多個第一非高速（non-high-speed, NHS）訊號路由路徑216A、第二NHS訊號路由路徑216B以及多個第三NHS訊號路由路徑216C。在一些實施方式中，第2圖中所示的每一個導電結構都可以是第1圖的導線的實施方式。
舉例來說，電源/接地平面204可以形成為在X方向和Y方向上展開的平面。在一些實施方式中，電源/接地平面204配置以為至少一個電耦合的半導體晶粒提供供應電壓，例如汲極電壓（Voltage Drain Drain, VDD）、源極電壓（Voltage Source Source, VSS）。換言之，電源/接地平面204可以承載電源供應電壓。這樣的電源/接地平面204可以封入或以其他方式圍繞第一HS訊號路由路徑206A和第二HS訊號路由路徑206B。第一HS訊號路由路徑206A和第二HS訊號路由路徑206B各自配置以傳輸、接收或以其他方式承載在相對高頻率（例如從數百百萬赫茲到數百十億赫茲，取決於相應的電路設計）操作之訊號，用於至少一個電耦合的半導體晶粒。儘管HS訊號路由路徑206A-B在第2圖中各自形成為馬蹄狀結構，但應當理解，HS訊號路由路徑206A-B可以形成為任意各種其他結構（例如正方形、矩形、線等），同時保持在本揭露的範圍內。
此外，第一HS訊號路由路徑206A（通常配置以承載類似訊號，例如可操作地耦合至半導體晶粒的類似部件）可能被第一點狀導電結構208A圍繞；而第二HS訊號路由路徑206B（通常配置以承載類似訊號，例如可操作地耦合至半導體晶粒的類似部件）可能被第二點狀導電結構208B圍繞。第一點狀導電結構208A可能散佈在第一HS訊號路由路徑206A周圍（例如形成波卡圓點圖案）；而第二點狀導電結構208B可能散佈在第二HS訊號路由路徑206B周圍（例如形成波卡圓點圖案）。具體在第2圖的實施例中，第一點狀導電結構208A的第一子集圍繞第一HS訊號路由路徑206A中的兩個相鄰者；第一點狀導電結構208A的第二子集圍繞第一HS訊號路由路徑206A中的另外兩個相鄰者；第二點狀導電結構208B的第一子集圍繞第二HS訊號路由路徑206B中的兩個相鄰者；而第二點狀導電結構208B的第二子集圍繞第二HS訊號路由路徑206B中的另外兩個相鄰者。
在各種實施方式中，第一點狀導電結構208A和第二點狀導電結構208B為各自電氣浮接的（即自任何供應電壓電分離）。藉由這種緊密圍繞相應之HS訊號路由路徑的浮接點狀導電結構，可以滿足HS訊號路由路徑所遵循的各種設計規則，即使HS訊號路由路徑的尺寸繼續縮小。舉例來說，在HS訊號路由路徑與周圍點狀導電結構中最接近者之間的橫向間距可能等於或接近HS訊號路由路徑所遵循的設計規則所指定的最小距離。因此，可以最佳化地調整兩個相鄰的HS訊號路由路徑之間的橫向間距，同時滿足設計規則。在一個非限制性的實施例中，第2圖中所示的兩個相鄰的第一HS訊號路由路徑206A之間的最小間距207可以最佳化或以其他方式調整至等於或大於約20微米，基於重佈線層200可操作地耦合至的半導體晶粒的先進技術節點（例如個位數奈米或甚至次奈米）。
在各種實施方式中，第一電源/接地參考結構210A和第二電源/接地參考結構210B各自連結至電源供應電壓，例如藉由與電源/接地平面204合併，以便為HS訊號路由路徑206A/206B提供電源/接地參考或訊號參考。第一電源/接地參考結構210A可以設置在第一HS訊號路由路徑206A周圍；而第二電源/接地參考結構210B可以設置在第二HS訊號路由路徑206B周圍。舉例來說，在第2圖中，第一電源/接地參考結構210A沿Y方向延伸，具有將第一HS訊號路由路徑206A的第一子集和第一HS訊號路由路徑206A的第二子集分離的突起物；而第二電源/接地參考結構210B沿Y方向延伸，具有將第二HS訊號路由路徑206B的第一子集和第二HS訊號路由路徑206B的第二子集分離的突起物。在另一個實施例（未示出）中，第一電源/接地參考結構210A可以沿Y方向延伸，具有觸及第一HS訊號路由路徑206A之一的突起物；而第二電源/接地參考結構210B可以沿Y方向延伸，具有觸及第二HS訊號路由路徑206B之一的突起物。
此外，在第2圖的實施例中，電源/接地平面204可以具有諸如212的部位，用作HS訊號路由路徑206A和206B的保護環（以下稱為「保護環212」）。換言之，保護環212和電源/接地平面204合併在第2圖的示例重佈線層200中。在這樣的實施方式中，保護環212可能連結至與電源/接地平面204相同的電位。在各種實施方式中，保護環212可能配置以避免在訊號路由路徑的相鄰組之間的串音，例如第一HS訊號路由路徑206A或第二HS訊號路由路徑206B的任何組與訊號路由路徑的相鄰組之間的串音。舉例來說，保護環212可以將第一HS訊號路由路徑206A和第二HS訊號路由路徑206B從第一NHS訊號路由路徑216A、第二NHS訊號路由路徑216B和第三NHS訊號路由路徑216C隔離。此外，在一些實施方式中，保護環212可以包括在兩組HS訊號路由路徑206A和HS訊號路由路徑206B之間延伸（或將其分離）的部位213，兩組HS訊號路由路徑可能分別承載異相位訊號。為了容納浮接點狀導電結構208A和浮接點狀導電結構208B，可以調整在HS訊號路由路徑206A/206B和保護環212之間的最小間距215。在一個非限制性的實施例中，間距215可以等於或大於約20微米，基於重佈線層200可操作地耦合至的半導體晶粒的先進技術節點（例如個位數奈米或甚至次奈米）。
電源/接地平面204可以進一步封入或以其他方式圍繞第一NHS訊號路由路徑216A、第二NHS訊號路由路徑216B以及第三NHS訊號路由路徑216C。第一NHS訊號路由路徑216A、第二NHS訊號路由路徑216B以及第三NHS訊號路由路徑216C各自配置以傳輸、接收或以其他方式承載在相對低頻率（例如從零赫茲到大約一百赫茲，取決於相應的電路設計）操作之訊號，用於至少一個電耦合的半導體晶粒。通常，HS訊號路由路徑被形成為具有比NHS訊號路由路徑的尺寸更小的尺寸。舉例來說，在第2圖中，第一NHS訊號路由路徑216A各自沿X方向延伸的距離實質上大於HS訊號路由路徑206A/B在任何橫向方向上延伸的距離。在另一個實施例中，第二NHS訊號路由路徑216B具有多個部位，每個部位沿X方向或Y方向延伸的距離實質上大於HS訊號路由路徑206A/B在任何橫向方向上延伸的距離。在另一個實施例中，第三NHS訊號路由路徑216C各自沿Y方向延伸的距離實質上大於HS訊號路由路徑206A/B在任何橫向方向上延伸的距離。應當理解，NHS訊號路由路徑216A-C可以各自形成為任意各種其他結構，同時保持在本揭露的範圍內。
接下來參考第3圖，重佈線層300包括由（例如晶片或封裝）邊界303界定的介電材料（或層）302。重佈線層300進一步包括多個導電結構，每個導電結構被介電層302各自的部位封入。舉例來說，重佈線層300包括：電源/接地平面304、多個第一高速（HS）訊號路由路徑306A、多個第二HS訊號路由路徑306B、多個第一點狀導電結構308A、多個第二點狀導電結構308B、第一電源/接地參考結構310A、第二電源/接地參考結構310B、保護環312、多個第一非高速（NHS）訊號路由路徑316A、第二NHS訊號路由路徑316B以及多個第三NHS訊號路由路徑316C。在一些實施方式中，第3圖中所示的每一個導電結構都可以是第1圖的導線的實施方式。
舉例來說，電源/接地平面304可以形成為在X方向和Y方向上展開的平面。在一些實施方式中，電源/接地平面304配置以為至少一個電耦合的半導體晶粒提供供應電壓，例如VDD、VSS。換言之，電源/接地平面304可以承載電源供應電壓。這樣的電源/接地平面304可以封入或以其他方式圍繞第一HS訊號路由路徑306A和第二HS訊號路由路徑306B。第一HS訊號路由路徑306A和第二HS訊號路由路徑306B各自配置以傳輸、接收或以其他方式承載在相對高頻率（例如從數百百萬赫茲到數百十億赫茲，取決於相應的電路設計）操作之訊號，用於至少一個電耦合的半導體晶粒。儘管HS訊號路由路徑306A-B在第3圖中各自形成為馬蹄狀結構，但應當理解，HS訊號路由路徑306A-B可以形成為任意各種其他結構（例如正方形、矩形、線等），同時保持在本揭露的範圍內。
此外，第一HS訊號路由路徑306A（通常配置以承載類似訊號，例如可操作地耦合至半導體晶粒的類似部件）可能被第一點狀導電結構308A圍繞；而第二HS訊號路由路徑306B（通常配置以承載類似訊號，例如可操作地耦合至半導體晶粒的類似部件）可能被第二點狀導電結構308B圍繞。第一點狀導電結構308A可能散佈在第一HS訊號路由路徑306A周圍（例如形成波卡圓點圖案）；而第二點狀導電結構308B可能散佈在第二HS訊號路由路徑306B周圍（例如形成波卡圓點圖案）。具體在第3圖的實施例中，第一點狀導電結構308A的第一子集圍繞第一HS訊號路由路徑306A中的兩個相鄰者；第一點狀導電結構308A的第二子集圍繞第一HS訊號路由路徑306A中的另外兩個相鄰者；第二點狀導電結構308B的第一子集圍繞第二HS訊號路由路徑306B中的兩個相鄰者；而第二點狀導電結構308B的第二子集圍繞第二HS訊號路由路徑306B中的另外兩個相鄰者。
在各種實施方式中，第一點狀導電結構308A和第二點狀導電結構308B為各自電氣浮接的（即自任何供應電壓電分離）。藉由這種緊密圍繞相應之HS訊號路由路徑的浮接點狀導電結構，可以滿足HS訊號路由路徑所遵循的各種設計規則，即使HS訊號路由路徑的尺寸繼續縮小。舉例來說，在HS訊號路由路徑與周圍點狀導電結構中最接近者之間的橫向間距可能等於或接近HS訊號路由路徑所遵循的設計規則所指定的最小距離。因此，可以最佳化地調整兩個相鄰的HS訊號路由路徑之間的橫向間距，同時滿足設計規則。在一個非限制性的實施例中，第3圖中所示的兩個相鄰的第一HS訊號路由路徑306A之間的最小間距307可以最佳化或以其他方式調整至等於或大於約20微米，基於重佈線層300可操作地耦合至的半導體晶粒的先進技術節點（例如個位數奈米或甚至次奈米）。
在各種實施方式中，第一電源/接地參考結構310A和第二電源/接地參考結構310B各自連結至電源供應電壓，例如藉由耦合至電源/接地平面304，以便為HS訊號路由路徑306A/306B提供電源/接地參考或訊號參考。第一電源/接地參考結構310A可以設置在第一HS訊號路由路徑306A周圍；而第二電源/接地參考結構310B可以設置在第二HS訊號路由路徑306B周圍。舉例來說，在第3圖中，第一電源/接地參考結構310A沿Y方向延伸，具有將第一HS訊號路由路徑306A的第一子集和第一HS訊號路由路徑306A的第二子集分離的突起物；而第二電源/接地參考結構310B沿Y方向延伸，具有將第二HS訊號路由路徑306B的第一子集和第二HS訊號路由路徑306B的第二子集分離的突起物。
在第3圖的實施例中，HS訊號路由路徑306A和306B可以進一步被保護環312圍繞，保護環312被電源/接地平面304圍繞。在第3圖的示例重佈線層300中，保護環312和電源/接地平面304彼此隔離。在這樣的實施方式中，保護環312可能連結至與電源/接地平面304相同或不同的電位。在各種實施方式中，保護環312可能配置以避免在訊號路由路徑的相鄰組之間的串音，例如在第一HS訊號路由路徑306A或第二HS訊號路由路徑306B的任何組與訊號路由路徑的相鄰組之間的串音。舉例來說，保護環312可以將第一HS訊號路由路徑306A和第二HS訊號路由路徑306B從第一NHS訊號路由路徑316A、第二NHS訊號路由路徑316B和第三NHS訊號路由路徑316C隔離。此外，在一些實施方式中，保護環312可以包括在兩組HS訊號路由路徑306A和HS訊號路由路徑306B之間延伸（或將其分離）的部位313，兩組HS訊號路由路徑可能分別承載異相位訊號。為了容納浮接點狀導電結構308A和浮接點狀導電結構308B，可以調整HS訊號路由路徑306A/306B和保護環312之間的最小間距315。在一個非限制性的實施例中，間距315可以等於或大於約20微米，基於重佈線層300可操作地耦合至的半導體晶粒的先進技術節點（例如個位數奈米或甚至次奈米）。
電源/接地平面304可以進一步封入或以其他方式圍繞第一NHS訊號路由路徑316A、第二NHS訊號路由路徑316B以及第三NHS訊號路由路徑316C。第一NHS訊號路由路徑316A、第二NHS訊號路由路徑316B以及第三NHS訊號路由路徑316C各自配置以傳輸、接收或以其他方式承載在相對低頻率（例如從零赫茲到大約一百赫茲，取決於相應的電路設計）操作之訊號，用於至少一個電耦合的半導體晶粒。通常，HS訊號路由路徑被形成為具有比NHS訊號路由路徑的尺寸更小的尺寸。舉例來說，在第3圖中，第一NHS訊號路由路徑316A各自沿X方向延伸的距離實質上大於HS訊號路由路徑306A/B在任何橫向方向上延伸的距離。在另一個實施例中，第二NHS訊號路由路徑316B具有多個部位，每個部位沿X方向或Y方向延伸的距離實質上大於HS訊號路由路徑306A/B在任何橫向方向上延伸的距離。在另一個實施例中，第三NHS訊號路由路徑316C各自沿Y方向延伸的距離實質上大於HS訊號路由路徑306A/B在任何橫向方向上延伸的距離。應當理解，NHS訊號路由路徑316A-C可以各自形成為任意各種其他結構，同時保持在本揭露的範圍內。
第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖和第13圖分別為繪示根據各種實施方式的第1圖之重佈線結構100之重佈線層之一的其他示例俯視圖。同樣地，第4圖至第13圖中之重佈線層400、層500、層600、層700、層800、層900、層1000、層1100、層1200和層1300可以各自代表其相應導線之佈局設計的俯視圖。
應當理解，為了說明的目的，簡化了重佈線層400至層1300。因此，重佈線層400至層1300可以包括任意各種其他部件或特徵（例如圖案），同時保持在本揭露的範圍內。舉例來說，電源/接地平面和NHS訊號路由路徑（以及嵌入這些導電結構的介電層）未在任何示例重佈線層400到1300中示出。此外，重佈線層400到層1300中的每一者具有和重佈線層200和層300類似的HS訊號路由路徑和點狀導電結構的圖案（除了第12圖的重佈線層1200），因此，以下論述將集中在它們各自的保護環和/或電源/接地參考結構。
在第4圖中，重佈線層400包括HS訊號路由路徑406A-B和點狀導電結構408A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。此外，同樣地，重佈線層400包括電源/接地參考結構410A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。重佈線層400包括圍繞這些結構的保護環412。具體而言，保護環412完全地封入HS訊號路由路徑406A-B、點狀導電結構408A-B以及電源/接地參考結構410A-B。保護環412有時可以被稱為具有封閉端形狀。此外，保護環412包括分離第一HS訊號路由路徑406A和第二HS訊號路由路徑406B的部位413（類似於第2圖和第3圖中所示的延伸部位）。保護環412連接至電源/接地參考結構410A-B。保護環412可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第5圖中，重佈線層500包括HS訊號路由路徑506A-B和點狀導電結構508A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。此外，同樣地，重佈線層500包括電源/接地參考結構510A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。重佈線層500不包括圍繞這些結構的保護環。因此，HS訊號路由路徑506A-B和點狀導電結構508A-B中的每一者可能從相應的電源/接地平面隔離。
在第6圖中，重佈線層600包括HS訊號路由路徑606A-B和點狀導電結構608A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。此外，同樣地，重佈線層600包括電源/接地參考結構610A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。重佈線層600包括將第一HS訊號路由路徑606A、第一點狀導電結構608A以及第一電源/接地參考結構610A從第二HS訊號路由路徑606B、第二點狀導電結構608B以及第二電源/接地參考結構610B分離的保護環612。保護環612有時可以被稱為具有開口端形狀，例如「I」形。保護環612可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第7圖中，重佈線層700包括HS訊號路由路徑706A-B和點狀導電結構708A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。此外，同樣地，重佈線層700包括電源/接地參考結構710A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。重佈線層700包括保護環712，其具有：第一部位712A，延伸跨過HS訊號路由路徑706A-B、點狀導電結構708A-B以及電源/接地參考結構710A-B；以及第二部位712B，將HS訊號路由路徑706A、點狀導電結構708A以及電源/接地參考結構710A從HS訊號路由路徑706B、點狀導電結構708B以及電源/接地參考結構710B分離。保護環712有時可以被稱為具有開口端形狀。舉例來說，保護環712具有兩個「L」形在其各一分支（例如第二部位712B）合併的形狀。保護環712可以連接至電源/接地參考結構710A-B或從電源/接地參考結構710A-B隔離（如第7圖中所示）。保護環712可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第8圖中，重佈線層800包括HS訊號路由路徑806A-B和點狀導電結構808A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。此外，同樣地，重佈線層800包括電源/接地參考結構810A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。重佈線層800包括保護環812，其具有：第一部位812A，延伸跨過HS訊號路由路徑806A-B、點狀導電結構808A-B以及電源/接地參考結構810A-B；第二部位812B，將第一HS訊號路由路徑806A、第一點狀導電結構808A以及第一電源/接地參考結構810A從第二HS訊號路由路徑806B、第二點狀導電結構808B以及第二電源/接地參考結構810B分離；以及第三部位812C，延伸跨過HS訊號路由路徑806A-B、點狀導電結構808A-B以及電源/接地參考結構810A-B。第一部位812A與第三部位812C互相平行，第二部位812B在第一部位812A與第三部位812C各自的中點將兩者連接。因此，保護環812有時可以被稱為具有開口端形狀。舉例來說，保護環812具有兩個分別順時針和逆時針旋轉90度的「U」形且在其底邊（例如第二部位812B）合併的形狀。保護環812可以連接至電源/接地參考結構810A-B或從電源/接地參考結構810A-B隔離（如第8圖中所示）。保護環812可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第9圖中，重佈線層900包括HS訊號路由路徑906A-B和點狀導電結構908A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。此外，同樣地，重佈線層900包括電源/接地參考結構910A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。重佈線層900包括保護環912，其具有：第一部位912A，延伸跨過HS訊號路由路徑906A-B、點狀導電結構908A-B以及電源/接地參考結構910A-B；第二部分912B，將第一HS訊號路由路徑906A、第一點狀導電結構908A以及第一電源/接地參考結構910A從第二HS訊號路由路徑906B、第二點狀導電結構908B以及第二電源/接地參考結構910B分離；第三部位912C，延伸跨過HS訊號路由路徑906A-B、點狀導電結構908A-B以及電源/接地參考結構910A-B；第四部位912D和第五部位912E，分別連接到第一部位912A的兩端；以及第六部位912F和第七部位912G，分別連接到第三部位912C的兩端。第一部位912A與第三部位912C互相平行，第二部位912B在第一部位912A與第三部位912C各自的中點將兩者連接。因此，保護環912有時可以被稱為具有開口端形狀。舉例來說，保護環912具有兩個互為鏡像的「C」形且在其側邊（例如第二部位912B）合併的形狀。保護環912可以連接至電源/接地參考結構910A-B或從電源/接地參考結構910A-B隔離（如第9圖中所示）。保護環912可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第10圖中，重佈線層1000包括HS訊號路由路徑1006A-B和點狀導電結構1008A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。然而，重佈線層1000不包括任何電源/接地參考結構。重佈線層1000包括圍繞這些結構的保護環1012。具體而言，保護環1012完全地封入HS訊號路由路徑1006A-B和點狀導電結構1008A-B。保護環1012有時可以被稱為具有封閉端形狀。此外，保護環1012包括分離第一HS訊號路由路徑1006A和第二HS訊號路由路徑1006B的部位1013（類似於第2圖和第3圖中所示的延伸部位）。保護環1012可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第11圖中，重佈線層1100包括HS訊號路由路徑1106A-B和點狀導電結構1108A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑和點狀導電結構。此外，同樣地，重佈線層1100包括電源/接地參考結構1110A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。重佈線層1100包括圍繞這些結構的保護環1112。具體而言，保護環1112完全地封入HS訊號路由路徑1106A-B、點狀導電結構1108A-B以及電源/接地參考結構1110A-B。保護環1112有時可以被稱為具有封閉端形狀。此外，保護環1112包括分離第一HS訊號路由路徑1106A和第二HS訊號路由路徑1106B的部位1113（類似於第2圖和第3圖中所示的延伸部位）。保護環1112與電源/接地參考結構1110A-B隔離。保護環1112可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第12圖中，重佈線層1200包括HS訊號路由路徑1206A-B，類似於第2圖和第3圖中所示之HS訊號路由路徑。此外，同樣地，重佈線層1200包括電源/接地參考結構1210A-B，類似於第2圖和第3圖中所示之電源/接地參考結構。然而，根據另一些實施方式，重佈線層1200可能不包括第2圖和第3圖中所示之任何點狀導電結構。重佈線層1200包括圍繞這些結構的保護環1212。具體而言，保護環1212完全地封入HS訊號路由路徑1206A-B和電源/接地參考結構1210A-B。保護環1212有時可以被稱為具有封閉端形狀。此外，保護環1212包括分離第一HS訊號路由路徑1206A和第二HS訊號路由路徑1206B的部位1213（類似於第2圖和第3圖中所示的延伸部位）。保護環1212連接至電源/接地參考結構1210A-B。保護環1212可以與電源/接地平面合併（例如類似於保護環212）或與電源/接地平面隔離（例如類似於保護環312）。
在第13圖中，重佈線層1300包括多個「局部（local）」保護環1302A、環1302B、環1302C、環1302D、環1302E以及環1302F，每個保護環實質上類似於完全地圍繞多個HS訊號路由路徑且具有進一步將HS訊號路由路徑之第一子集從HS訊號路由路徑之第二子集分離之延伸部位的保護環412（參見第4圖）。在一些實施方式中，在晶片或封裝邊界1301內，重佈線層1300可以包括沿著邊界1301排列之「全局」保護環1304。全局保護環1304可以封入連接至局部保護環1302A-F或從局部保護環1302A-F隔離的電源/接地平面。
第14圖為繪示根據本揭露之各種實施方式的形成重佈線結構之至少一部位的實施方法1400的流程圖。舉例來說，可以執行方法1400的至少一些操作（或步驟），以製造（fabricate）、製成（make）或以其他方式形成具有多個重佈線層的重佈線結構，每一層重佈線層包括多個HS訊號路由路徑，每個HS訊號路由路徑被多個浮接點狀導電結構圍繞。此外，如參照第2圖至第13圖所討論的，可以在方法1400的一或多個操作中使用示例佈局，以形成所揭露的重佈線結構。
需強調的是，方法1400僅為實施例，並不意欲於限制本揭露。因此，應當理解，可以在第14圖的方法1400之前、期間和之後提供附加的操作，並且一些其他操作在此僅作簡要說明。在一些實施方式中，方法1400的操作可能與示例重佈線結構1500的一部位的剖面圖相關，示例重佈線結構1500包括參照第2圖至第13圖所論述的一或多個重佈線層，在第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23圖和第24圖中分別所示的各種製造階段，將在下文進一步詳述。
簡而言之，方法1400開始於形成第一介電層之操作1402。方法1400進行到形成第一通孔之操作1404。方法1400進行到圖案化第一光阻層之操作1406。方法1400進行到形成第一導通孔和第一導線之操作1408。方法1400進行到去除已圖案化的第一光阻層之操作1410。方法1400進行到形成第二介電層之操作1412。方法1400進行到形成第二通孔之操作1414。方法1400進行到圖案化第二光阻層之操作1416。方法1400進行到形成第二導通孔和第二導線之操作1418。方法1400進行到去除已圖案化的第二光阻層之操作1420。
對應於第14圖的操作1402，第15圖根據各種實施方式，繪示重佈線結構1500的剖面圖，包括在各種製造階段之一中在基材（或載具）1502上方形成的第一介電層1504。
在一些實施方式中，基材1502可以由諸如矽（silicon）、鍺（germanium）、鑽石（diamond）等的半導體材料製成。在一些實施方式中，也可能使用化合物材料，例如矽鍺（silicon germanium）、碳化矽（silicon carbide, SiC）、砷化鎵（gallium arsenic）、砷化銦（indium arsenide）、磷化銦（indium phosphide）、碳化矽鍺（silicon germanium carbide）、磷化砷化鎵（gallium arsenic phosphide）、磷化鎵銦（gallium indium phosphide）或其組合等。基材1502可能為中介層（interposer）。此外，基材1502可能為絕緣層上半導體（semiconductor-on-insulator, SOI）基材。通常，SOI基材包括一層半導體材料，例如磊晶矽（epitaxial silicon）、鍺、矽鍺、SOI、絕緣層上矽鍺（silicon germanium on insulator, SGOI）或它們的組合。可以在基材1502的表面中和/或上形成元件（例如電晶體、電容器、電阻器、二極體等）。此外，可以在面向第一介電層1504的基材1502的表面中和/或上形成連接器（例如矽/基材貫通孔等）。在一個替代的實施方式中，基材1502基於絕緣核心（insulating core），例如玻璃纖維增強樹脂核心（fiberglass reinforced resin core）。一種示例核心材料為玻璃纖維樹脂（fiberglass resin），例如FR4玻璃纖維板。核心材料的替代品包括雙馬來醯亞胺-三氮雜苯樹脂（bismaleimide-triazine resin, BT resin）或者其他印刷電路板（printed circuit board, PCB）材料或薄膜。諸如味之素增層膜（Ajinomoto build-up film, ABF）之類的增層膜或其他層壓基板（laminate）可能用於基材1502。
在另一些實施方式中，載具1502可以在隨後的處理步驟期間為各種特徵提供暫時的機械和結構支撐。以這種方式，可以減少或防止對將接合至重佈線結構1500之半導體晶粒的損壞。舉例來說，載具1502可能包括玻璃、陶瓷等。在一些實施方式中，載具1502可能實質上不具有任何主動元件和/或功能電路。在一些實施方式中，可選擇性地在第一介電層1504和載具1502之間形成釋放層（未示出）。釋放層用於將第一介電層1504附接至載具1502。這樣的釋放層可能是任何合適的黏合劑，例如紫外線（ultraviolet, UV）膠等。
第一介電層1504由聚合物形成，該聚合物可能是諸如聚苯并噁唑（polybenzoxazole, PBO）、聚醯亞胺（polyimide）、苯并環丁烯（benzocyclobutene, BCB）等的光敏材料，可能使用光刻來圖案化。在另一些實施方式中，第一介電層1504由氮化物如氮化矽（silicon nitride）或氧化物如氧化矽（silicon oxide）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼矽酸鹽玻璃（borosilicate glass, BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phosphosilicate glass, BPSG）等形成。第一介電層1504可能藉由旋塗（spin coating）、層壓（lamination）、化學氣相沉積（chemical vapor deposition, CVD）等或其組合形成。
對應於第14圖的操作1404，第16圖根據各種實施方式，繪示重佈線結構1500的剖面圖，其中在各種製造階段之一中圖案化第一介電層1504，以形成第一通孔1506。第一通孔1506可能藉由蝕刻（例如包覆）第一介電層1504穿過形成在包覆第一介電層1504上方的遮罩層來形成，直到基材/載具1502的一部位暴露。在沿著基材1502的接觸表面形成一或多個連接器的實施方式中，蝕刻製程可能停止，直到第一通孔1506暴露出連接器中相應的一者。蝕刻製程可以包括濕式蝕刻製程、乾式蝕刻製程或其組合。
對應於第14圖的操作1406，第17圖根據各種實施方式，繪示重佈線結構1500的剖面圖，其中在各種製造階段之一中圖案化第一光阻層1508。首先在第一介電層1504上方形成第一光阻層（或其他光敏層）1508作為包覆層。接著，執行一或多個蝕刻製程，以圖案化覆蓋包覆第一光阻層1508，從而形成線孔1510。在一些實施方式中，可以根據上述佈局的一或多個圖案來執行這樣的圖案化製程。
對應於第14圖的操作1408，第18圖根據各種實施方式，繪示重佈線結構1500的剖面圖，包括在各種製造階段之一中的第一導通孔1512和第一導線1514。第一導通孔1512和第一導線1514可能藉由使用導電材料分別填充第一通孔1506和線孔1510之至少一部位來形成。導電材料可能包括金屬（例如銅、鈦、鎢、鋁等）。導電材料可能藉由電鍍（例如電鍍或化學鍍等）來形成。
對應於第14圖的操作1410，第19圖根據各種實施方式，繪示重佈線結構1500的剖面圖，其中在各種製造階段之一中去除已圖案化的第一光阻層1508。在形成第一導通孔1512和第一導線1514之後，去除已圖案化的第一光阻層1508。第一光阻層1508可能藉由容許的灰化或剝離製程（例如使用氧電漿等）去除。
對應於第14圖的操作1412，第20圖根據各種實施方式，繪示重佈線結構1500的剖面圖，包括在各種製造階段之一中在第一介電層1504上方形成的第二介電層1516。第二介電層1516由聚合物形成，該聚合物可能是諸如聚苯并㗁唑（PBO）、聚醯亞胺（polyimide）、苯並環丁烯（BCB）等的光敏材料，可能使用光刻來圖案化。在另一些實施方式中，第二介電層1516由氮化物如氮化矽或氧化物如氧化矽、磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）等形成。第二介電層1516可能藉由旋塗、層壓、CVD等或其組合形成。
對應於第14圖的操作1414，第21圖根據各種實施方式，繪示重佈線結構1500的剖面圖，其中在各種製造階段之一中圖案化第二介電層1516，以形成第二通孔1518。第二通孔1518可能藉由蝕刻（例如包覆）第二介電層1516穿過形成在包覆第二介電層1516上方的遮罩層來形成，直到第一導線1514的一部位暴露。蝕刻製程可以包括濕式蝕刻製程、乾式蝕刻製程或其組合。
對應於第14圖的操作1416，第22圖根據各種實施方式，繪示重佈線結構1500的剖面圖，其中在各種製造階段之一中圖案化第二光阻層1520。首先在第二介電層1516上方形成第二光阻層（或其他光敏層）1520作為包覆層。接著，執行一或多個蝕刻製程，以圖案化包覆第二光阻層1520，從而形成第二導通孔1522。在一些實施方式中，可以根據上述佈局的一或多個圖案來執行這樣的圖案化製程。
對應於第14圖的操作1418，第23圖根據各種實施方式，繪示重佈線結構1500的剖面圖，包括在各種製造階段之一中的第二導通孔1522和第二導線1524。第二導通孔1522和第二導線1524可能藉由使用導電材料分別填充第二通孔1518和第二導通孔1522之至少一部位來形成。導電材料可能包括金屬（例如銅、鈦、鎢、鋁等）。導電材料可能藉由電鍍（例如電鍍或化學鍍等）來形成。
對應於第14圖的操作1420，第24圖根據各種實施方式，繪示重佈線結構1500的剖面圖，其中在各種製造階段之一中去除已圖案化的第二光阻層1520。在形成第二導通孔1522和第二導線1524之後，去除已圖案化的第二光阻層1520。第二光阻層1520可能藉由容許的灰化或剝離製程（例如使用氧電漿等）去除。
根據各種實施方式，第一導線1514和第二導通孔1522可以被稱為所揭露的重佈線結構1500的第一（或最底部）重佈線層。藉由重複方法1400的至少一些操作（例如操作1412至操作1420），重佈線結構1500可以包括堆疊或以其他方式設置在第一重佈線層上方的一或多個上部重佈線層。在一些實施方式中，第一導通孔1512可能用作配置以將重佈線結構1500耦合至封裝基材的連接器，而在重佈線結構1500的最頂部重佈線層中的導線可能連接至配置以將重佈線結構1500耦合至半導體晶粒的連接器。舉例來說，在形成包括所需數量的重佈線層的重佈線結構1500之後，可以藉由執行以下操作中的至少一些操作來形成封裝的半導體元件：通過沿著重佈線結構1500之一側設置的多個第一連接器，將多個半導體晶粒附接（或接合）至重佈線結構1500；以及通過沿著重佈線結構1500之另一側設置的多個第二連接器，將封裝基材附接（或接合）至重佈線結構1500。
第25圖根據各種實施方式，繪示這種重佈線結構1500之一部位的剖面圖，包括多個所揭露之重佈線層。作為代表性的實施例，重佈線結構1500的每一個重佈線層的各種導電結構是根據第4圖的佈局400製成的。此外，第25圖的剖面圖是沿著第4圖中所示的符號線A-A切割的，符號線A-A從保護環412的一個邊緣延伸，沿著第一電源/接地參考結構410A延伸且跨過一或多個第一點狀導電結構408A，並延伸至保護環412的另一個相對的邊緣。
需強調的是，該剖面並不延伸至任何第一HS訊號路由路徑406A（第4圖）中。然而，為了說明的目的，第25圖的剖面圖仍然示出了其中一個第一HS訊號路由路徑406A，因此，這種第一HS訊號路由路徑406A以虛線示出。如圖所示，重佈線結構1500包括在六個重佈線層2501A、層2501B、層2501C、層2501D、層2501E和層2501F上方形成的保護環412、第一電源/接地參考結構410A、第一HS訊號路由路徑406A以及第一點狀導電結構408A。重佈線結構1500可以包括更多或更少的重佈線層，同時保持在本揭露的範圍之內。
除了第一點狀導電結構408A之外，每一個重佈線層包括至少一個導線（例如導線2512）和一個導通孔（例如導通孔2514）。導線2512和導通孔2514實質上分別類似於上文參照第15圖至第24圖論述的導線1514/1524和導通孔1512/1522。15-24。在一些實施方式中，第一點狀導電結構408A（以及本文所揭露的任何其他點狀導電結構）可能僅包括多個隔離的或以其他方式離散的導線，即如第25圖中所示，在相鄰導線之間沒有導通孔形成。然而，應當理解，第一點狀導電結構408A（以及本文所揭露的任何其他點狀導電結構）可以包括連接在相鄰導線之間的導通孔，同時保持在本揭露的範圍之內。
如第25圖中進一步所示，多個第一連接器（例如C4凸塊）2520耦合至重佈線結構1500之第一側，並且多個第二連接器（例如微凸塊）2530耦合至重佈線結構1500之第二（相對）側。這樣的連接器2520和2530允許重佈線結構1500將多個半導體晶粒（例如邏輯晶粒、記憶體晶粒等）電耦合至封裝基材，從而形成將在下文討論之封裝的半導體元件。
第26圖、第27圖、第28圖和第29圖分別繪示根據各種實施方式的多個示例封裝半導體元件（或封裝）2600、2700、2800和2900，每個實施例實施所揭露的重佈線結構（例如包括具有上文參照第2圖至第13圖論述的多個重佈線層之至少一個重佈線結構）。需強調的是，為了說明的目的，簡化了封裝2600至封裝2900，因此，封裝2600至封裝2900中的每一者可以包括各種其他特徵/部件中的任何一者，同時保持在本揭露的範圍之內。
在第26圖中，封裝2600包括重佈線結構2602，重佈線結構2602具有上文參照第2圖至第13圖論述的多個重佈線層。封裝2600包括設置在重佈線結構2602之第一側的多個第一連接器2604以及設置在重佈線結構2602之第二（相對）側的多個第二連接器2608。第一連接器2604配置以將重佈線結構2602耦合至多個半導體晶粒2606，並且第二連接器2608配置以將重佈線結構2602耦合至封裝基材2610。此外，在與面向重佈線結構2602之一側相對的封裝基材2610之一側上，封裝2600包括多個第三連接器2612。這樣的封裝2600有時可以被稱為基材上晶圓上晶片重佈線（Chip-on-Wafer-on-Substrate-Redistribution, CoWoS-R）積體電路。
在一些實施方式中，第一/第二/第三連接器2604/2608/2612可以是焊球、金屬柱、控制塌陷晶片連接（C4）凸塊、微凸塊、化學鎳鈀浸金（ENEPIG）技術形成的凸塊、它們的組合（例如其上附有焊球的金屬柱）等。連接器2604/2608/2612可能包括導電材料，例如焊料（solder）、銅、鋁、金、鎳、銀、鈀（palladium）、錫等或其組合。在一些實施方式中，連接器2604/2608/2612包括共晶材料且可能包括例如焊料凸塊或焊球。舉例來說，焊接材料可能為鉛基和無鉛焊料，例如用於鉛基焊料的Pb-Sn組合物；包括InSb的無鉛焊料；錫、銀和銅（SAC）組合物；以及在電氣應用中具有共同熔點並形成導電焊接連接區的其他共晶材料。對於無鉛焊料，可能使用不同組成分的SAC焊料，例如SAC105（錫98.5%、銀1.0%、銅0.5%）、SAC305以及SAC405。無鉛連接器（例如焊球）也可能由SnCu化合物形成，而不使用銀（Ag）。或者，無鉛焊接連接器可能包括錫和銀（Sn-Ag），而不使用銅。連接器2604/2608/2612可能形成柵極，例如球柵極陣列（ball grid array, BGA）。在一些實施方式中，可以執行回焊製程（reflow process），使連接器2604/2608/2612在一些實施方式中具有部分球形的形狀。或者，連接器2604/2608/2612可能包括其他形狀。
舉例來說，連接器2604/2608/2612也可能包括非球形導電連接器。在一些實施方式中，連接器2604/2608/2612包括藉由濺鍍、印刷、電鍍、化學鍍、CVD等形成的金屬柱（例如銅柱），在其上具有或不具有焊接材料。金屬柱可能是無焊料的且具有實質上垂直的側壁或錐形的側壁。
根據一些實施方式，連接器2604/2608/2612也可能包括在最上層金屬化圖案上方形成和圖案化的凸塊底金屬層（under bump metallization, UBM），從而形成與最上層金屬化層的電連接。UBM提供電連接，可於其上放置電連接器（例如焊球/凸塊、導電柱等）。在一個實施方式中，UBM包括擴散阻礙層、晶種層或其組合。擴散阻礙層可能包括Ti、TiN、Ta、TaN或其組合。晶種層可能包括銅或銅合金。然而，也可能包括其他金屬，例如鎳、鈀、銀、金、鋁、它們的組合以及它們的多層。在一個實施方式中，使用濺鍍形成UBM。在另一些實施方式中，可能使用電鍍。
半導體晶粒2606可能各自包括主體、互連區域和連接器。主體可能包括任意數量的晶粒、基材、電晶體、主動元件、被動元件等。互連區域可以提供允許主體具有引腳接觸圖案的導電圖案。連接器可能設置在每個晶粒的一側上，並且可能用於將晶粒物理連接和電連接至連接器2604。連接器可能通過互連區域電連接至主體。在各種實施方式中，半導體晶粒2606可能各自作為邏輯晶粒、記憶體晶粒或其組合實施。示例邏輯晶粒包括中央處理單元（central processing unit, CPU）、應用處理機（application  processor, AP）、系統晶片（system on chips, SOCs）、特殊應用積體電路（application specific integrated circuits, ASIC）或其中包括邏輯電晶體的其他類型的邏輯晶粒。示例記憶體晶粒包括動態隨機存取記憶體（dynamic random access memory, DRAM）晶粒、靜態隨機存取記憶體（static random access memory, SRAM）晶粒、高頻寬記憶體（high-bandwidth memory, HBM）晶粒、微機電系統（micro-electro-mechanical system, MEMS）晶粒、混合記憶體立方體（hybrid memory cube, HMC）晶粒等。
在第27圖中，封裝2700包括第一重佈線結構2702和第二重佈線結構2704，它們中的每一者都具有上文參照第2圖至第13圖論述的多個重佈線層。封裝2700包括成型材料2706，伴隨著重佈線結構2702和2704分別設置在其兩側。成型材料2706可能包括成型化合物、成型底部填充物、環氧樹脂或樹脂。在成型材料2706內，封裝2700包括多個中介層（有時稱為局部矽互連結構（local silicon interconnection, LSI））2708和多個貫通孔2710。與其他可能的方式相比，中介層2708可以在更小的區域內提供更多數量的電路徑、電連接等。封裝2700包括設置在與面向成型材料2706之一側相對的第一重佈線結構2702之一側上的多個第一連接器2712以及設置在與面向成型材料2706之一側相對的第二重佈線結構2704之一側上的多個第二連接器2716。第一連接器2712配置以將第一重佈線結構2702耦合至多個半導體晶粒2714，並且第二連接器2716配置以將第二重佈線結構2704耦合至封裝基材2718。此外，在與面向重佈線結構2704之一側相對的封裝基材2718之一側上，封裝2700包括多個第三連接器2720。連接器2712/2716/2720可以用與連接器2604/2608/2612（參見第26圖）類似的方式實施，因此不再重複討論。此外，半導體晶粒2714可以用與半導體晶粒2606（參見第26圖）類似的方式實施，因此不再重複討論。這種封裝2700有時可以被稱為基材上晶圓上晶片局部矽互連結構（Chip-on-Wafer-on-Substrate-LSI, CoWoS-L）積體電路。
在第28圖中，封裝2800包括具有上文參照第2圖至第13圖論述的多個重佈線層之重佈線結構2802。封裝2800包括成型材料2804，設置在重佈線結構2802之一側上。成型材料2804可能包括成型化合物、成型底部填充物、環氧樹脂或樹脂。在成型材料2804內，封裝2800包括第一半導體晶粒2806，通過多個第一連接器2808，耦合至重佈線結構2802。封裝2800包括在成型材料2804中的多個貫通孔2810。封裝2800包括第二半導體晶粒2814，通過耦合至貫通孔2810之多個第二連接器2812，耦合至重佈線結構2802。在與面向成型材料2804之一側相對的重佈線結構2802之一側上，封裝2800包括多個第三連接器2816，配置以將重佈線結構2802耦合至封裝基材2818。此外，在與面向重佈線結構2802之一側相對的封裝基材2818之一側上，封裝2800包括多個第四連接器2820。連接器2808/2812/2816/2820可以用與連接器2604/2608/2612（參見第26圖）類似的方式實施，因此不再重複討論。在一些實施方式中，連接器2808/2812/2816/2820可能不包含任何C4凸塊。此外，半導體晶粒2806和2814可能各自作為邏輯晶粒和記憶體晶粒實施，如上文參照第26圖所述，因此不再重複討論。這種封裝2800有時可以被稱為整合型扇出層疊封裝（Integrated Fan-Out_Package-on-Package, InFo_PoP）積體電路。
在第29圖中，封裝2900包括具有上文參照第2圖至第13圖論述的多個重佈線層之重佈線結構2902。封裝2900包括成型材料2904，設置在重佈線結構2902之第一側上。成型材料2904可能包括成型化合物、成型底部填充物、環氧樹脂或樹脂。在成型材料2904內，封裝2900包括配置以將重佈線結構2902耦合至彼此橫向間隔開之多個半導體晶粒2908的多個第一連接器2906。封裝2900包括設置在重佈線結構2902之第二相對側上的多個第二連接器2910。第二連接器2910配置以將重佈線結構2902耦合至封裝基材2912。此外，在與面向重佈線結構2902之一側相對的封裝基材2912之一側上，封裝2900包括多個第三連接器2914。連接器2906/2910/2914可以用與連接器2604/2608/2612（參見第26圖）類似的方式實施，因此不再重複討論。此外，半導體晶粒2908可以用與半導體晶粒2606（參見第26圖）類似的方式實施，因此不再重複討論。這種封裝2900有時可以被稱為整合型扇出暨封裝基材（Integrated Fan-Out_on-Substrate, InFo_oS）積體電路。
第30圖為根據一些實施方式的形成或製造半導體元件之方法3000的流程圖。應當理解，可以在第30圖中描繪的方法3000之前、期間和/或之後執行附加的操作。在一些實施方式中，根據本文所揭露的各種佈局設計，方法3000可用於形成半導體元件。
在方法3000的操作3010中，產生了半導體元件的佈局設計（例如參照第2圖至第13圖論述的佈局）。操作3010由處理元件（例如第31圖的處理器3102）執行，該處理元件配置以執行用於產生佈局設計的指令。在一種方法中，藉由通過使用者介面放置一或多個標準元件的佈局設計來產生佈局設計。在一種方法中，佈局設計由執行合成工具的處理器自動產生，該合成工具將邏輯設計（例如Verilog）轉換為相應的佈局設計。在一些實施方式中，佈局設計以圖形資料庫系統（graphic database system）檔案格式（GDSII）呈現。
在方法3000的操作3020中，基於佈局設計製造了半導體元件（例如封裝2600至2900中每一者的至少一部位）。在一些實施方式中，方法3000的操作3020包括基於佈局設計製造至少一個遮罩，並且基於該至少一個遮罩製造半導體元件。操作3020的多個示例製造操作可能包括在上述的第14圖的方法1400中。
第31圖為根據一些實施方式的用於設計和製造IC佈局設計之系統3100的示意圖。如本文所述，系統3100產生或放置一或多個IC佈局設計。如本文所述，在一些實施方式中，系統3100基於一或多個IC佈局設計製造一或多個半導體元件。系統3100包括硬體處理器3102和用電腦程式碼3106（例如一組可執行的指令）編碼（例如儲存）的非暫態電腦可讀取儲存媒體（non-transitory computer readable storage medium）3104。電腦可讀取儲存媒體3104配置以與用於生產半導體元件的製造機具互接。處理器3102藉由匯流排3108電耦合至電腦可讀取儲存媒體3104。處理器3102藉由匯流排3108也電耦合至輸入輸出介面（I/O interface）3110。網路介面（network interface）3112藉由匯流排3108也電連接至處理器3102。網路介面3112連接至網路3114，使得處理器3102和電腦可讀取儲存媒體3104能夠藉由網路3114連接至外部元件。處理器3102配置以執行編碼在電腦可讀取儲存媒體3104中的電腦程式碼3106，以便使系統3100可用於執行方法3000中描述之操作的一部位或全體。
在一些實施方式中，處理器3102是中央處理單元（CPU）、多處理器（multi-processor）、分散式處理系統（distributed processing system）、特殊應用積體電路（ASIC）和/或合適的處理單元。
在一些實施方式中，電腦可讀取儲存媒體3104是電子的、磁性的、光學的、電磁的、紅外線的和/或半導體系統（或裝置或元件）。舉例來說，電腦可讀取儲存媒體3104包括半導體或  固態記憶體、磁帶、可移動電腦磁片（removable computer diskette）、隨機存取記憶體（random access memory, RAM）、唯讀記憶體（read only memory, ROM）、硬磁盤（rigid magnetic disk）和/或光碟（optical disk）。在使用光碟的一些實施方式中，電腦可讀取儲存媒體3104包括唯讀光碟（compact disk-read only memory, CD-ROM）、可讀寫式光碟（compact disk-read/write, CD-R/W）和/或數位影音光碟（digital video disc, DVD）。
在一些實施方式中，電腦可讀取儲存媒體3104儲存電腦程式碼3106，該電腦程式碼3106配置以使系統3100執行方法1400。在一些實施方式中，電腦可讀取儲存媒體3104也儲存執行方法3000所需的資訊以及在方法3000的執行期間產生的資訊，例如佈局設計3116、使用者介面3118、製造單元3120和/或一組可執行的指令，以執行方法3000的操作。
在一些實施方式中，電腦可讀取儲存媒體3104儲存用於與製造機具互接的指令（例如電腦程式碼3106）。諸如電腦程式碼3106的指令使處理器3102能夠產生製造機具可讀取的製造指令，以在製造製程期間有效地實施方法3000。
系統3100包括輸入輸出介面3110。輸入輸出介面3110耦合至外部電路。在一些實施方式中，輸入輸出介面3110包括鍵盤、小鍵盤、滑鼠、軌跡球、觸控板和/或光標方向鍵，用於將資訊和指令傳送至處理器3102。
系統3100也包括耦合至處理器3102的網路介面3112。網路介面3112允許系統3100與一或多個其他電腦系統連接至的網路3114通訊。網路介面3112包括例如藍牙（Bluetooth）、WIFI、全球互通微波存取（worldwide interoperability for microwave access, WIMAX）、整合封包無線電服務（general packet radio service, GPRS）或寬頻分碼多重存取（wideband code division multiple access, WCDMA）等無線網路介面；或有線網路介面，例如乙太網路（Ethernet）、通用序列匯流排（universal serial bus, USB）或IEEE-13154。在一些實施方式中，方法3000在兩個或更多系統3100中實施，並且諸如佈局設計、使用者介面和製造單元的資訊藉由網路3114在不同系統3100之間交換。
系統3100配置以通過輸入輸出介面3110或網路介面3112接收與佈局設計相關的資訊。資訊藉由匯流排3108傳送至處理器3102，以確定用於生產IC的佈局設計。接著將佈局設計作為佈局設計3116儲存在電腦可讀取儲存媒體3104中。系統3100配置以通過輸入輸出介面3110或網路介面3112接收與使用者介面相關的資訊。資訊作為使用者介面3118儲存在電腦可讀取儲存媒體3104中。系統3100配置以通過輸入輸出介面3110或網路介面3112接收與製造單元相關的資訊。資訊作為製造單元3120儲存在電腦可讀取儲存媒體3104中。在一些實施方式中，製造單元3120包括系統3100使用的製造資訊。
在一些實施方式中，方法3000實施為由處理器執行的獨立軟體應用。在一些實施方式中，方法3000實施為作為附加軟體應用之一部分的軟體應用。在一些實施方式中，方法3000實施為軟體應用的外掛程式。在一些實施方式中，方法3000實施為作為電子設計自動化（electronic design automation, EDA）工具之一部位的軟體應用。在一些實施方式中，方法3000實施為被EDA工具使用的軟體應用。在一些實施方式中，EDA工具用於產生積體電路元件的佈局設計。在一些實施方式中，佈局設計儲存在非暫態電腦可讀取媒體上。在一些實施方式中，使用工具來生成佈局設計，例如可從益華電腦股份有限公司（CADENCE DESIGN SYSTEMS, Inc.）取得的VIRTUOSO®或其他合適的佈局產生工具。在一些實施方式中，佈局設計是基於網路連線表（netlist）產生的，該網路連線表則是基於構想設計創建的。在一些實施方式中，方法3000由製造元件實施，以使用基於系統3100產生的一或多個佈局設計製造的一組遮罩來製造積體電路。在一些實施方式中，系統3100包括製造元件（例如製造工具3122），以使用基於本揭露的一或多個佈局設計製造的一組遮罩來製造積體電路。在一些實施方式中，第31圖的系統3100產生比其他方法產生的更小的IC的佈局設計。在一些實施方式中，第31圖的系統3100產生比其他方法產生的佔用更少面積的半導體元件之佈局設計。
第32圖為根據本揭露之至少一個實施方式的IC/半導體元件製造系統3200的方塊圖以及與其相關的IC製造流程。
在第32圖中，IC製造系統3200包括在設計、開發以及製造週期和/或與製造IC元件（半導體元件）3260相關的服務中彼此互動的實體，例如設計公司（design house）3220、遮罩室（mask house）3230以及IC製造廠（IC manufacturer or fabricator, fab）3240。系統3200中的實體藉由通訊網路連接。在一些實施方式中，通訊網路（communications  network）是單個網路。在一些實施方式中，通訊網路是各種不同的網路，例如內部網路（intranet）和網際網路（Internet）。通訊網路包括有線和/或無線通訊管道（communication channel）。每個實體與一或多個其他實體互動並為一或多個其他實體提供服務和/或從一或多個其他實體接收服務。在一些實施方式中，設計公司3220、遮罩室3230和IC製造廠3240中的兩個或更多個由單個公司擁有。在一些實施方式中，設計公司3220、遮罩室3230和IC製造廠3240中的兩個或更多個共存於共用設施中並使用共用資源。
設計公司（或設計團隊）3220產生IC設計佈局（IC design layout）3222。IC設計佈局3222包括為IC元件3260設計的各種幾何圖案。幾何圖案對應於金屬層、氧化層或半導體層的圖案，組成將要製造的IC元件3260的各種部件。各種層組合形成各種IC特徵。舉例來說，IC設計佈局3222的一部位包括將要形成在半導體基材（例如矽晶圓）中的各種IC特徵（例如主動區、閘極結構、源極/汲極結構、互連結構和用於接合墊的開口）以及設置在半導體基材上的各種材料層。設計公司3220實施適當的設計程序，以形成IC設計佈局3222。設計程序包括邏輯設計、實體設計（physical design）或定位（place）與路徑（route）中的一或多個。IC設計佈局3222呈現在一或多個具有幾何圖案資訊的資料檔（data file）中。舉例來說，IC設計佈局3222可以以GDSII檔案格式或DFII檔案格式表示。
遮罩室3230包括資料準備3232和遮罩製造3234。遮罩室3230使用IC設計佈局3222來製造一或多個遮罩，以用於根據IC設計佈局3222製造IC元件3260的各個層。遮罩室3230執行資料準備3232，其中IC設計佈局3222被轉譯（translate）成代表性資料檔（representative data file, RDF）。資料準備3232提供RDF給遮罩製造3234。遮罩製造3234包括遮罩寫入機。遮罩寫入機將RDF轉換為基材上的圖像，例如遮罩（標線片）或半導體晶圓。設計佈局由資料準備3232操縱，以符合遮罩寫入機的特定特性和/或IC製造廠3240的要求。在第32圖中，資料準備3232和遮罩製造3234被繪示為兩個分開的元件。在一些實施方式中，資料準備3232和遮罩製造3234可以統稱為遮罩資料準備。
在一些實施方式中，資料準備3232包括光學鄰近校正（optical proximity correction, OPC），其使用光刻增強技術來補償（compensate）圖像誤差，例如那些可能由繞射（diffraction）、干涉（interference）、其他製程效應等引起的誤差。OPC調整IC設計佈局3222。在一些實施方式中，資料準備3232包括進一步的解析度增強技術（resolution enhancement technique, RET），例如離軸照明（off-axis illumination）、次級解析度輔助特徵（sub-resolution assist feature）、相位移遮罩（phase-shifting mask）、其他合適的技術等或其組合。 在一些實施方式中，也使用反向光刻技術（inverse lithography technology, ILT），其將OPC視為反向成像問題處理。
在一些實施方式中，資料準備3232包括遮罩規則檢查器（mask rule checker, MRC），用一組遮罩創建規則檢查已經在OPC中經過製程的IC設計佈局，該遮罩創建規則包含某些幾何和/或連接性限制來確保足夠的餘量，以說明半導體製造製程中的變異性等。在一些實施方式中，MRC修改IC設計佈局以補償在遮罩製造3234期間的限制，這可以撤銷由OPC執行的部分修改，以滿足遮罩創建規則。
在一些實施方式中，資料準備3232包括光刻製程檢查（lithography process checking, LPC），模擬將由IC製造廠3240實施以製造IC元件3260的處理。LPC基於IC設計佈局3222模擬該處理，以創建模擬製造元件（例如IC元件3260）。LPC模擬中的處理參數可以包括與IC製造週期的各種製程相關之參數、與用於製造IC的工具和/或製造製程的其他方面相關之參數。LPC考量了各種因素（factor），例如空間圖像對比度（aerial image contrast）、焦點深度（depth of focus, DOF）、遮罩誤差增強因子（mask error enhancement factor, MEEF）、其他合適的因素等或其組合。在一些實施方式中，在LPC創建了模擬製造元件之後，如果模擬元件的形狀不夠接近以滿足設計規則，則可以重複OPC和/或MRC以進一步完善IC設計佈局3222。
應當理解，為了清楚起見，簡化了上文對資料準備3232的描述。在一些實施方式中，資料準備3232包括附加特徵，例如邏輯運算（logic operation, LOP），以根據製造規則修改IC設計佈局。此外，在資料準備3232期間應用於IC設計佈局3222的製程可以依據各種不同的順序執行。
在資料準備3232之後和遮罩製造3234期間，基於修改過的IC設計佈局製造遮罩或一組遮罩。在一些實施方式中，使用電子束（electron-beam, e-beam）或多個電子束的機構以在基於修改過的IC設計佈局的遮罩（光遮罩或光網）上形成圖案。可以用各種技術形成遮罩。在一些實施方式中，使用二元技術（binary technology）形成遮罩。在一些實施方式中，遮罩圖案包括不透明區域和透明區域。用於暴露已塗覆在晶圓上的光敏材料層（例如光阻）的輻射束，例如紫外光（UV）束，被不透明區域阻擋且透射通過透明區域。在一個實施例中，二元遮罩包括透明基材（例如熔融石英）和塗覆在遮罩的不透明區域中的不透明材料（例如鉻）。在另一個實施例中，使用相位移技術（phase shift technology）形成遮罩。在相位移遮罩（PSM）中，遮罩上形成的圖案中的各種特徵配置以具有適當的相位差，以增強解析度和成像品質。在各種實施例中，相位移遮罩可以是衰減式（attenuated）PSM或交替式（alternating）PSM。由遮罩製造3234產生的遮罩用於各種製程。舉例來說，這種遮罩用於離子植入製程中以在半導體晶圓中形成各種摻雜區域，用於蝕刻製程中以在半導體晶圓中形成各種蝕刻區域和/或用於其他合適的製程中。
IC製造廠3240是IC製造實體，包括用於製造各種不同IC產品的一或多個製造設施。在一些實施方式中，IC製造廠3240是半導體晶圓代工廠。舉例來說，可能存在第一製造設施用於多個IC產品（例如源極/汲極結構、閘極結構）的前段製造，第二製造設施可能提供用於IC產品的互連結構（例如MD、VD、VG）的中間段（middle end）製造，第三製造設施可能提供用於IC產品的互連結構和封裝（例如M0 track、M1 track、BM0 track、BM1 track）的後段製造，以及第四製造設施可能為晶圓代工廠實體提供其他服務。
IC製造廠3240使用由遮罩室3230製造的遮罩（或多個遮罩）來製造IC元件3260。因此，IC製造廠3240至少間接地使用IC設計佈局3222來製造IC元件3260。在一些實施方式中，半導體晶圓1642由IC製造廠3240使用遮罩（或多個遮罩）製造以形成IC元件3260。半導體晶圓3242包括矽基材或具有形成於其上之材料層的其他適當的基材。半導體晶圓進一步包括各種摻雜區、介電特徵、多層互連等中的一或多個（在隨後的製造步驟中形成）。
系統3200被示為具有設計公司3220、遮罩室3230以及IC製造廠3240作為單獨的部件或實體。然而，應當理解，設計公司3220、遮罩室3230或IC製造廠3240中的一或多個為相同部件或實體的一部分。
在本揭露的一個方面中，揭露了一種半導體元件。該半導體元件包含第一半導體晶粒。該半導體元件包含設置於第一半導體晶粒之第一側上方且包含多個層之重佈線結構。多個層中的至少第一者包括第一電源/接地平面，嵌入介電材料中且配置以為第一半導體晶粒提供第一供應電壓。第一電源/接地平面封入多個第一導電結構（每個第一導電結構可操作地耦合至第一半導體晶粒）以及散佈在多個第一導電結構周圍的多個第二導電結構。
在本揭露的另一個方面中，揭露了一種半導體元件。該半導體元件包含配置以重新分佈半導體晶粒的連接器之重佈線層。重佈線層包含嵌入介電材料中的多個導電結構。多個導電結構之第一子集各自配置以承載由半導體晶粒產生的第一訊號類型。多個導電結構之第二子集配置以共同圍繞導電結構之第一子集，導電結構之第二子集是浮接的。
在本揭露的另一個方面中，揭露了一種形成半導體元件之方法。該方法包含形成包含多個層之重佈線結構。多個層中的每一者包含嵌入介電材料中之電源/接地平面，並且其中電源/接地平面封入：多個第一導電結構；以及共同圍繞多個第一導電結構之多個第二導電結構。該方法包含藉由多個第一連接器將重佈線結構附接至重佈線結構之第一側上之半導體晶粒。電源/接地平面配置以為半導體晶粒提供供應電壓。多個第一導電結構各自可操作地耦合至半導體晶粒。多個第二導電結構各具有浮動電壓。
如本揭露所使用，術語「大約（about）」和「大約（approximately）」通常指所述值的正負10%。舉例來說，「大約0.5」將包括0.45至0.55，「大約10」將包括9至11，「大約1000」將包括900至1100。
前述概述了幾個實施方式或實施例的特徵，以便本領域具有知識者可能更好地理解本揭露的各方面。本領域具有知識者應當理解，他們可以容易地將本揭露作為設計或修改其他製程和結構的基礎，以實現與本揭露介紹的實施方式或實施例相同的目的和/或實現相同的優點。本領域具有知識者還應該認識到，這樣的均等構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在這裡進行各種改變、替換以及變更。
100,1500,2602,2702,2704,2802,2902:重佈線結構 100A:第一側 100B:第二側 102,112,122,200,300,400,500,600,700,800,900,1000,1100,1200,1300,2501A,2501B,2501C,2501D,2501E,2501F:重佈線層 103,104,105,113,114,115,123,124,125,126,2512:導線 106,107,108,116,117,118,127,128,129,130,2514:導通孔 202,302:介電層 203,303,1301:邊界 204,304:電源/接地平面 206A,306A,406A,506A,606A,706A,806A,906A,1006A,1106A,1206A:第一HS訊號路由路徑 206B,306B,406B,506B,606B,706B,806B,906B,1006B,1106B,1206B:第二HS訊號路由路徑 207,215,307,315:間距 208A,308A,408A,508A,608A,708A,808A,908A,1008A,1108A:第一點狀導電結構 208B,308B,408B,508B,608B,708B,808B,908B,1008B,1108B:第二點狀導電結構 210A,310A,410A,510A,610A,710A,810A,910A,1110A,1210A:第一電源/接地參考結構 210B,310B,410B,510B,610B,710B,810B,910B,1110B,1210B:第二電源/接地參考結構 212,312,412,612,712,812,912,1012,1112,1212:保護環 213,313,413,1013,1113,1213:部位 216A,316A:第一NHS訊號路由路徑 216B,316B:第二NHS訊號路由路徑 216C,316C:第三NHS訊號路由路徑 712A,812A,912A:第一部位 712B,812B,912B:第二部位 812C,912C:第三部位 912D:第四部位 912E:第五部位 912F:第六部位 912G:第七部位 1302A,1302B,1302C,1302D,1302E,1302F:局部保護環 1304:全局保護環 1400,3000:方法 1402,1404,1406,1408,1410,1412,1414,1416,1418,1420,3010,3020:操作 1502,2610,2718,2818,2912:基材 1504:第一介電層 1506:第一通孔 1508:第一光阻層 1510:線孔 1512:第一導通孔 1514:第一導線 1516:第二介電層 1518:第二通孔 1520:第二光阻層 1522:第二導通孔 1524:第二導線 2520,2604,2712,2808,2906:第一連接器 2530,2608,2716,2812,2910:第二連接器 2600,2700,2800,2900:封裝 2606,2714,2908:晶粒 2612,2720,2816,2914:第三連接器 2706,2804,2904:成型材料 2708:中介層 2710,2810:貫通孔 2806:第一晶粒 2814:第二晶粒 2820:第四連接器 3100,3200:系統 3102:處理器 3104:電腦可讀取儲存媒體 3106:電腦程式碼 3108:匯流排 3110:輸入輸出介面 3112:網路介面 3114:網路 3116:佈局設計 3118:使用者介面 3120:製造單元 3122:製造工具 3220:設計公司 3222:IC設計佈局 3230:遮罩室 3232:資料準備 3234:遮罩製造 3240:IC製造廠 3242:半導體晶圓 3260:IC元件 A-A:符號線
當結合圖式閱讀時，得以自以下詳細描述最佳地理解本揭露。需強調的是，根據本領域之標準實務，各種特徵並未按比例繪製。事實上，為了論述清楚起見，可任意地增大或減少各種特徵之尺寸。 第1圖為繪示根據一些實施方式的示例重佈線結構的示意圖。 第2圖和第3圖分別為繪示根據一些實施方式的第1圖之重佈線結構之重佈線層之一的俯視圖。 第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12圖和第13圖分別為繪示根據一些實施方式的第1圖之重佈線結構之重佈線層之一的俯視圖。 第14圖為繪示根據本揭露之一些實施方式的形成重佈線結構之至少一部位的實施方法的流程圖。 第15圖、第16圖、第17圖、第18圖、第19圖、第20圖、第21圖、第22圖、第23圖和第24圖分別為繪示根據一些實施方式的由第14圖之方法製成的示例重佈線結構之一部位在各種製造階段的剖面圖。 第25圖為繪示根據一些實施方式的由第14圖之方法製成的重佈線結構之一部位的剖面圖，其包括多個所揭露之重佈線層。 第26圖、第27圖、第28圖和第29圖分別為繪示根據一些實施方式的包括所揭露之重佈線層之封裝的半導體元件之各種實施例。 第30圖為繪示根據一些實施方式的製造半導體元件之方法的流程圖。 第31圖為繪示根據一些實施方式的產生積體電路(integrated circuit, IC)佈局設計之系統的方塊圖。 第32圖為繪示根據一些實施方式的IC製造系統的方塊圖以及與其相關的IC製造流程。
國內寄存資訊（請依寄存機構、日期、號碼順序註記） 無 國外寄存資訊（請依寄存國家、機構、日期、號碼順序註記） 無
406A:第一HS訊號路由路徑
408A:第一點狀導電結構
410A:第一電源/接地參考結構
412:保護環
1500:重佈線結構
2501A,2501B,2501C,2501D,2501E,2501F:重佈線層
2512:導線
2514:導通孔
2520:第一連接器
2530:第二連接器

Claims (20)

  1. 一種半導體元件，包含： 一第一半導體晶粒；以及 一重佈線結構，設置於該第一半導體晶粒之一第一側上方且包含複數個層； 其中該些層中之至少一第一者包含一第一電源/接地平面，嵌入一介電材料中且配置以為該第一半導體晶粒提供一第一供應電壓；以及 其中該第一電源/接地平面封入：各自可操作地耦合至該第一半導體晶粒的複數個第一導電結構；以及散布於該些第一導電結構周圍的複數個第二導電結構。
  2. 如請求項1所述之半導體元件，其中該重佈線結構配置以提供一導電圖案，允許用於被封裝之該半導體元件之一引腳輸出接觸圖案，並且其中該引腳輸出接觸圖案不同於複數個第一連接器之一圖案。
  3. 如請求項2所述之半導體元件，其中該些第一連接器設置於該第一半導體晶粒之該第一側上。
  4. 如請求項2所述之半導體元件，其中該引腳輸出接觸圖案設置於該重佈線結構之一第一側上，該第一側與面向該第一半導體晶粒之該第一側的該重佈線結構之一第二側相對。
  5. 如請求項2所述之半導體元件，其中該引腳輸出接觸圖案電連接至設置於該重佈線結構之該第一側上的複數個第二連接器，並且其中該些第二連接器電耦合至一基材。
  6. 如請求項1所述之半導體元件，進一步包含： 一第二半導體晶粒，設置於與該第一半導體晶粒之該第一側相對的該第一半導體晶粒之一第二側上； 其中該些層中的至少一第二者包含一第二電源/接地平面，嵌入於該介電材料中且配置以為該第二半導體晶粒提供一第二供應電壓；以及 其中該第二電源/接地平面封入：各自可操作地耦合至該第二半導體晶粒的複數個第三導電結構；以及散布於該些第三導電結構周圍的複數個第四導電結構。
  7. 如請求項1所述之半導體元件，進一步包含： 一第三半導體晶粒，橫向地鄰近於該第一半導體晶粒設置； 其中該些層中的至少一第三者包含一第三電源/接地平面，嵌入於該介電材料中且配置以為該第三半導體晶粒提供一第三供應電壓；以及 其中該第三電源/接地平面封入：各自可操作地耦合至該第三半導體晶粒的複數個第五導電結構；以及散布於該些第五導電結構周圍的複數個第六導電結構。
  8. 如請求項1所述之半導體元件，其中該些第二導電結構各具有一浮動電壓。
  9. 如請求項1所述之半導體元件，其中該第一電源/接地平面進一步封入部分或完全地圍繞該些第一導電結構與該些第二導電結構之一保護環。
  10. 如請求項9所述之半導體元件，其中該保護環連接至該第一電源/接地平面或與該第一電源/接地平面隔離。
  11. 如請求項9所述之半導體元件，其中該第一電源/接地平面進一步封入自該些第一導電結構與該些第二導電結構橫向地間隔開的一電源/接地參考結構，並且其中該電源/接地參考結構連結至該第一供應電壓。
  12. 如請求項11所述之半導體元件，其中該電源/接地參考結構連接至該保護環或與該保護環隔離。
  13. 一種半導體元件，包含： 一重佈線層，配置以重新分佈一半導體晶粒的複數個連接器，其中該重佈線層包含嵌入一介電材料中的複數個導電結構； 其中該些導電結構之一第一子集各自配置以承載由該半導體晶粒產生的一第一訊號類型；以及 其中該些導電結構之一第二子集配置以共同圍繞該些導電結構之該第一子集，該些導電結構之該第二子集是浮接的。
  14. 如請求項13所述之半導體元件，其中該些導電結構包含配置以為該半導體晶粒提供一供應電壓之一電源/接地平面。
  15. 如請求項14所述之半導體元件，其中該電源/接地平面圍繞該些導電結構之該第一子集與該些導電結構之該第二子集。
  16. 如請求項15所述之半導體元件，其中該電源/接地平面進一步圍繞各自配置以承載由該半導體晶粒產生的一第二訊號類型的該些導電結構之一第三子集，並且其中該些導電結構之該第一子集中的每一者沿一橫向延伸一第一長度且該些導電結構之該第二子集中的每一者沿該橫向延伸一第二長度，該第一長度實質上短於該第二長度。
  17. 如請求項13所述之半導體元件，其中該些導電結構之該第一子集中的相鄰者之間的一間距等於或大於約20微米。
  18. 一種形成半導體元件之方法，包含： 形成包含複數個層之一重佈線結構，其中該些層中的每一層包含嵌入一介電材料中之一電源/接地平面，並且其中該電源/接地平面封入：複數個第一導電結構；以及共同圍繞該些第一導電結構之複數個第二導電結構；以及 藉由複數個第一連接器將該重佈線結構附接至該重佈線結構之一第一側上之一半導體晶粒； 其中該電源/接地平面配置以為該半導體晶粒提供一供應電壓，該些第一導電結構各自可操作地耦合至該半導體晶粒，並且該些第二導電結構各具有一浮動電壓。
  19. 如請求項18所述之方法，進一步包含： 藉由複數個第二連接器將該重佈線結構附接至該重佈線結構之一第二側上之一基材，該第二側與該第一側相對，其中該重佈線結構配置以將該些第一連接器之一第一圖案重新排列為該些第二連接器之一第二圖案；以及 形成複數個第三連接器於與面向該些第二連接器之該基材之一第二側相對的該基材之一第一側上。
  20. 如請求項18所述之方法，其中該些第一導電結構中的相鄰者之間的一間距等於或大於約20微米。
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