CN114709206A - 键合半导体器件及其形成方法 - Google Patents

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CN114709206A
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CN
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bonding
redistribution layer
wafer
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CN202210115716.0A
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黄诗涵
许文义
蔡双吉
杨明宪
江彦廷
丁世泛
洪丰基
刘人诚
杨敦年
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开提供了键合半导体器件及其形成方法。一种用于晶圆键合的方法，包括：接收键合层的布图，该布图具有不对称图案，通过设计规则检查器来确定布图的不对称程度是否在预定范围内，如果不对称程度超出预定范围，则修改布图以降低布图的不对称程度。该方法还包括：以计算机可读格式输出布图。

Description

键合半导体器件及其形成方法
技术领域
本公开总体涉及半导体技术领域，更具体地涉及键合半导体器件及其形成方法。
背景技术
半导体集成电路(IC)行业经历了指数增长。IC材料和设计的技术进步已经产生了几代IC，每一代都具有比上一代更小和更复杂的电路。在IC演变过程中，功能密度(例如，每芯片面积的互连器件的数量)通常增大，同时几何尺寸(即，使用制造工艺能够产生的最小组件(或线))减小。这种缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种缩小也增加了加工和制造IC的复杂度。
随着半导体制造工艺的每一次进展，集成电路组件中的半导体元件变得越来越小，以允许在半导体衬底上制造更多的组件。三维集成电路(3DIC)是半导体封装的最新发展，其中多个半导体管芯相互堆叠，例如层叠封装(PoP)和系统级封装(SiP)封装技术。一些3DIC是通过在晶圆级上将管芯键合到管芯之上来制备的。3DIC提供了改进的集成密度和其他优势，例如更快的速度和更高的带宽，因为例如堆叠集成电路组件之间的互连的长度减少。然而，随着半导体制造工艺的每一次进步，都发现了键合集成电路组件的新挑战。一种此类新挑战涉及由于键合层的不对称布图引起的不平衡键合波路径所导致的晶圆畸变问题。
发明内容
根据本申请的一方面，提供一种形成半导体器件的方法，包括：接收键合层的布图，其中，所述布图包括不对称分布的图案；通过设计规则检查器来确定所述布图的不对称程度是否在预定范围内；如果所述不对称程度超出所述预定范围，则修改所述布图以降低所述布图的不对称程度；以及以计算机可读格式输出所述布图。
根据本申请的另一方面，提供一种形成半导体器件的方法，包括：接收集成电路的再分布层的布图，所述布图具有在垂直方向定向的一个或多个第一过孔阵列和在水平方向定向的一个或多个第二过孔阵列；计算所述一个或多个第一过孔阵列的总的列数和所述一个或多个第二过孔阵列的总的行数之间的比率；如果所述比率超出预定范围，则减少所述列数或所述行数，从而更新所述布图；以及如果所述比率在所述预定范围内，则基于所述布图来形成再分布层掩模。
根据本申请的又一方面，一种半导体器件，包括：半导体衬底；在所述半导体衬底上方的互连结构；以及在所述互连结构上方的再分布层，其中，所述再分布层包括键合过孔，所述键合过孔被分组为在水平方向纵长延伸的阵列和在垂直方向纵长延伸的阵列，其中，所述在垂直方向纵长延伸的阵列的总的列数与所述在水平方向纵长延伸的阵列的总的行数的比率在约0.5至约1.5的范围内。
附图说明
当结合附图阅读时，可以从以下详细描述中最好地理解本公开的各方面。值得注意的是，根据行业的标准实践，各种特征没有按比例绘制。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小了。
图1和图2分别示出了根据本公开的示例性实施例的示例性集成电路组件和包括键合的集成电路组件的半导体器件。
图3、图4和图5示出了包括根据本公开的示例性实施例的示例性集成电路组件的示例性半导体晶圆。
图6示出了根据本公开的各个方面的用于通过创建键合波来键合晶圆的晶圆键合系统。
图7示出了根据本公开的各个方面的示例性集成电路组件的示例性再分布层。
图8是集成电路制造系统和相关制造流程的实施例的简化框图。
图9是根据本公开的各个方面的图8中所示的掩模室的更详细框图。
图10示出了根据本公开的各个方面的修改再分布层以增加对称性的方法的流程图。
图11、图12和图13示出了根据本公开的各个方面的根据图10中所示的方法修改的再分布层设计布图。
具体实施方式
下面的公开内容提供了用于实现所提供主题的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不旨在进行限制。例如，下面的描述中，在第二特征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可不直接接触的实施例。此外，本公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用中或操作中除了附图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文使用的空间相关描述符可类似地进行相应解释。
图1和图2分别示出了根据本公开的示例性实施例的示例性集成电路组件和包括键合的集成电路组件的半导体器件。如图1所示，示例性集成电路组件100包括半导体衬底102(其中形成有电子电路)和设置在半导体衬底102上的互连结构104。在一些实施例中，集成电路组件100包括有源区域100A(其中形成有电子电路)和围绕有源区域100A的外围区域100B。再分布层106在后段制程(BEOL)工艺中被制造在集成电路组件100的互连结构104上。形成在集成电路组件100的互连结构104上的再分布层106可以用作集成电路组件100与其他组件键合时的键合层。因此，再分布层106也称为键合层106。在图1所示的示例性实施例中，形成在半导体衬底102中的电子电路包括位于半导体堆叠内的模拟和/或数字电路，该半导体堆叠具有的一个或多个导电层(也称为金属层)与一个或多个非导电层(也称为绝缘层)相互交叉。然而，(一个或多个)相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，电子电路可以包括一个或多个机械和/或机电设备。
半导体衬底102可以由硅或其他半导体材料制成。或者，半导体衬底102可以包括其他元素半导体材料，例如锗。在一些实施例中，半导体衬底102由诸如蓝宝石、碳化硅、砷化镓、砷化铟或磷化铟之类的化合物半导体制成。在一些实施例中，半导体衬底102由诸如硅锗、碳化硅锗、磷化镓砷或磷化镓铟之类的合金半导体制成。在一些实施例中，半导体衬底102包括外延层。例如，半导体衬底102具有覆盖主体半导体的外延层。
半导体衬底102还可以包括隔离特征(未示出)，例如浅沟槽隔离(STI)特征或硅局部氧化(LOCOS)特征。隔离特征可以划定和隔离各种半导体元件。半导体衬底102还可以包括掺杂区域(未示出)。掺杂区域可以掺杂有p型掺杂剂(例如，硼或BF2)和/或n型掺杂剂(例如，磷(P)或砷(As))。掺杂区域可以直接形成在半导体衬底102上、形成在P阱结构中、形成在N阱结构中或形成在双阱结构中。
包括上述隔离特征和半导体元件(例如，晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结型晶体管(BJT)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(PFET/NFET)等)、二极管和/或其他适用的元件)的电子电路可以形成在半导体衬底102之上。可以执行各种工艺以形成隔离特征和半导体元件，例如沉积、蚀刻、注入、光刻、退火和/或其他合适的工艺。在一些实施例中，包括隔离特征和半导体元件的电子电路在前段制程(FEOL)工艺中形成在半导体衬底102中。
在一些实施例中，互连结构104包括电介质层、嵌入在电介质层中的导电过孔以及形成在电介质层之间的导电布线。不同层的导电布线通过导电过孔相互电连接。此外，互连结构104电连接到形成在半导体衬底102中的电子电路。在一些实施例中，至少一个密封环和至少一个对准标记形成在互连结构104中，其中密封环和对准标记形成在集成电路组件100的外围区域100B内。在一些情况下，密封环围绕集成电路组件100的有源区域100A，并且对准标记形成在密封环外部的区域内。在一些实施例中，多个对准标记形成在集成电路组件100的拐角周围。本公开不限制上述密封环和对准标记的数量。
在图1所示的示例性实施例中，再分布层106代表来自用于将电子电路电耦合到其他电气、机械和/或机电设备的半导体堆叠的一个或多个导电层中的导电层(例如，金属层)。例如，再分布层106可以用于将电子电路电耦合到集成电路封装件，例如贯穿孔封装件、表面安装封装件、引脚网格阵列封装件、扁平封装件、小外形封装件、芯片级封装件和/或球栅阵列，以提供一些示例。
作为另一示例并且如图2所示，半导体器件包括第一集成电路组件100.1、第一再分布层106.1、第二集成电路组件100.2和第二再分布层106.2。第一再分布层106.1和第二再分布层106.2位于第一集成电路组件100.1和第二集成电路组件100.2之间。示例性第一集成电路组件100.1包括其中形成有第一电子电路的第一半导体衬底102.1和设置在第一半导体衬底102.1上的第一互连结构104.1。示例性第二集成电路组件100.2包括其中形成有第二电子电路的第二半导体衬底102.2和设置在半导体衬底102.2上的第二互连结构104.2。第一半导体堆叠中与第一电子电路相关联的第一再分布层106.1可以电和/或机械耦合到第二半导体堆叠中与第二电子电路相关联的第二再分布层106.2，以将第一电子电路和第二电子电路电耦合。在该示例性实施例中，第一再分布层106.1被配置和布置为电和/或机械耦合到第二再分布层106.2。在示例性实施例中，使用混合键合技术将第一再分布层106.1键合到第二再分布层106.2。在该示例性实施例中，混合键合技术利用键合波将第一再分布层106.1和第二再分布层106.2电和/或机械耦合。术语“混合键合”源自键合过程中金属对金属键合和绝缘体对绝缘体(或电介质对电介质)键合的组合。在某些情况下，再分布层106.1和106.2包括用于金属对金属键合的导电特征和用于绝缘体对绝缘体键合的电介质特征，并且键合波连接电介质表面，还使得金属互连在同一平面键合界面中连接在一起。因此，再分布层106.1和106.2也可以称为键合层106.1和106.2(或混合键合层106.1和106.2)。如以下进一步详细描述的，第一再分布层106.1和第二再分布层106.2被配置和布置为增加键合波传播路径(例如，沿X方向和Y方向)的平衡，以促进在键合过程中第一再分布层106.1和第二再分布层106.2之间的对称键合波传播，这有效地减少了键合之后的晶圆畸变。值得注意的是，(一个或多个)相关领域的技术人员会认识到，本公开的精神和范围也可以应用于其他众所周知的键合技术，包括但不限于直接键合、表面活化键合、等离子体活化键合、阳极键合、共晶键合、热压键合、反应键合和瞬态液相扩散键合。
图3、图4和图5示出了包括根据本公开的示例性实施例的示例性集成电路组件的示例性半导体晶圆。参考图3，半导体器件制造操作用于在半导体晶圆200中制造多个集成电路组件100.1至100.n。半导体晶圆200包括排列为阵列的多个集成电路组件100.1至100.n。在一些实施例中，半导体晶圆200包括其中形成有电子电路的半导体衬底202和设置在半导体衬底202上的互连结构204。在一些实施例中，包括在半导体晶圆200中的集成电路组件100.1至100.n中的每一个包括其中形成有电子电路的有源区域100A和围绕有源区域100A的外围区域100B。半导体器件制造操作使用预定顺序的感光(photographic)和化学处理操作以在第一半导体晶圆200中形成多个集成电路组件100.1至100.n。
在图3所示的示例性实施例中，使用第一系列制造操作(称为前段制程处理)以及第二系列制造操作(称为后段制程处理)将集成电路组件100.1至100.n形成在半导体衬底202中和/或形成在半导体衬底202上。前段制程处理代表一系列感光和化学处理操作，用于在半导体衬底202中和/或在半导体衬底202上形成多个集成电路组件100.1至100.n的相应电子电路。后段制程处理代表另一系列的感光和化学处理操作，用于在半导体衬底202上形成多个集成电路组件100.1至100.n的相应互连结构204以形成半导体晶圆200。在示例性实施例中，包括在半导体晶圆200中的集成电路组件100.1至100.n可以彼此相似和/或不同。
如图3所示，半导体衬底202是半导体晶圆200的一部分。半导体衬底202可以由硅或其他半导体材料制成。此外，半导体衬底202可以包括其他元素半导体材料，例如锗。在一些实施例中，衬底202由诸如碳化硅、砷化镓、砷化铟或磷化铟之类的化合物半导体制成。在一些实施例中，半导体衬底202由诸如蓝宝石、硅锗、碳化硅锗、磷化镓砷或磷化镓铟之类的合金半导体制成。在一些实施例中，半导体衬底202包括外延层。例如，半导体衬底202具有覆盖主体半导体的外延层。半导体衬底202还可以包括隔离特征(未示出)，例如浅沟槽隔离(STI)特征或硅局部氧化(LOCOS)特征。隔离特征可以划定和隔离各种半导体元件。半导体衬底202还可以包括掺杂区域(未示出)。掺杂区域可以掺杂有p型掺杂剂(例如，硼或BF2)和/或n型掺杂剂(例如，磷(P)或砷(As))。掺杂区域可以直接形成在半导体衬底202上、形成在P阱结构中、形成在N阱结构中或形成在双阱结构中。
在一些实施例中，互连结构204包括电介质层、嵌入在电介质层中的导电过孔以及在电介质层之间的导电布线，其中不同层的导电布线通过导电过孔彼此电连接。
再分布层206形成在半导体晶圆200之上。在一些实施例中，用于在半导体晶圆200之上制造再分布层206的工艺包括：在半导体晶圆200之上形成电介质层；对电介质层进行图案化以在电介质层中形成多个开口从而暴露半导体晶圆200的导电焊盘；在半导体晶圆200之上沉积导电材料，使得电介质层和由电介质层中的开口暴露的导电焊盘被导电材料覆盖，其中导电材料不仅覆盖电介质层和导电焊盘，而且还覆盖开口的侧壁表面并完全填充开口；执行研磨工艺(例如，CMP工艺)以部分地去除导电材料的多余部分，直到暴露电介质层208的顶表面，以在电介质层208中形成导电接触件阵列210(例如，金属过孔和/或金属焊盘)。当执行晶圆级键合工艺以将半导体晶圆200与另一晶圆键合时，包括电介质层208和导电接触件阵列210的再分布层206可以用作键合层。
如图4所示，提供了要彼此键合的第一半导体晶圆200.1和第二半导体晶圆200.2。在一些实施例中，提供两种不同类型的晶圆200.1和200.2。换句话说，包括在第一半导体晶圆200.1中的集成电路组件100.1至100.n和包括在第二半导体晶圆200.2中的集成电路组件100.1至100.n可以具有不同的架构并执行不同的功能。例如，第二半导体晶圆200.2是包括多个图像传感器芯片(例如，CMOS图像传感器芯片)的传感器晶圆，并且第一半导体晶圆200.1是包括与图像传感器芯片相对应的多个ASIC单元的专用集成电路(ASIC)晶圆。包括在传感器晶圆中的图像传感器芯片可以是能够感测来自CMOS图像传感器的背面的光的背照式CMOS图像传感器(BSI-CIS)，并且再分布层206可以形成在CMOS图像传感器的有源表面(例如，与CMOS图像传感器的背面相对的表面)之上。在一些替代实施例中，提供了两个相似或相同的晶圆200.1和200.2。换句话说，包括在第一半导体晶圆200.1中的集成电路组件100.1至100.n和包括在第二半导体晶圆200.2中的集成电路组件100.1至100.n可以具有相同或相似的架构并执行相同或相似的功能。
在键合第一半导体晶圆200.1和第二半导体晶圆200.2之前，分别在第一半导体晶圆200.1和第二半导体晶圆200.2之上形成第一再分布层206.1和第二再分布层206.2。形成第一再分布层206.1和第二再分布层206.2的工艺可以与图3所示的形成再分布层206的工艺类似。
在一些实施例中，在第一半导体晶圆200.1之上制造第一再分布层206.1的工艺包括：在第一半导体晶圆200.1之上形成第一电介质层；对第一电介质层进行图案化以在第一电介质层208.1中形成多个第一开口以暴露第一半导体晶圆200.1的第一导电焊盘；在第一半导体晶圆200.1之上沉积第一导电材料，使得第一电介质层208.1和被第一电介质层208.1中的第一开口暴露的第一导电焊盘被第一导电材料覆盖，其中第一导电材料不仅覆盖第一电介质层208.1和第一导电焊盘，而且还覆盖第一开口的侧壁表面并完全填充第一开口；执行第一研磨工艺(例如，CMP工艺)以部分地去除第一导电材料的多余部分，直到暴露第一电介质层208.1的顶表面为止，从而在第一电介质层208.1中形成多个导电接触件阵列210.1(例如，金属过孔和/或金属焊盘)。在一些实施例中，在第二半导体晶圆200.2之上制造第二再分布层206.2的工艺包括：在第二半导体晶圆200.2之上形成第二电介质层208.2；对第二电介质层208.2进行图案化以在第二电介质层208.2中形成多个第二开口，以暴露第二半导体晶圆200.2的第二导电焊盘；在第二半导体晶圆200.2之上沉积第二导电材料，使得第二电介质层208.2和被第二开口暴露的第二导电焊盘被第二导电材料覆盖，其中第二导电材料不仅覆盖第二电介质层208.2和第二导电焊盘，而且还覆盖第二开口的侧壁表面并完全填充第二开口；执行第二研磨工艺(例如，CMP工艺)以部分地去除第二导电材料的多余部分，直到暴露第二电介质层208.2的顶表面，从而在第二电介质层208.2中形成多个导电接触件阵列210.2(例如，金属过孔和/或金属焊盘)。
在一些实施例中，导电接触件阵列210.1从第一电介质层208.1的顶表面稍微突出，而导电接触件阵列210.2从第二电介质层208.2的顶表面稍微突出，因为在CMP工艺期间，第一电介质层208.1和第二电介质层208.2被以相对较高的抛光速率抛光，而导电材料被以相对较低的抛光速率抛光。
如图4和图5所示，在第一半导体晶圆200.1和第二半导体晶圆200.2之上形成第一再分布层206.1和第二再分布层206.2之后，将其上形成有第二再分布层206.2的第二半导体晶圆200.2倒装到形成在第一半导体晶圆200.1上的第一再分布层206.1上，使得第一再分布层206.1的多个导电接触件阵列210.1与第二再分布层206.2的多个导电接触件阵列210.2基本上对准。然后，第一半导体晶圆200.1通过第一再分布层206.1和第二再分布层206.2键合到第二半导体晶圆200.2以形成半导体器件210。在一些实施例中，键合结构(例如，半导体器件)220中的第一再分布层206.1和第二再分布层206.2之间的键合界面在执行键合工艺之后基本上没有未对准。这种键合可以包括混合键合、直接键合、表面活化键合、等离子体活化键合、阳极键合、共晶键合、热压键合、反应键合、瞬时液相扩散键合、和/或在不脱离本公开的精神和范围的情况下对于(一个或多个)相关领域的技术人员而言显而易见的任何其他众所周知的键合技术。
参考图6。示出了用于键合半导体晶圆200.1和200.2的晶圆键合系统600。晶圆键合系统600包括第一平台602.1和第二平台602.2。第一卡盘604.1安装在第一平台602.1上或附接到第一平台602.1，并且第二卡盘604.2安装在第二平台602.2上或附接到第二平台602.2。第一平台602.1和第一卡盘604.1在本文中也统称为第一支撑件616.1。第二平台602.2和第二卡盘604.2在本文中也统称为第二支撑件616.2。第一半导体晶圆200.1被放置在第一支撑件616.1上或耦合到第一支撑件616.1，并且第二半导体晶圆200.2被放置在第二支撑件616.2上或耦合到第二支撑件616.2。第一半导体晶圆200.1和第二半导体晶圆200.2可以例如通过真空分别保留或保持在第一支撑件616.1和第二支撑件616.2上。也可以使用其他方法或设备将第一半导体晶圆200.1和第二半导体晶圆200.2保持在第一支撑件616.1和第二支撑件616.2上。第二支撑件616.2被倒置并设置在第一支撑件616.1之上。销(pin)624通过孔614延伸穿过第二卡盘604.2。
第一半导体晶圆200.1包括形成在其上的键合对准标记622.1，并且第二半导体晶圆200.2包括形成在其上的键合对准标记622.2。对准监视模块608和对准反馈模块606通过晶圆键合系统600中的布线电连接在一起，从而相对于第一半导体晶圆200.1的位置来调整第二半导体晶圆200.2的位置以执行对准。然后将第二支撑件616.2朝向第一支撑件616.1降低，直到第二半导体晶圆200.2接触第一半导体晶圆200.1为止，如图4所示。然后使用通过卡盘604.2中的孔614被降低的销624将压力施加在第二半导体晶圆200.2的基本中心区域上。力630被施加在销624上，从而对第二半导体晶圆200.2产生压力并且使得第二半导体晶圆200.2朝向第一半导体晶圆200.1弯曲或呈弓形，如第二半导体晶圆200.2的弓形区域626所示。弓形区域626中的弓形量被夸大了——在一些实施例中，弓形量可能在视觉上不明显。抵靠销624的力630导致对第二半导体晶圆200.2施加压力。然后通过第二半导体晶圆200.2将此压力施加给第一半导体晶圆200.1。
在对准系统还包括热控制模块的一些实施例中，在使用销624向第二半导体晶圆200.2施加压力的同时施加热量628。在一些实施例中，施加热量628包括将第一半导体晶圆200.1或第二半导体晶圆200.2的温度控制为约20℃至约25℃的温度，同时将第二晶圆200.2压抵住第一晶圆200.1。或者，可以使用用于温度控制的其他温度和容差。在其他实施例中，热控制模块不包括在对准系统中，并且在键合过程期间不施加热量628。在一些实施例中，在施加压力并且还施加热量628的预定时间段之后，热量628被去除并且销624从第二半导体晶圆200.2缩回。将第二半导体晶圆200.2压抵住第一半导体晶圆200.1的中断创建了从半导体晶圆200.1和200.2的中心传播的键合波。在一些实施例中，由第一半导体晶圆200.1和第二半导体晶圆200.2之间的键合波引起的键合包括同时执行的导电接触件(例如，图4中的导电接触件210.1和210.2)之间的金属对金属键合以及电介质层(例如，图4中的电介质层208.1和208.2)之间的电介质对电介质键合。例如，导电接触件之间的金属对金属键合包括过孔对过孔键合、焊盘对焊盘键合和/或过孔对焊盘键合。在键合波到达半导体晶圆200.1和200.2的边缘之后，产生了包括第一半导体晶圆200.1和第二半导体晶圆200.2的所得键合晶圆，如图5所示。
对准精度对设备性能和可扩展性很重要。对准偏移会导致堆叠材料层之间的重叠不准确。例如，在上述第一半导体晶圆200.1为包括与图像传感器芯片相对应的多个ASIC单元的ASIC晶圆并且第二半导体晶圆200.2为包括多个CMOS图像传感器的传感器晶圆的实例中，重叠不准确可能导致传感器像素和滤光片之间未对准。这种未对准可能导致电路性能不佳甚至电路缺陷。键合晶圆的返工可能既麻烦又耗时。然而，在半导体晶圆200.1和200.2之间的键合波传播期间，如果传播路径(例如，沿X-方向和Y-方向)是不对称的，则键合波会在一个方向上比另一个方向传播得更快，从而造成晶圆畸变。这种晶圆畸变会直接导致未对准，从而造成对准精度的不确定性。如下文进一步详细描述的，为了提高键合波传播路径(沿X方向和Y方向)的对称性以有效提高对准精度，形成在第一半导体晶圆200.1之上的第一再分布层206.1和形成在第二半导体晶圆200.2之上的第二再分布层206.2被配置和布置为使导电接触件的不对称分布最小化。
图7示出了形成在集成电路组件上的示例性再分布层(或称为混合键合层)300。再分布层300可以用于将集成电路组件电耦合到其他电气、机械和/或机电设备。在本公开的后面部分中，它也将被称为再分布层设计布图300。在图7所示的示例性实施例中，再分布层300包括中心区域300A和围绕中心区域300A的外围区域300B。中心区域300A与形成在下面的半导体层(例如，结合图1所讨论的半导体衬底和/或互连结构)中的有源区域重叠，在有源区域中形成了诸如CMOS图像传感器像素阵列之类的电子电路。在外围区域300B内，再分布层300的顶表面包括电介质层302和由电介质层302围绕的多个导电接触件304的表面。导电接触件304可以具有各种形式，例如背面焊盘306和键合过孔308。背面焊盘306提供比键合过孔308更大的表面积。电介质层302和导电接触件304分别提供电介质表面和金属表面，用于与形成在另一晶圆上的另一再分布层(例如，如图4所示)混合键合。导电接触件304可以包括一种或多种导电材料，例如钨(W)、铝(Al)、铜(Cu)、金(Au)、银(Ag)或铂(Pt)以提供一些示例。然而，如(一个或多个)相关领域的技术人员将认识到的，在不脱离本公开的精神和范围的情况下，导电接触件304可以替代地或附加地包括其他材料，例如硅化物，诸如硅化镍(NiSi)、硅化钠(Na2Si)、硅化镁(Mg2Si)、硅化铂(PtSi)、硅化钛(TiSi2)、硅化钨(WSi2)或二硅化钼(MoSi2)以提供一些示例。
在图7所示的示例性实施例中，背面焊盘306沿着再分布层300的四个边缘301a-d设置和排列。每个背面焊盘306可以具有矩形形状、圆角矩形形状、圆形形状或其他合适的形状。在所示的实施例中，每个背面焊盘306具有圆角矩形形状。沿着顶部边缘301a或底部边缘301b，背面焊盘306形成沿笛卡尔坐标系的X方向纵长延伸的线阵列，而线阵列中的每个背面焊盘306可以沿笛卡尔坐标系的Y方向纵长延伸。分别沿着左边缘301c或右边缘301d，背面焊盘306形成沿Y方向纵长延伸的线阵列，而线阵列中的每个背面焊盘306可以沿X方向纵长延伸。
键合过孔308可以被分组为多个过孔阵列。在图7所示的示例性实施例中，键合过孔308形成三个过孔阵列310a、310b和310d。过孔阵列310a靠近顶部边缘301a并且沿X方向纵长延伸。过孔阵列310b靠近底部边缘301b并且沿X方向纵长延伸。过孔阵列310d靠近右边缘301d并且沿Y方向纵长延伸。在所示的实施例中，由背面焊盘306形成的线阵列被设置为比过孔阵列更靠近相应的边缘。即，背面焊盘306被设置在再分布层300的外部区域中。过孔阵列310a包括排列为i行和j列的键合过孔308。沿X方向的间距Px.a和沿Y方向的间距Py.a均可以在约3um至约10um的范围内。在各种实施例中，i(行数)的值可以在约5至约100的范围内。过孔阵列310b可以具有与过孔阵列310a相同的i行和k列的布置和相同的间距。或者，过孔阵列310b可以具有不同的布置，例如具有沿X方向的间距Px.b和沿Y方向的间距Py.b的i’行和k’列的阵列。在各种实施例中，i’(行数)的值可以在约5至约100的范围内。过孔阵列310d包括排列为m行和n列的键合过孔308。沿X方向的间距Px.d和沿Y方向的间距Py.d均可以在约3um至约10um的范围内。在各种实施例中，n(列数)的值可以在约5至约100的范围内。金属对金属键合密度(表示为PD)被定义为键合过孔所占的面积与过孔阵列中总面积的比率。在一些实施例中，每个键合过孔为半径为r的圆形。过孔阵列310a具有金属对金属键合密度PD.a＝πr2/(Px.a*Py.a)，过孔阵列310b具有金属对金属键合密度PD.b＝πr2/(Px.b*Py.b)，并且过孔阵列310c具有金属对金属键合密度PD.d＝πr2/(Px.d*Py.d)。在各种实施例中，PD可以在约10％至约50％的范围内。由于相同的阵列布置，过孔阵列310a和过孔阵列310b可以具有相同的PD值。过孔阵列310d可以具有不同的PD值。
图7所示的示例性实施例在至少两个方面具有不对称布图。首先，由背面焊盘306形成的线阵列相对于沿X方向或Y方向的假想中心线是不对称的。与靠近顶部边缘301a的线阵列相比，靠近底部边缘301b的线阵列具有更少数量的背面焊盘306。靠近左边缘301c的线阵列比靠近右边缘301d的线阵列具有更少数量的背面焊盘306。其次，过孔阵列相对于沿Y方向的假想中心线是不对称的。在右边缘301d附近有过孔阵列310d，但在左边缘301c附近没相应过孔阵列。此外，过孔阵列310d和过孔阵列310a/310b之间的阵列布置也可以不同。
当键合波从晶圆中心(图6中描绘的弓形区域626)向晶圆边缘传播通过半导体晶圆200.1和200.2时，它传播通过周期性排列的再分布层300。如果没有导电接触件304但有电介质层302，则再分布层300的表面作为一个连续的电介质表面是均匀的，并且键合波沿X方向和Y方向的速度将大致是相同的。然而，导电接触件304的分布在电介质表面和金属表面之间引入了不连续性，这改变了键合波的速度(键合波速度)。由于示例性再分布层300具有非对称布图，因此沿X方向和Y方向的金属密度不同，并且沿X方向和Y方向的键合波速度的变化也不同。例如，在图7所示的示例性实施例中，沿X方向的键合波行进通过靠近边缘301c的中心的背面焊盘306的一个局部线阵列、一个过孔阵列310d、和靠近边缘301d的背面焊盘306的一个线阵列。作为比较，沿Y方向的键合波行进通过偏移到边缘301b一侧的背面焊盘306的一个局部线阵列、两个过孔阵列310b/310a、和靠近边缘301a的背面焊盘306的一个线阵列。背面焊盘306和键合过孔308的不对称分布导致沿X方向和Y方向的键合波速度之间存在差异，进而导致晶圆畸变和未对准。如下文将进一步详细描述的，再分布层的非对称布图可以被筛选和识别，因此在集成电路制造系统中通过集成电路制造流程被改变为更对称的布图。
图8是集成电路制造系统800和与其相关联的集成电路制造流程的实施例的简化框图，其可以受益于所提供主题的各方面。集成电路制造系统800包括多个实体，例如设计室820、掩模室840和集成电路制造厂860(即，晶圆厂)，它们在与制造集成电路器件862相关的设计、开发和制造周期和/或服务中彼此交互。多个实体通过通信网络连接，该通信网络可以是单个网络或多种不同的网络，例如内联网和因特网，并且可以包括有线和/或无线通信信道。每个实体可以与其他实体交互并且可以向其他实体提供服务和/或从其他实体接收服务。设计室820、掩模室840和集成电路制造厂860中的一个或多个可以由单个较大的公司拥有，甚至可以共存于公共设施中并使用公共资源。
设计室(或设计团队)820生成IC设计布图802。集成电路设计布图802包括为集成电路器件862设计的各种几何图案，特别是本公开提供的主题中用于晶圆键合目的的再分布层。示例性再分布布图802在图7中示出。再分布布图802中的各种几何图案，例如圆形和矩形(具有或不具有圆角)，可以对应于构成要制造的再分布层的各种导电接触件的金属的图案。设计室820实施适当的设计程序以形成包括再分布层的布图的集成电路设计布图802。设计过程可以包括逻辑设计、物理设计和/或布局和布线。集成电路设计布图802呈现在一个或多个具有几何图案信息的数据文件中。例如，集成电路设计布图802可以用GDSII文件格式、DFII文件格式或其他合适的计算机可读数据格式来表达。
掩模室840使用设计布图802来制造一个或多个掩模以用于制造集成电路器件862的各个层，特别是再分布层的布图。掩模室840执行掩模数据准备832、掩模制造834和其他合适的任务。掩模数据准备832将再分布层设计布图转换为掩模编写器可以物理写入的形式。掩模制造834然后制造用于对衬底(例如，晶圆)进行图案化的多个掩模。在本实施例中，掩模数据准备832和掩模制造834被示出为单独的元件。然而，掩模数据准备832和掩模制造834可以统称为掩模数据准备。
在本实施例中，掩模数据准备832包括再分布层设计布图筛选操作(例如，通过检查设计规则，例如混合键合层设计规则)、导电接触件调整操作(该操作插入虚设导电接触件和/或重新定位一些导电接触件)以改善图案对称性从而减少键合波速度变化。这将在后面详细描述。掩模数据准备832还可以包括光学邻近校正(OPC)，其使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉或其他工艺效应引起的那些误差。掩模数据准备832还可以包括掩模规则检查器(MRC)，该MRC使用一组掩模创建规则来检查集成电路设计布图，该组掩模创建规则可以包含某些几何和连接限制以确保足够的裕度，以解决半导体制造过程中的可变性等。掩模数据准备832还可以包括光刻工艺检查(LPC)，其模拟将由集成电路制造厂860实施以制造键合晶圆并进一步切割成集成电路器件862的工艺。工艺参数可以包括与集成电路制造周期的各种工艺相关联的参数、与用于制造集成电路的工具相关联的参数和/或制造工艺的其他方面。
应当理解，为了清楚起见，已经简化了掩模数据准备832的以上描述，并且数据准备可以包括附加特征，例如根据制造规则(特别是混合键合层设计规则)来修改集成电路设计布图的逻辑操作(LOP)。此外，在数据准备832期间应用于集成电路设计布图802的工艺可以以多种不同的顺序执行。
在掩模数据准备832之后并在掩模制造834期间，基于修改后的再分布层设计布图来制造掩模或掩模组。例如，基于修改后的再分布层设计布图，使用电子束(e-beam)或多个电子束的机制在掩模(光掩模或掩模版)上形成图案。掩模可以通过各种技术形成，例如透射掩模或反射掩模。在一个实施例中，使用二元技术来形成掩模，其中掩模图案包括不透明区域和透明区域。用于曝光涂覆在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束，例如紫外(UV)束，被不透明区域阻挡并透射穿过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂覆在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术来形成掩模。在相移掩模(PSM)中，形成在掩模上的图案中的各种特征被配置为具有适当的相位差以提高分辨率和成像质量。在各种示例中，相移掩模可以是衰减的PSM或交替的PSM。
集成电路制造厂860，例如半导体代工厂，使用由掩模室840制造的一个掩模(或多个掩模)来制造集成电路器件862。集成电路制造厂860是集成电路制造企业，其可以包括用于制造各种不同的集成电路产品的无数制造设施。例如，可能有一个制造设施用于多个集成电路产品的前段制造(即，前段制程(FEOL)制造)，而第二个制造设施可以为集成电路产品的互连和封装提供后段制造(即，后段制程(BEOL)制造)，以及第三个制造设施可以为代工业务提供其他服务。在本实施例中，使用一个掩模(或多个掩模)来制造至少两个半导体晶圆以分别在其上形成具有改进的对称性的再分布层。然后通过晶圆键合系统(例如，图6所示的系统600)将半导体晶圆键合在一起以产生键合结构(例如，图5所示的键合结构220)。其他适当的操作可以包括在键合操作之前进行平坦化工艺(例如，CMP工艺)，以使将要键合的晶圆的界面的形貌平滑，以便于键合操作。
图9是根据本公开的各个方面的图8中所示的掩模室840的更详细框图。在所示实施例中，掩模室840包括掩模设计系统880，其被定制为执行与图8的掩模数据准备832相关联描述的功能。掩模设计系统880是信息处理系统，例如计算机、服务器、工作站或其他合适的设备。系统880包括处理器882，该处理器882通信地耦合到系统存储器884、大容量存储设备886和通信模块888。系统存储器884为处理器882提供非暂态计算机可读存储装置以促进处理器执行计算机指令。系统存储器的示例可以包括随机存取存储器(RAM)设备，例如动态RAM(DRAM)、同步DRAM(SDRAM)、固态存储设备和/或本领域已知的各种其他存储器设备。计算机程序、指令和数据存储在大容量存储设备886上。大容量存储设备的示例可以包括硬盘驱动器、光盘驱动器、磁光驱动器、固态存储设备和/或本领域已知的各种其他大容量存储设备。通信模块888可操作以将诸如集成电路设计布图文件之类的信息与集成电路制造系统800中的其他组件(例如，设计室820)进行通信。通信模块的示例可以包括以太网卡、802.11WiFi设备、蜂窝数据无线电和/或其他合适的设备。
在操作中，掩模设计系统880被配置为在通过掩模制造834将再分布层设计布图转移到掩模890之前操纵该再分布层设计布图。在一个实施例中，掩模数据准备832被实现为在掩模设计系统880上执行的软件指令。进一步针对本实施例，掩模设计系统880从设计室820接收包含再分布层设计布图的第一GDSII文件892，并且修改再分布层设计布图，例如，通过插入虚设导电接触件和/或重新定位导电接触件，来改善布图对称性。在掩模数据准备832完成之后，掩模设计系统880将包含修改后的再分布层设计布图的第二GDSII文件894传输到掩模制造834。在替代实施例中，集成设计布图可以在集成制造系统800中的组件之间以替代文件格式(例如，DFII、CIF、OASIS)或任何其他合适的文件类型进行传输。此外，在替代实施例中，掩模设计系统880和掩模室840可以包括附加的和/或不同的组件。
图10是根据本公开的各个方面的制造键合晶圆的方法1000的高级流程图。简而言之，方法1000包括操作1002、1004、1008、1010、1012、1014和1016。操作1002接收再分布层设计布图，其可以具有由空间分隔的非对称图案。操作1004基于特定键合层设计规则来筛选再分布层设计布图以确定布图是否需要返工以改进对称性。操作1008通过在空间中插入虚设图案、减少行或列中的图案和/或重新定位图案来修改再分布层设计布图，从而增加对称性。操作1010输出用于掩模制造的再分布层设计布图。操作1012使用从操作1010生成的掩模来制造一对具有再分布层的晶圆。操作1014使这对晶圆的形貌平坦化。操作1016例如通过使用晶圆键合系统来键合这对晶圆。方法1000可以在集成电路制造系统800的各种组件中实施。例如，操作1002至1008可以在掩模室840的掩模数据准备832中实施；操作1010可以在掩模室840的掩模制造834中实施；并且操作1012至1016可以在集成电路制造厂860中实施。方法1000仅仅是用于说明所提供主题的各个方面的示例。可以在方法1000之前、期间和之后提供附加操作，并且针对方法的附加实施例，可以替换、消除或移动所描述的一些操作。图10中的方法1000是高级概述，并且将与本公开中的图7和随后的图11至图13相关联地描述与其中的每个操作相关联的细节。
在操作1002，方法1000接收再分布层设计布图，例如图7中所示的布图。参考图7，布图300包括用于创建再分布层的特征的各种几何图案。如上所述，布图300代表非对称图案。
在操作1004，方法1000使用设计规则检查器(DRC)来筛选布图300，特别是使用特别设计用于检查混合键合层中的不对称性的混合键合层DRC规则。如果布图300违反DRC规则，则DRC将标记警告或错误，以便在进行下一个制造阶段(例如，掩模制造834)之前可以修改或纠正设计布图。如上所述，由于导电接触件的分布引起的电介质表面的不连续性是键合波速度变化的主要原因。对不连续性进行基准测试的一种方法是计算键合波将必须分别在X方向和Y方向上行进通过的键合过孔的列或行的数量，因为由过孔阵列排列引起的速度影响是主导的。也就是说，如果键合波将在X方向上行进通过的键合过孔的列的数量接近键合波将在Y方向上行进通过的键合过孔的行的数量，则速度变化将在X方向和Y方向两者上类似，这仍然提供平衡的键合波路径。在示例性布图300中，沿X方向传播的键合波行进通过过孔阵列310d中的n列键合过孔；沿Y方向传播的相同键合波行进通过过孔阵列310a和310b中的(i+i′)行键合过孔。如果沿X方向的键合过孔的总列数与沿Y方向的过孔的总行数之间的比率(即，n/(i+i′))超出范围，则DRC将发出警告。例如，如果该比率小于约0.5或大于约1.5，则DRC将标记警告。如果该比率小于约0.5，则键合波将必须沿Y方向行进通过的键合过孔的行数更多，从而导致沿Y方向的速度偏差较大；如果该比率大于约1.5，则键合波将必须沿X方向行进通过的键合过孔的列数更多，从而导致沿X方向的速度偏差较大。相反，如果比率在约0.5至约1.5的范围内，虽然它不是完全对称的(除非比率等于1)，但DRC仍然可以将其视为键合波路径之间可接受的不平衡，并给予布图通过。如果DRC给予通过，则方法1000进行到操作1010以创建掩模。否则，方法1000进行到操作1008以修改再分布层设计布图以增加对称性。
方法1000在操作1008处可以采用至少三个不同的操作来改善布图对称性，分别如图11、图12和图13所示。图11至图13仅是示例，(一个或多个)相关领域的技术人员将认识到，本公开的精神和范围还可以使用其他技术来改善布图对称性，例如通过结合三个示例性操作。
图11示出了一种创建对称的修改后的布图的方法。在操作1008，方法1000通过插入虚设过孔阵列和虚设背面焊盘以及重新定位一些背面焊盘以增加布局对称性来修改再分布层设计布图300以创建修改后的设计布图300’，从而改善布局对称性。操作1008包括以下操作中的一个或多个。首先，将虚设过孔阵列310c添加到靠近左边缘301c的空白空间。通过添加过孔阵列310c，为沿X方向传播的键合波添加更多列的键合过孔。过孔阵列310c和310d可以具有相同的阵列布置。在一种情况下，过孔阵列310c和310d沿Y轴通过布图300’的中心点彼此成镜像图像。其次，过孔阵列310a和310b也可以重新排列为彼此的镜像图像。在一种情况下，过孔阵列310a和310b中的键合过孔的行数可以不同(i≠i’)，该操作重新排列过孔阵列310a和310b以具有相等的行，例如通过从一个过孔阵列向另一个过孔阵列移动一行或多行的键合过孔，向具有较少行的过孔阵列添加一行或多行的虚设键合过孔，或者通过从具有更多行的过孔阵列中删除一行或多行的键合过孔。此外，过孔阵列310a/310b和过孔阵列310c/310d可以分别重新排列为具有相等的行数和列数。第三，背面焊盘306可以重新排列为在X方向和Y方向两者上是对称的，例如通过将虚设背面焊盘添加到左边缘301c和底部边缘301b，将一些背面焊盘306从右边缘301d重新定位到相同边缘的其他位置或其他边缘，和/或去除顶部边缘301a上的一些背面焊盘306。在所示的实施例中，四个最初位于右边缘301d上的背面焊盘306被重新定位到底部边缘301b的右侧。同样在所示的实施例中，最初位于顶部边缘301a的中心的几个背面焊盘306可以被去除。值得注意的是，修改后的布图300’不必完全对称，而是要通过DRC检查。例如，在一个实例中，在不调整背面焊盘306的情况下，通过添加具有n’列的额外虚设过孔阵列310c，在修改后的布图300中X方向上的键合过孔的总列数与Y方向上的过孔的总行数之间的比率(即，(n+n’)/(i+i’))可以在预定范围内(例如，在约0.5至约1.5的范围内，如上所述)并且DRC将给予通过。在各种实施例中，n、n’、i、i’可以具有以下关系之一：n＝n’＝i＝i’、n＝n’≠i＝i’，以及n≠n’≠i≠i’。
图12示出了调整垂直过孔阵列中的列数以创建修改后的布图，该布图虽然仍然不对称但满足DRC中指定的比率要求。在操作1008，方法1000通过修改垂直过孔阵列中的键合过孔的列来修改再分布层设计布图300以创建修改后的设计布局300”，从而改进键合波路径平衡。如果原始布图300中X方向上的键合过孔的总列数与Y方向上的过孔的总行数之间的比率(即，n/(i+i’))超出预定范围(例如，>1.5)，这意味着过孔阵列310d中的总列数比过孔阵列310a和310b中的总行数多得多。在不进一步改变布图的情况下，方法1000在操作1008处可以减少过孔阵列310d中的列。通过减少过孔阵列310d中的列，过孔阵列310d中的键合过孔的列可以从n减少到n”。过孔阵列310d中的键合过孔的总数可以减少(例如，通过去除电浮置键合过孔)或通过增加行数而仍然保持不变(即，n*m保持恒定)。确定所需列数的一种方法是使用查找表。通常，金属对金属键合密度PD越小，需要的列数越多。例如，DRC规则可以规定，对于过孔阵列310d的金属对金属键合密度PD.d，如果PD.d小于22％，则需要12至22列；如果PD.d小于18.5％，则需要不多于36列；如果PD.d为约12％至约14％，则需要不多于64列。像这样的查找表可以用于提供确定所需的最大列数的上限。
仍然参考图12。由于沿X方向的键合波速度畸变主要由金属对金属键合密度和键合波行进通过的列数的乘积确定，因此给定固定的键合过孔尺寸(例如，圆形的半径)和沿X方向的间距(Px.d)，畸变与列数除以沿Y方向的间距(Py.d)成正比。混合键合层DRC规则可以简单地指定垂直过孔阵列中所需的最大列数应当受沿Y方向的间距和常数的乘积(A*Py.d)限制。在某些情况下，常数A由DRC指定，例如从5至15中选取的值。在一个示例性DRC规则中，过孔阵列310d中的最大列数受10*Py.d(A＝10)限制。例如，如果Px.d为约3um，并且Py.d为约4.2um，则最大列数为42(10*4.2)。根据Py.d计算出的最大列数还可以通过查找表进行控制，使得最大数中较小的一个用作列数的上限。
图13示出了调整水平过孔阵列中的行数以创建修改后的布图，该布图虽然仍然不对称但满足DRC中指定的比率要求。在操作1008，方法1000通过修改水平过孔阵列中的键合过孔的行来修改再分布层设计布图300以创建修改后的设计布图300”’，从而改进键合波路径平衡。如果原始布图300中沿X方向的键合过孔的总列数与沿Y方向的过孔的总行数之间的比率(即，n/(i+i’))低于预定范围(例如，<0.5)，这意味着过孔阵列310a和310b中的总行数比过孔阵列310d中的列数多得多。在不进一步改变布图的情况下，方法1000在操作1008处可以减少过孔阵列310a和310b中的一者或两者中的行。通过减少过孔阵列310a和310b中的总行数，过孔阵列310a中的键合过孔的行数可以从i减少到i”’。过孔阵列310a和310b中的键合过孔的总数可以减少(例如，通过去除电浮置键合过孔)，或者通过增加列数而仍然保持不变(即，i*j保持恒定)。确定所需行数的一种方法是使用查找表。通常，金属对金属键合密度PD越小，需要的行数越多。例如，DRC规则可以规定，对于过孔阵列310a和310b的金属对金属键合密度PD，如果PD(PD.a或PD.b)小于22％，则需要12至22行；如果PD小于18.5％，则需要不多于36行；如果PD为从约12％至约14％，则需要不多于64行。像这样的查找表可以用于提供确定所需的最大行数的上限。
仍然参考图13。由于沿Y方向的键合波速度畸变主要由金属对金属键合密度和键合波行进通过的行数的乘积确定，因此给定固定的键合过孔尺寸(例如，圆形的半径)和沿Y方向的间距(Py.a)，畸变与行数除以沿X方向的间距(Px.a)成正比。混合键合层DRC规则可以简单地指定水平过孔阵列中所需的最大行数应当受沿X方向的间距和常数的乘积(B*Px.a)限制。在某些情况下，常数B由DRC指定，例如从5至15中选取的值。在一个示例性DRC规则中，过孔阵列310a和310b中的最大总行数受10*Px.a(B＝10)限制。例如，如果Px.a为约3um，并且Py.a为约4.2um，则最大行数为30(10*3)。根据Px.a计算出的最大行数还可以通过查找表进行控制，使得最大数中较小的一个用作行数的上限。
在操作1008结束时，DRC改进并重新检查了修改后的再分布层设计布图中的对称性。可能需要返工，例如以迭代方式。直到DRC给予通过，方法1000进行到操作1010以基于修改后的设计布图来创建掩模。修改后的布图还可以包括某些辅助特征，例如用于成像效果、处理增强和/或掩模识别信息的那些特征。此外，操作1010可以在将要键合的一对晶圆中的另一个晶圆上旋涂用于再分布层的额外布图。在实施例中，操作1010以计算机可读格式输出修改后的布图以用于后续制造阶段。例如，布图可以以GDSII、DFII、CIF、OASIS或任何其他合适的文件格式输出。
在操作1012，方法1000制造第一半导体晶圆和第二半导体晶圆。示例性操作1012使用一系列感光和化学处理操作来将多个集成电路组件(例如，集成电路组件100.1至100.n，以提供示例)形成到半导体衬底(例如，半导体衬底202，以提供示例)上，以形成半导体晶圆。感光和化学处理操作的顺序可以包括沉积、去除、图案化和修改。沉积是一种用于将材料生长、涂覆或以其他方式转移到半导体衬底上的操作，并且可以包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)和/或分子束外延(MBE)，以提供一些示例。去除是从半导体衬底去除材料的操作，并且可以包括湿法蚀刻、干法蚀刻和/或化学机械平坦化(CMP)以提供一些示例。图案化(通常称为光刻)是使半导体衬底的材料成形或改变半导体衬底的材料以形成用于电子器件的模拟和/或数字电路的各种几何形状的操作。电特性的修改是通常通过离子注入来改变半导体衬底的材料的物理、电学和/或化学特性的操作。
在操作1014，方法1000在进行键合操作之前执行平坦化工艺以使半导体晶圆的表面平滑，例如通过化学机械平坦化(CMP)工艺。在CMP工艺之后，导电接触件阵列从再分布层的电介质层的顶表面略微突出，因为在CMP工艺中电介质层以相对较高的抛光速率进行抛光，而导电材料以相对较低的抛光速率进行抛光。进一步观察到，从电介质层的顶表面突出的导电接触件的数量在X方向和Y方向上变化。这是因为在非对称再分布层设计布图中，列和行密度与导致CMP负载效应和形貌问题的金属比率有关。随着图案密度的增加，焊盘和晶圆之间的有效接触面积增加，然后有效局部压力变低，从而导致去除比率降低。一般而言，电介质厚度与图案密度呈正相关。在CMP工艺中，观察到在CMP工艺周期的早期阶段，经过一定时间的CMP工艺之后，晶圆的形貌更加平滑，并且随着处理时间增加至超过一定时间，晶圆的形貌变得更加不均匀。这是因为，对于具有较高图案密度的给定特征，显示出较低的抛光速率。由于光滑的界面沿键合波路径提供了较少的不连续性，因此键合波速度畸变可以通过优化的CMP处理时间而被进一步最小化。本公开的发明人已经观察到，当CMP焊盘寿命小于特定值时，例如在特定示例中为3小时，将实现平滑的形貌。因此，可以引入该预定时间(例如，<3小时)来控制CMP工艺持续时间。
在操作1016，方法1000键合第一半导体晶圆和第二半导体晶圆。尽管在本公开中说明了混合键合，但是操作1016可以包括直接键合、表面活化键合、等离子体活化键合、阳极键合、共晶键合、热压键合、反应键合、瞬时液相扩散键合和/或在不脱离本公开的精神和范围的情况下，对于(一个或多个)相关领域的技术人员而言显而易见的、用于键合第一半导体晶圆和第二半导体晶圆的任何其他众所周知的键合技术。
尽管不旨在进行限制，但本公开为键合的半导体器件的制造提供了许多益处。例如，通过改进再分布层设计布图中的对称性，本公开的实施例提供了平衡的键合波传播路径。这增加了键合过程中的对准精度。这也降低了返工率并降低了每个集成电路器件的材料成本。
在一个示例性方面，本公开涉及一种方法。该方法包括：接收键合层的布图，该布图包括不对称分布的图案，通过设计规则检查器来确定布图的不对称程度是否在预定范围内，如果不对称程度超出预定范围，则修改布图以降低布图的不对称程度，以及以计算机可读格式输出布图。在一些实施例中，该方法还包括：利用该布图制造掩模。在一些实施例中，该方法还包括：使用掩模在第一晶圆上形成键合层，以及将第一晶圆与第二晶圆键合，其中，键合层位于第一晶圆和第二晶圆之间。在一些实施例中，图案包括在垂直方向定向的一个或多个第一过孔阵列和在水平方向定向的一个或多个第二过孔阵列，并且不对称程度由一个或多个第一过孔阵列的总的列数与一个或多个第二过孔阵列的总的行数之间的比率表示。在一些实施例中，预定范围为从约0.5至约1.5。在一些实施例中，修改布图包括：添加虚设过孔阵列。在一些实施例中，修改布图包括：减少一个或多个第一过孔阵列的总的列数或减少一个或多个第二过孔阵列的总的行数。在一些实施例中，图案包括背面焊盘，这些背面焊盘沿着布图的边缘形成在线阵列中。在一些实施例中，修改布图包括：向线阵列之一添加至少一个虚设背面焊盘。在一些实施例中，修改布图包括：从线阵列之一去除至少一个背面焊盘。
在另一个示例性方面，本公开涉及一种方法。该方法包括：接收集成电路的再分布层的布图，该布图具有在垂直方向定向的一个或多个第一过孔阵列和在水平方向定向的一个或多个第二过孔阵列，计算一个或多个第一过孔阵列的总的列数和一个或多个第二过孔阵列的总的行数之间的比率，如果比率超出预定范围，则减少所述列数或所述行数，从而更新布图，以及如果比率在预定范围内，则基于布图来形成再分布层掩模。在一些实施例中，该方法还包括：基于再分布层掩模来形成再分布层，以及将集成电路与另一集成电路堆叠，其中，再分布层堆叠在集成电路与另一集成电路之间。在一些实施例中，该方法还包括：重复所述计算和所述减少的步骤，直到该比率在预定范围内为止。在一些实施例中，减少列数或行数包括：如果比率大于预定范围的上限则减少列数，以及如果比率小于预定范围的下限则减少行数。在一些实施例中，上限为约1.5，并且下限为约0.5。在一些实施例中，减少列数或行数包括：减少列数，使得减少后的列数不大于预定常数与一个或多个第一过孔阵列的间距的大小的值的乘积，以及减少行数，使得减少后的行数不大于预定常数与一个或多个第二过孔阵列的间距的大小的值的乘积。在一些实施例中，预定常数在约5至约15的范围内。
在另一个示例性方面，本公开涉及一种半导体器件。该半导体器件包括：半导体衬底、在半导体衬底上方的互连结构以及在互连结构上方的再分布层。再分布层包括键合过孔，键合过孔被分组为在水平方向纵长延伸的阵列和在垂直方向纵长延伸的阵列。在垂直方向纵长延伸的阵列的总的列数与在水平方向纵长延伸的阵列的总的行数的比率在约0.5至约1.5的范围内。在一些实施例中，阵列包括两个在水平方向纵长延伸的阵列和仅一个在垂直方向纵长延伸的阵列。在一些实施例中，在垂直方向纵长延伸的阵列的总的列数小于该阵列的间距的大小的值的十倍。
下面提供了一些示例。
示例1.一种方法，包括：
接收键合层的布图，其中，所述布图包括不对称分布的图案；
通过设计规则检查器来确定所述布图的不对称程度是否在预定范围内；
如果所述不对称程度超出所述预定范围，则修改所述布图以降低所述布图的不对称程度；以及
以计算机可读格式输出所述布图。
示例2.根据示例1所述的方法，还包括：
利用所述布图制造掩模。
示例3.根据示例2所述的方法，还包括：
使用所述掩模在第一晶圆上形成所述键合层；以及
将所述第一晶圆与第二晶圆键合，其中，所述键合层位于所述第一晶圆和所述第二晶圆之间。
示例4.根据示例1所述的方法，其中，所述图案包括在垂直方向定向的一个或多个第一过孔阵列和在水平方向定向的一个或多个第二过孔阵列，并且其中，所述不对称程度由所述一个或多个第一过孔阵列的总的列数与所述一个或多个第二过孔阵列的总的行数之间的比率表示。
示例5.根据示例4所述的方法，其中，所述预定范围为从约0.5至约1.5。
示例6.根据示例4所述的方法，其中，修改所述布图包括：添加虚设过孔阵列。
示例7.根据示例4所述的方法，其中，修改所述布图包括：减少所述一个或多个第一过孔阵列的所述总的列数或减少所述一个或多个第二过孔阵列的所述总的行数。
示例8.根据示例1所述的方法，其中，所述图案包括背面焊盘，所述背面焊盘沿着所述布图的边缘形成在线阵列中。
示例9.根据示例8所述的方法，其中，修改所述布图包括：向所述线阵列之一添加至少一个虚设背面焊盘。
示例10.根据示例8所述的方法，其中，修改所述布图包括：从所述线阵列之一去除至少一个背面焊盘。
示例11.一种方法，包括：
接收集成电路的再分布层的布图，所述布图具有在垂直方向定向的一个或多个第一过孔阵列和在水平方向定向的一个或多个第二过孔阵列；
计算所述一个或多个第一过孔阵列的总的列数和所述一个或多个第二过孔阵列的总的行数之间的比率；
如果所述比率超出预定范围，则减少所述列数或所述行数，从而更新所述布图；以及
如果所述比率在所述预定范围内，则基于所述布图来形成再分布层掩模。
示例12.根据示例11所述的方法，还包括：
基于所述再分布层掩模来形成所述再分布层；以及
将所述集成电路与另一集成电路堆叠，其中，所述再分布层堆叠在所述集成电路与所述另一集成电路之间。
示例13.根据示例11所述的方法，还包括：
重复所述计算和所述减少的步骤，直到所述比率在所述预定范围内为止。
示例14.根据示例12所述的方法，其中，减少所述列数或所述行数包括：
如果所述比率大于所述预定范围的上限，则减少所述列数；以及如果所述比率小于所述预定范围的下限，则减少所述行数。
示例15.根据示例14所述的方法，其中，所述上限为约1.5，并且所述下限为约0.5。
示例16.根据示例11所述的方法，其中，减少所述列数或所述行数包括：
减少所述列数，使得减少后的列数不大于预定常数与所述一个或多个第一过孔阵列的间距的大小的值的乘积；以及
减少所述行数，使得减少后的行数不大于所述预定常数与所述一个或多个第二过孔阵列的间距的大小的值的乘积。
示例17.根据示例16所述的方法，其中，所述预定常数在约5至约15的范围内。
示例18.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上方的互连结构；以及
在所述互连结构上方的再分布层，
其中，所述再分布层包括键合过孔，所述键合过孔被分组为在水平方向纵长延伸的阵列或在垂直方向纵长延伸的阵列，
其中，所述在垂直方向纵长延伸的阵列的总的列数与所述在水平方向纵长延伸的阵列的总的行数的比率在约0.5至约1.5的范围内。
示例19.根据示例18所述的半导体器件，其中，所述阵列包括两个在水平方向纵长延伸的阵列和仅一个在垂直方向纵长延伸的阵列。
示例20.根据示例18所述的半导体器件，其中，所述在垂直方向纵长延伸的阵列的总的列数小于该阵列的间距的大小的值的十倍。
上文概述了一些实施例的特征，以使本领域普通技术人员可以更好地理解本公开的各方面。本领域的普通技术人员应当意识到，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构以执行本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。本领域普通技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。

Claims (10)

1.一种形成半导体器件的方法，包括：
接收键合层的布图，其中，所述布图包括不对称分布的图案；
通过设计规则检查器来确定所述布图的不对称程度是否在预定范围内；
如果所述不对称程度超出所述预定范围，则修改所述布图以降低所述布图的不对称程度；以及
以计算机可读格式输出所述布图。
2.根据权利要求1所述的方法，还包括：
利用所述布图制造掩模。
3.根据权利要求2所述的方法，还包括：
使用所述掩模在第一晶圆上形成所述键合层；以及
将所述第一晶圆与第二晶圆键合，其中，所述键合层位于所述第一晶圆和所述第二晶圆之间。
4.根据权利要求1所述的方法，其中，所述图案包括在垂直方向定向的一个或多个第一过孔阵列和在水平方向定向的一个或多个第二过孔阵列，并且其中，所述不对称程度由所述一个或多个第一过孔阵列的总的列数与所述一个或多个第二过孔阵列的总的行数之间的比率表示。
5.根据权利要求4所述的方法，其中，所述预定范围为从约0.5至约1.5。
6.根据权利要求4所述的方法，其中，修改所述布图包括：添加虚设过孔阵列。
7.根据权利要求4所述的方法，其中，修改所述布图包括：减少所述一个或多个第一过孔阵列的所述总的列数或减少所述一个或多个第二过孔阵列的所述总的行数。
8.根据权利要求1所述的方法，其中，所述图案包括背面焊盘，所述背面焊盘沿着所述布图的边缘形成在线阵列中。
9.一种形成半导体器件的方法，包括：
接收集成电路的再分布层的布图，所述布图具有在垂直方向定向的一个或多个第一过孔阵列和在水平方向定向的一个或多个第二过孔阵列；
计算所述一个或多个第一过孔阵列的总的列数和所述一个或多个第二过孔阵列的总的行数之间的比率；
如果所述比率超出预定范围，则减少所述列数或所述行数，从而更新所述布图；以及
如果所述比率在所述预定范围内，则基于所述布图来形成再分布层掩模。
10.一种半导体器件，包括：
半导体衬底；
在所述半导体衬底上方的互连结构；以及
在所述互连结构上方的再分布层，
其中，所述再分布层包括键合过孔，所述键合过孔被分组为在水平方向纵长延伸的阵列和在垂直方向纵长延伸的阵列，
其中，所述在垂直方向纵长延伸的阵列的总的列数与所述在水平方向纵长延伸的阵列的总的行数的比率在约0.5至约1.5的范围内。
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