TW202314803A - 氮化物半導體基板及其製造方法 - Google Patents

氮化物半導體基板及其製造方法 Download PDF

Info

Publication number
TW202314803A
TW202314803A TW111127538A TW111127538A TW202314803A TW 202314803 A TW202314803 A TW 202314803A TW 111127538 A TW111127538 A TW 111127538A TW 111127538 A TW111127538 A TW 111127538A TW 202314803 A TW202314803 A TW 202314803A
Authority
TW
Taiwan
Prior art keywords
layer
nitride semiconductor
adhesive layer
semiconductor substrate
laminated
Prior art date
Application number
TW111127538A
Other languages
English (en)
Inventor
萩本和德
久保埜一平
Original Assignee
日商信越半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商信越半導體股份有限公司 filed Critical 日商信越半導體股份有限公司
Publication of TW202314803A publication Critical patent/TW202314803A/zh

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本發明是一種氮化物半導體基板，其包含：複合基板，其積層有複數層；氧化矽層或TEOS層，其積層於該複合基板上，且具有中央部的平坦面和位於該平坦面的周圍之側面；單晶矽層，其積層於該氧化矽層或TEOS層上；及，氮化物半導體薄膜，其形成於該單晶矽層上；該氮化物半導體基板的特徵在於，前述氧化矽層或TEOS層的中央部的整個平坦面被前述單晶矽層覆蓋。藉此，提供一種氮化物半導體基板及其製造方法，該氮化物半導體基板在磊晶生長後的鏡面邊緣表面無霧化，因此，無揚塵或反應痕跡且製程中的不良較少。

Description

氮化物半導體基板及其製造方法
本發明有關一種氮化物半導體基板及其製造方法。
以GaN和AlN為首的氮化物半導體能夠用於製作使用了二維電子氣體之高電子遷移率電晶體(High Electron Mobility Transistor，HEMT)或高耐壓電子元件的製作。
難以製作使這些氮化物半導體在基板上生長而得之氮化物晶圓，作為基板，使用了藍寶石基板或SiC基板。然而，為了抑制大口徑化和基板的成本，而採用了藉由在矽基板上進行氣相沉積來實行的磊晶生長。藉由在矽基板上進行氣相沉積來實行的磊晶生長膜的製作由於能夠使用比藍寶石基板或SiC基板更大口徑的基板，因而元件的生產性較高，在散熱性方面有利。但是，因由晶格常數差異或熱膨脹係數差異引起的應力而容易發生翹曲的增大或塑性變形，從而利用了成長條件或緩和層來減少應力。
在高耐壓電子元件中，為了提升高耐壓特性，需要沉積較厚的磊晶層。因此，如果沉積較厚的磊晶層，則作為其基板的矽基板因與磊晶層的熱膨脹係數的不同而使晶圓發生翹曲。
因此，開發了一種氮化物半導體磊晶膜成長用的大口徑基板(以下稱為複合基板)，其為大口徑且熱膨脹係數與氮化物半導體相近。此複合基板是由複合基板、僅耦接至前述複合基板的單面上之氧化矽層、及耦接至前述氧化矽層上之單晶矽層所構成，該複合基板包含：多晶陶瓷芯；第一黏著層，其整面地耦接至前述多晶陶瓷芯；導電層，其根據需要而耦接至整個前述第一黏著層；第二黏著層，其耦接至整個前述導電層或整個前述第一黏著層；及，屏障層，其耦接至整個前述第二黏著層(專利文獻1)。
藉由使用此複合基板，能夠製作一種氮化物半導體磊晶生長基板，該氮化物半導體磊晶生長基板為大口徑且磊晶層較厚，並且不會發生龜裂。又，由於與氮化物半導體的熱膨脹係數差異較小，因此氮化物半導體成長中或冷卻中不易發生翹曲，能夠將成膜後的基板的翹曲控制為較小。進一步，複合基板大部分為陶瓷，基板本身不僅非常硬而不易塑性變形，GaN/Si尚未解決的晶圓破裂亦不會發生。
然而，當使用這樣的由僅耦接至複合基板的單面上之氧化矽層和耦接至前述氧化矽層上之單晶矽層所構成之成長基板來磊晶生長氮化物半導體，從而製造HEMT結構的氮化物半導體基板時，磊晶生長後的鏡面邊緣表面發生霧化(haze)。前述鏡面與霧化部分的界面常常會發生反應痕跡，而成為製程中的揚塵來源。又，霧化部分殘留有製程中的藥水等的殘渣，在製程中亦成為發生不良的原因。 [先前技術文獻] (專利文獻)
專利文獻1：日本特表2021-502701號公報
[發明所欲解決的問題]
本發明是為了解決上述問題而完成，其目的在於提供一種氮化物半導體基板及其製造方法，該氮化物半導體基板在磊晶生長後的鏡面邊緣表面無霧化(haze free)，因此，無揚塵或反應痕跡且製程中的不良較少。 [解決問題的技術手段]
為了解決上述問題，本發明提供一種氮化物半導體基板，其包含： 複合基板，其積層有複數層； 氧化矽層或TEOS層，其積層於該複合基板上，且具有中央部的平坦面和位於該平坦面的周圍之側面； 單晶矽層，其積層於該氧化矽層或TEOS層上；及， 氮化物半導體薄膜，其形成於該單晶矽層上；其中， 前述氧化矽層或TEOS層的中央部的整個平坦面被前述單晶矽層覆蓋。
如此一來，若是一種氮化物半導體基板，其氧化矽層或TEOS層的平坦面未從作為氮化物半導體薄膜的生長面的前述單晶矽層的端部露出，則能夠製成一種氮化物半導體基板，該氮化物半導體基板在氧化矽層或TEOS層的平坦面不會多晶生長氮化物半導體薄膜，因此，鏡面邊緣表面無霧化，無揚塵或反應痕跡且製程中的不良較少。
又，較佳是前述氧化矽層或TEOS層的前述側面被氮化矽膜覆蓋。
若是這樣的氮化物半導體基板，則能夠更確實地抑制霧化的發生。
又，較佳是前述複合基板包含：多晶陶瓷芯；第一黏著層，其積層於整個前述多晶陶瓷芯上；第二黏著層，其積層於整個前述第一黏著層上；第二黏著層，其積層於整個前述第一黏著層上；及，屏障層，其積層於整個前述第二黏著層上。
又，此時，前述複合基板可在前述第一黏著層與前述第二黏著層之間具有積層於整個前述第一黏著層上的導電層。
若是使用這樣的複合基板而得之氮化物半導體基板，則能夠製成一種氮化物半導體基板，該氮化物半導體基板抑制了成膜後的基板的翹曲。
又，較佳是前述導電層包含多晶矽層。
又，較佳是：前述第一黏著層和前述第二黏著層包含TEOS或氧化矽，並且前述屏障層包含氮化矽。
若是這樣的氮化物半導體基板，則能夠將成膜後的基板的翹曲控制為進一步更小，亦能夠形成較厚的氮化物半導體薄膜。
又，較佳是前述多晶陶瓷芯包含氮化鋁。
若是這樣的氮化物半導體基板，則成膜後能夠更縮小基板的翹曲。
又，本發明提供一種氮化物半導體基板的製造方法，其包含以下步驟： 步驟(1)，準備積層有複數層之複合基板和單晶矽基板； 步驟(2)，隔著氧化矽層或TEOS層來將前述單晶矽基板接合在前述複合基板上； 步驟(3)，使前述接合後的單晶矽基板薄膜化來形成單晶矽層； 步驟(4)，以前述氧化矽層或TEOS層的中央部的整個平坦面被前述單晶矽層覆蓋的方式形成前述氧化矽層或TEOS層、及前述單晶矽層的端部； 步驟(5)，在前述單晶矽層上生長AlN膜；及， 步驟(6)，在前述AlN膜上生長選自GaN膜、AlGaN膜、及AlN膜中的一種以上。
若是這樣的製造方法，則能夠相對容易製造一氮化物半導體基板，其鏡面邊緣表面無霧化，無揚塵或反應痕跡且製程中的不良較少。
又，較佳是將前述步驟(4)設為倒角步驟。
若以這樣的方式進行，則能夠在不增加以往的步驟數的情形下進行製造。
又，較佳是在前述步驟(4)與前述步驟(5)之間進一步包含：步驟(4’)，利用氮化矽膜覆蓋至少前述氧化矽層或TEOS層的側面。
若以這樣的方式進行，則能夠確實地消除氧化矽層或TEOS層的露出。
又，較佳是將前述複合基板設為包含：多晶陶瓷芯；第一黏著層，其積層於整個前述多晶陶瓷芯上；第二黏著層，其積層於整個前述第一黏著層上；第二黏著層，其積層於整個前述第一黏著層上；及，屏障層，其積層於整個前述第二黏著層上。
又，此時，較佳是將前述複合基板設為：在前述第一黏著層與前述第二黏著層之間具有積層於整個前述第一黏著層上的導電層。
若是這樣的製造方法，則成膜後能夠更縮小基板的翹曲。 [發明的功效]
如以上所述，若是本發明，則能夠提供一種氮化物半導體基板及其製造方法，該氮化物半導體基板在磊晶生長後的鏡面邊緣表面無霧化，因此，無揚塵或反應痕跡且製程中的不良較少。
如上所述，當使用由僅積層於複合基板的單面上的氧化矽層和積層於前述氧化矽層上的單晶矽層所構成之成膜用基板來磊晶生長氮化物半導體，從而製造HEMT結構的氮化物半導體基板時，磊晶生長後的鏡面邊緣表面霧化。前述鏡面與霧化部分的界面常常會發生反應痕跡，而成為製程中的揚塵來源。
當本發明人以掃描式電子顯微鏡(SEM)觀察鏡面部和霧化的部分的剖面時，發現鏡面部單晶生長有氮化物半導體薄膜，霧化的部分多晶生長有氮化物半導體薄膜(第8圖)。而且，發現鏡面部分是生長於單晶矽層上，霧化的部分是生長於氧化矽層上。又，將單晶生長的部分與多晶生長的部分的界面示於第9圖。又，多晶部分殘留有製程中的藥水等的殘渣，在製程中亦成為發生不良的原因。
而且，發現一種氮化物半導體基板，其在成膜用基板上，形成有氮化物半導體薄膜，該成膜用基板是隔著氧化矽層將單晶矽層接合於積層有複數層的複合基板上而得，其中，氧化矽層的平坦面不會從作為前述氮化物半導體薄膜的生長面的前述單晶矽層的端部露出，若是該氮化物半導體基板，則能夠製成一種基板的邊緣部分無霧化之基板，從而完成本發明。
亦即，本發明是一種氮化物半導體基板，其包含：複合基板，其積層有複數層；氧化矽層或TEOS層，其積層於該複合基板上，且具有中央部的平坦面和位於該平坦面的周圍之側面；單晶矽層，其積層於該氧化矽層或TEOS層上；及，氮化物半導體薄膜，其形成於該單晶矽層上；其中，前述氧化矽層或TEOS層的中央部的整個平坦面被前述單晶矽層覆蓋。
又，本發明是一種氮化物半導體基板的製造方法，其包含以下步驟：步驟(1)，準備積層有複數層之複合基板和單晶矽基板；步驟(2)，隔著氧化矽層或TEOS層來將前述單晶矽基板接合在前述複合基板上；步驟(3)，使前述接合後的單晶矽基板薄膜化來形成單晶矽層；步驟(4)，以前述氧化矽層或TEOS層的中央部的整個平坦面被前述單晶矽層覆蓋的方式形成前述氧化矽層或TEOS層、及前述單晶矽層的端部；步驟(5)，在前述單晶矽層上生長AlN膜；及，步驟(6)，在前述AlN膜上生長選自GaN膜、AlGaN膜、及AlN膜中的一種以上。
以下，詳細說明本發明，但是本發明不限定於這些說明。
(第一實施形態) 本發明的氮化物半導體基板包含：成膜用基板，其包含複合基板、由氧化矽層(SiO 2層)或正矽酸乙酯(TEOS)層所構成之接合層、及單晶矽層；以及，氮化物半導體薄膜，其形成於該成膜用基板上；其中，接合層的整個平坦面被單晶矽層覆蓋。以下，本說明書中是以接合層為氧化矽層的情況為例來進行說明，但是亦能夠同樣地適用於接合層為TEOS層的情況。
第1圖中示出本發明的氮化物半導體基板中的包含複合基板、氧化矽層、及單晶矽層之成膜用基板的一例。在該成膜用基板中，單晶矽層3隔著氧化矽層2而積層於複合基板1上。此處，與以往技術的不同在於第1圖中的氧化矽層2的整個平坦面被單晶矽層3覆蓋。亦即，在氧化矽層的平坦面的端部4沒有氧化矽層露出。亦即，氧化矽層2的中央部的整個平坦面被單晶矽層3覆蓋。
如第4圖所示，在以往的氮化物半導體基板中，氧化矽層2的平坦面的端部4未被單晶矽層3覆蓋。因此，當在成膜用基板上生長氮化物半導體薄膜時，在平坦面的端部4露出的氧化矽層2上會生長氮化物半導體薄膜的多晶矽層。相對於此，在本發明中，氧化矽層2未露出於平坦面的端部4，因而氧化矽層2上不會生長氮化物半導體薄膜的多晶矽層。
此處，使用第2圖來詳細說明本發明中的氧化矽層的構成。如第2圖的(a)、(b)所示，在本發明的氮化物半導體基板中，氧化矽層2具有中央部的平坦面21(以虛線表示的面)和位於該平坦面的周圍之側面22(以粗線表示的面)。在本發明中，整個平坦面21被單晶矽層3覆蓋。另一方面，平坦面21的周圍的側面22可被單晶矽層3覆蓋，亦可未被單晶矽層3覆蓋，從容易製造的觀點來看，較佳是未被單晶矽層3覆蓋。又，如第2圖(a)所示，側面22可垂直於平坦面21，如第2圖(b)所示，側面22亦可傾斜。又，圖中雖然側面22描繪為直線(平面)，但是側面22亦可以是曲面狀。又，側面22亦可以是倒角面。
在本發明中，形成於成膜用基板上的氮化物半導體薄膜可以是AlN膜、及在其上形成GaN膜或AlGaN膜、或這兩方而得者。例如，能夠使用如第5圖所示的自轉公轉型的MOCVD反應爐，來在成膜用基板上實行AlN膜、AlGaN膜及GaN膜的磊晶生長。
例如，如第6圖所示，前述成膜用基板能夠由複合基板、僅積層於前述複合基板的單面上之氧化矽層2、及積層於前述氧化矽層2上之單晶矽層3所構成，該複合基板包含：多晶陶瓷芯6；第一黏著層7，其積層於整個前述多晶陶瓷芯上；導電層8，其積層於整個前述第一黏著層7上；第二黏著層9，其積層於整個前述導電層8上；及，屏障層10，其積層於整個前述第二黏著層9上。
此處，多晶陶瓷芯6能夠包含氮化鋁，能夠利用燒結助劑在例如1800℃的高溫進行燒結，較佳是具有約300～1150μm的厚度。基本上通常是以單晶矽基板的半導體協會(SEMI)標準的厚度形成。
第一黏著層7和第二黏著層9可以是包含正矽酸乙酯(TEOS)或氧化矽(SiO 2)之層，能夠藉由例如低壓化學氣相沉積(LPCVD)製程和化學氣相沉積(CVD)製程等來進行沉積，較佳是具有100nm的厚度。
導電層8能夠包含多晶矽層，能夠藉由例如LPCVD製程等來進行沉積，較佳是具有約300nm的厚度。此層是用以賦予導電性的層，例如能夠摻雜有硼(B)和磷(P)等。又，根據情況有時不沉積此導電層8。
屏障層10能夠包含氮化矽，能夠藉由例如LPCVD製程等來進行沉積，較佳是具有400nm～500nm的厚度。此層是用以防止下述情形之層：在高溫的磊晶生長製程中，例如釔、氧化釔、氧、金屬雜質、其他微量元素等存在於陶瓷芯中的元素擴散或氣體排放至半導體處理腔室的環境中。
氧化矽層2，能夠藉由例如LPCVD製程等來進行沉積，厚度較佳是1.5μm左右。單晶矽層3較佳是具有300～500nm的厚度。此層是作為用於AlN和GaN等氮化物半導體的磊晶生長之生長面來利用之層。
各層的厚度不限定於上述值，不一定存在有全部的層，本發明中的成膜用基板至少具有單晶矽層、氧化矽層或TEOS層及積層有複數層之複合基板。
能夠根據本發明的氮化物半導體基板的製造方法，例如用以下方式製造本發明的第一實施形態的氮化物半導體基板。
首先，準備如上所述的複合基板、及單晶矽基板 (步驟(1))。單晶矽基板可以是附著有氧化膜(氧化矽層)之單晶矽基板。
繼而，隔著氧化矽層或TEOS層來將單晶矽基板接合在複合基板上(步驟(2))。氧化矽層能夠藉由例如LPCVD製程等來沉積於複合基板上，厚度較佳是設為1.5μm左右。或者，氧化矽層可設為將沉積於複合基板上的氧化矽層與附著於單晶矽基板上的氧化矽層合併而得的層。單晶矽基板例如能夠使用層轉印製程來以貼合的方式接合於氧化矽層上。
繼而，使接合後的單晶矽基板薄膜化來形成單晶矽層(步驟(3))。單晶矽層較佳是具有300～500nm的厚度。單晶矽層的薄膜化的方法並無特別限定，能夠應用以往的方法。例如能夠藉由下述方式進行薄膜化：隔著氧化矽層來將複合基板與單晶矽基板接合後，從單晶矽基板的表面進行磨削/研磨或蝕刻。又，亦可藉由下述所謂的離子植入剝離法：預先在單晶矽基板上形成離子植入層，接合後以離子植入層進行剝離。
繼而，以氧化矽層的中央部的整個平坦面被單晶矽層覆蓋的方式形成氧化矽層及單晶矽層的端部(步驟(4))。步驟(4)能夠設為實行單晶矽外周部的倒角之步驟。此時，例如，如第1圖所示，以氧化矽層的平坦部不露出的方式實行倒角。
繼而，在單晶矽層上形成氮化物半導體薄膜。此步驟例如能夠設為在單晶矽層上生長AlN膜之步驟(步驟(5))、及在AlN膜上生長選自GaN膜、AlGaN膜、及AlN膜中的一種以上之步驟(步驟(6))。
第5圖中示出能夠用於本發明的氮化物半導體基板的製造方法之MOCVD裝置的一例的概略圖。MOCVD裝置具備：衛星部(satelite)52，其具有載置成膜用基板51的凹槽(pocket)；石英製的天花板53和石英部54；及，環狀構件55，其以從成膜用基板51的端部包覆內側的方式載置。56是載體氣流的方向，57是打開蓋部的方向。
如第5圖所示，成膜用基板例如能夠載置於被稱為衛星部的晶圓凹槽。磊晶生長時，能夠使用作為鋁(Al)源的三甲基鋁(TMAl)、作為鎵(Ga)源的三甲基鎵(TMGa)、作為氮(N)源的NH 3，不限定於該等。又，載體氣體能夠設為N 2和H 2、或該等的任一種，製程溫度例如較佳是設為900～1200℃左右。
此時，將成膜用基板載置於衛星部上，然後，關閉蓋部，實行磊晶生長。此時，磊晶層能夠從基板側朝成長方向依序形成例如AlN膜、AlGaN膜，然後磊晶生長GaN膜。磊晶層的結構不限於此，亦存在不形成AlGaN膜的情況、或在AlGaN膜成膜後進一步形成AlN膜的情況。
(第二實施形態) 如第3圖所示，本發明的氮化物半導體基板可將包含複合基板1、氧化矽層2、及單晶矽層3之成膜用基板設為氧化矽層2的側面被氮化矽膜5覆蓋。若是這樣的氮化物半導體基板，則能夠更確實地防止氮化物半導體薄膜的多晶矽層成長於成長用基板的端部。再者，氮化矽膜5可僅覆蓋氧化矽層2的側面，亦可覆蓋氧化矽層2的側面和單晶矽層3的側面，進一步亦可覆蓋至單晶矽層3的磊晶生長面的端部。
在第二實施形態中，利用倒角使一部分氧化矽層露出(亦即，使氧化矽層的側面露出)，對所露出的氧化矽層被覆氮化矽膜(步驟(4’))。具體而言，如第7圖所示，一開始在倒角後的晶圓的整個面上沉積CVD-SiN膜(第7圖的(1))。然後，在光刻步驟中，以覆蓋露出氧化矽層的方式利用阻劑進行保護(第7圖的(2))，繼而，露出活性層部分。利用乾式蝕刻裝置對此晶圓進行乾式蝕刻，去除活性層部分的SiN膜(第7圖的(3))。然後，去除/清洗保護膜的阻劑。然後，與第一實施形態同樣地實行磊晶生長(第7圖的(4))。 [實施例]
以下，使用實施例及比較例來具體地說明本發明，但是本發明不限於這些例子。
(實施例1) 使氧化矽膜附在包覆多晶陶瓷芯300μm之TEOS層100nm、包覆TEOS層之多晶矽層300nm、包覆多晶矽之TEOS層100nm、包覆TEOS層之氮化矽層(屏障層)400nm，與附著有氧化膜之單晶矽基板貼合，藉由從單晶矽基板的表面進行研磨來進行薄膜化(400nm)。繼而，對邊緣部進行倒角時，以不會利用倒角過度切削單晶矽層的方式進行，如第1圖所示，使得氧化矽層的平坦面不會露出於晶圓表面。然後，實行HEMT結構(GaN3nm/AlGaN25nm/GaN5000nm/傾斜 AlGaN200nm/AlN150nm/n-Si)的磊晶生長。
相較於下述比較例，藉由實施例1的製造方法而得的產率提升了4%。
(實施例2) 如第7圖所示，使單晶矽層附著後，實行邊緣部的倒角，使氧化矽膜的側面露出，然後在晶圓的整個面上沉積CVD-SiN膜，然後，在光刻步驟中，以覆蓋露出氧化矽層的方式進行保護，使活性層部分露出，然後利用乾式蝕刻裝置對此晶圓進行乾式蝕刻，去除活性層部分的SiN膜，去除/清洗保護膜的阻劑。藉由以上步驟來製作氧化矽層的側面被氮化矽膜覆蓋之氮化物半導體基板。
相較於下述比較例，藉由實施例2的製造方法而得的產率提升了6%。
(比較例) 如第4圖所示，除了使氧化矽膜的平坦面的一部分露出於晶圓表面以外，在與實施例1同樣的條件下製造氮化物半導體基板。其結果，產率低於實施例1、實施例2。
再者，本發明並不限定於上述實施形態。上述實施形態為例示，任何具有實質上與本發明的申請專利範圍所記載的技術思想相同的構成且發揮相同功效者，皆包含在本發明的技術範圍內。
1:複合基板 2:氧化矽層 3:單晶矽層 4:平坦面的端部 5:氮化矽膜 6:多晶陶瓷芯 7:第一黏著層 8:導電層 9:第二黏著層 10:屏障層 21:平坦面 22:側面 51:成膜用基板 52:衛星部 53:天花板 54:石英部 55:環狀構件 56:載體氣流的方向 57:打開蓋部的方向
第1圖是示出本發明的氮化物半導體基板中的積層有複合基板、氧化矽層、及單晶矽層之成膜用基板的一例的概略剖面圖。 第2圖是用以詳細說明本發明的氮化物半導體基板中的氧化矽層的概略剖面圖。 第3圖是示出在本發明的氮化物半導體基板中的氧化矽層的側面形成有氮化矽膜時的積層有複合基板、氧化矽層、及單晶矽層之成膜用基板的一例的概略剖面圖。 第4圖是示出以往的氮化物半導體基板中的積層有複合基板、氧化矽層、及單晶矽層之成膜用基板的一例的概略剖面圖。 第5圖是示出能夠用於本發明的氮化物半導體基板的製造方法之有機金屬化學氣相沉積(MOCVD)裝置的一例的概略圖。 第6圖是示出本發明的氮化物半導體基板的成膜用基板的一例的概略圖。 第7圖是本發明的氮化物半導體基板的製造方法的一例的說明圖。 第8圖是在以往的氮化物半導體基板中的基板端部生長有多晶矽層時的剖面圖。 第9圖是第8圖的單晶層與多晶矽層的邊界部的放大圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
1:複合基板
2:氧化矽層
3:單晶矽層
4:平坦面的端部

Claims (17)

  1. 一種氮化物半導體基板，其包含： 複合基板，其積層有複數層； 氧化矽層或TEOS層，其積層於該複合基板上，且具有中央部的平坦面和位於該平坦面的周圍之側面； 單晶矽層，其積層於該氧化矽層或TEOS層上；及， 氮化物半導體薄膜，其形成於該單晶矽層上；該氮化物半導體基板的特徵在於， 前述氧化矽層或TEOS層的中央部的整個平坦面被前述單晶矽層覆蓋。
  2. 如請求項1所述之氮化物半導體基板，其中，前述氧化矽層或TEOS層的前述側面被氮化矽膜覆蓋。
  3. 如請求項1所述之氮化物半導體基板，其中，前述複合基板包含：多晶陶瓷芯；第一黏著層，其積層於整個前述多晶陶瓷芯上；第二黏著層，其積層於整個前述第一黏著層上；第二黏著層，其積層於整個前述第一黏著層上；及，屏障層，其積層於整個前述第二黏著層上。
  4. 如請求項2所述之氮化物半導體基板，其中，前述複合基板包含：多晶陶瓷芯；第一黏著層，其積層於整個前述多晶陶瓷芯上；第二黏著層，其積層於整個前述第一黏著層上；第二黏著層，其積層於整個前述第一黏著層上；及，屏障層，其積層於整個前述第二黏著層上。
  5. 如請求項3所述之氮化物半導體基板，其中，前述複合基板在前述第一黏著層與前述第二黏著層之間具有積層於整個前述第一黏著層上的導電層。
  6. 如請求項4所述之氮化物半導體基板，其中，前述複合基板在前述第一黏著層與前述第二黏著層之間具有積層於整個前述第一黏著層上的導電層。
  7. 如請求項5所述之氮化物半導體基板，其中，前述導電層包含多晶矽層。
  8. 如請求項6所述之氮化物半導體基板，其中，前述導電層包含多晶矽層。
  9. 如請求項3～8中任一項所述之氮化物半導體基板，其中，前述第一黏著層和前述第二黏著層包含TEOS或氧化矽，並且前述屏障層包含氮化矽。
  10. 如請求項3～8中任一項所述之氮化物半導體基板，其中，前述多晶陶瓷芯包含氮化鋁。
  11. 如請求項9所述之氮化物半導體基板，其中，前述多晶陶瓷芯包含氮化鋁。
  12. 一種氮化物半導體基板的製造方法，其特徵在於，包含以下步驟： 步驟(1)，準備積層有複數層之複合基板和單晶矽基板； 步驟(2)，隔著氧化矽層或TEOS層來將前述單晶矽基板接合在前述複合基板上； 步驟(3)，使前述接合後的單晶矽基板薄膜化來形成單晶矽層； 步驟(4)，以前述氧化矽層或TEOS層的中央部的整個平坦面被前述單晶矽層覆蓋的方式形成前述氧化矽層或TEOS層、及前述單晶矽層的端部； 步驟(5)，在前述單晶矽層上生長AlN膜；及， 步驟(6)，在前述AlN膜上生長選自GaN膜、AlGaN膜、及AlN膜中的一種以上。
  13. 如請求項12所述之氮化物半導體基板的製造方法，其中，將前述步驟(4)設為倒角步驟。
  14. 如請求項12所述之氮化物半導體基板的製造方法，其中，在前述步驟(4)與前述步驟(5)之間進一步包含：步驟(4’)，利用氮化矽膜覆蓋至少前述氧化矽層或TEOS層的側面。
  15. 如請求項13所述之氮化物半導體基板的製造方法，其中，在前述步驟(4)與前述步驟(5)之間進一步包含：步驟(4’)，利用氮化矽膜覆蓋至少前述氧化矽層或TEOS層的側面。
  16. 如請求項12～15中任一項所述之氮化物半導體基板的製造方法，其中，將前述複合基板設為包含：多晶陶瓷芯；第一黏著層，其積層於整個前述多晶陶瓷芯上；第二黏著層，其積層於整個前述第一黏著層上；第二黏著層，其積層於整個前述第一黏著層上；及，屏障層，其積層於整個前述第二黏著層上。
  17. 如請求項16所述之氮化物半導體基板的製造方法，其中，將前述複合基板設為：在前述第一黏著層與前述第二黏著層之間具有積層於整個前述第一黏著層上的導電層。
TW111127538A 2021-08-10 2022-07-22 氮化物半導體基板及其製造方法 TW202314803A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-130675 2021-08-10
JP2021130675A JP2023025432A (ja) 2021-08-10 2021-08-10 窒化物半導体基板及びその製造方法

Publications (1)

Publication Number Publication Date
TW202314803A true TW202314803A (zh) 2023-04-01

Family

ID=85200478

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111127538A TW202314803A (zh) 2021-08-10 2022-07-22 氮化物半導體基板及其製造方法

Country Status (6)

Country Link
US (1) US20240321576A1 (zh)
EP (1) EP4386116A1 (zh)
JP (1) JP2023025432A (zh)
CN (1) CN117795137A (zh)
TW (1) TW202314803A (zh)
WO (1) WO2023017712A1 (zh)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012106906A (ja) * 2011-08-11 2012-06-07 Sumitomo Electric Ind Ltd ＧａＮ系膜の製造方法
TWI743136B (zh) * 2016-06-14 2021-10-21 美商克若密斯股份有限公司 用於功率及rf應用的工程基板結構
US10734303B2 (en) 2017-11-06 2020-08-04 QROMIS, Inc. Power and RF devices implemented using an engineered substrate structure

Also Published As

Publication number Publication date
EP4386116A1 (en) 2024-06-19
JP2023025432A (ja) 2023-02-22
US20240321576A1 (en) 2024-09-26
WO2023017712A1 (ja) 2023-02-16
CN117795137A (zh) 2024-03-29

Similar Documents

Publication Publication Date Title
JP5371430B2 (ja) 半導体基板並びにハイドライド気相成長法により自立半導体基板を製造するための方法及びそれに使用されるマスク層
JP2006523033A (ja) シリコン上に単結晶ＧａＮを成長させる方法
JP6141627B2 (ja) シリコン基板上にＧａＮ層を形成する方法およびＧａＮ基板
TWI531081B (zh) 半導體裝置的製造方法
TWI754710B (zh) 用於垂直功率元件之方法及系統
US10600645B2 (en) Manufacturing method of gallium nitride substrate
TWI762501B (zh) 使用熱匹配基板的磊晶氮化鎵材料的生長
TW202314803A (zh) 氮化物半導體基板及其製造方法
JP7290182B2 (ja) 窒化物半導体基板及びその製造方法
JP4257815B2 (ja) 半導体装置
US20020197830A1 (en) Method and apparatus for producing group III nitride compound semiconductor
JP4534356B2 (ja) 窒化物半導体層の製造方法および窒化物半導体基板の製造方法ならびに窒化物半導体基板製造用基体
US20220290327A1 (en) Semiconductor wafer and method for manufacturing same
JP7290156B2 (ja) 窒化物半導体基板及びその製造方法
WO2023026847A1 (ja) 窒化物半導体基板及びその製造方法
WO2023047864A1 (ja) 窒化物半導体基板及びその製造方法
JP7533794B2 (ja) 窒化物半導体基板の製造方法
TW202401525A (zh) Iii族氮化物半導體晶圓及其製造方法
TW202331794A (zh) 氮化物半導體基板及氮化物半導體基板的製造方法