TW202312385A - 封裝結構以及用於形成其的方法 - Google Patents

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林育蔚
邱聖翔
林志偉
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Abstract

一種封裝結構包括電路基底、封裝元件及模製層。封裝元件設置於電路基底上且與電路基底電性連接。模製層設置於電路基底之上且至少覆蓋電路基底的頂表面。模製層包括第一部分及第二部分，所述第一部分包繞於封裝元件的側壁周圍且具有第一厚度，第二部分環繞第一部分且與第一部分連接。第一部分的第一厚度大於第二部分的第二厚度。模製層的第一部分的頂表面高於封裝元件的頂表面。

Description

封裝結構以及其製造方法
在各種電子設備（例如行動電話及其他行動電子裝備）中使用的半導體裝置及積體電路通常被製造於單一半導體晶圓上。晶圓的晶粒可以晶圓級被處理並與其他半導體裝置或晶粒封裝於一起，且已開發出用於晶圓級封裝的各種技術。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1A至圖1G是示意性地示出用於製作根據本揭露一些實施例的封裝結構的製程的各種階段的剖視圖及俯視圖。
參照圖1A，提供基底10。在一些實施例中，基底10包括電路基底、多層式板基底（multilayered board substrate）或有機基底。在一些實施例中，基底10是多層式電路板基底或系統板電路基底。在一些實施例中，基底10包括芯層（core layer）12、第一構成層（first build-up layer）14a及第二構成層（second build-up layer）14b，第一構成層14a設置於芯層12的頂表面上，第二構成層14b設置於芯層12的底表面上。在一些實施例中，芯層12包括芯介電層12a、第一芯導電層12b、第二芯導電層12c及經鍍敷貫通孔（plated through hole）12d，第一芯導電層12b設置於芯介電層12a的上表面上，第二芯導電層12c設置於芯介電層12a的下表面上，經鍍敷貫通孔12d嵌置於芯介電層12a中且穿透過芯介電層12a。
在一些實施例中，芯介電層12a包括預浸體（prepreg）、聚醯亞胺、感光成像介電質（photo image dielectric，PID）、味之素構成膜（Ajinomoto buildup film，ABF）、其組合或類似元件。然而，本揭露不限於此，且亦可使用其他介電材料。
在一些實施例中，第一芯導電層12b及第二芯導電層12c包含銅、金、鎢、鋁、銀、金、其組合或類似材料。在一些實施例中，第一芯導電層12b及第二芯導電層12c是塗佈或鍍敷於芯介電層12a的相對的側上的銅箔。在一些實施例中，經鍍敷貫通孔12d在位於芯層12的相對的側上的電路之間提供電性路徑。在一些實施例中，經鍍敷貫通孔12d填充有一或多種導電材料。在一些實施例中，經鍍敷貫通孔12d襯墊有導電材料且填充有絕緣材料。舉例而言，所述貫通孔是利用電鍍或無電鍍敷而用銅進行鍍敷。
在一些實施例中，在芯層12的相對的側上設置第一構成層14a與第二構成層14b。具體而言，在芯層12的第一芯導電層12b之上形成第一構成層14a，且在芯層12的第二芯導電層12c之上形成第二構成層14b。在一些實施例中，第一構成層14a或第二構成層14b的形成包括依序形成交替地堆疊於芯層12的第一表面之上的多個介電層（未示出）與多個導電圖案（未示出）。在一些實施例中，第一構成層14a或第二構成層14b的形成涉及微影製程（photolithography process）及/或蝕刻製程。在一些實施例中，第一構成層14a或第二構成層14b的形成涉及膜疊層（film lamination），隨後是雷射鑽孔製程（laser drilling process）。應理解，可基於產品要求來修改第一構成層14a與第二構成層14b的總層數。在一些實施例中，介電層的材料包括聚醯亞胺、聚苯並噁唑（polybenzoxazole，PBO）、苯並環丁烯（benzocyclobutene，BCB）、預浸體、味之素構成膜（ABF）、氮化矽、氧化矽、其組合或類似材料。在一些實施例中，導電圖案的材料包括金屬材料，例如鋁、鈦、銅、鎳、鎢、其合金及/或其組合。在一些實施例中，藉由沉積或鍍敷來形成所述導電圖案。
在一些實施例中，第一構成層14a中的層數等於第二構成層14b中的層數。在一些實施例中，經由經鍍敷貫通孔12d對第一構成層14a與第二構成層14b進行電性連接。
在一些其他實施例中，基底10包括由以下材料製成的半導體基底：元素半導體，例如矽、金剛石或鍺；化合物半導體，例如砷化鎵、碳化矽、砷化銦或磷化銦；或者合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，基底10包括絕緣體上半導體（semiconductor-on-insulator，SOI）基底，例如絕緣體上矽、絕緣體上鍺（germanium-on-insulator，GOI）、絕緣體上矽鍺（silicon germanium on insulator，SGOI）或其組合。
參照圖1B，在基底10上安裝第一半導體元件100，並經由多個第一連接件102將第一半導體元件100接合至基底10。在一些實施例中，將第一半導體元件100安裝至基底10上，且然後實行迴焊製程（reflow process），以使得第一半導體元件100經由第一連接件102接合至基底10的接合接墊端子。在一些實施例中，第一連接件102包括微凸塊（micro bump）、金屬柱、受控塌陷晶片連接（controlled collapse chip connection，C4）凸塊、無電鍍鎳鈀浸金技術（electroless nickel electroless palladium immersion gold technique，ENEPIG）形成的凸塊、其組合（例如，上面具有焊料的金屬柱）或類似元件。在一些實施例中，連接件102包括C4凸塊或微凸塊。在一些實施例中，第一連接件102包含金屬材料，例如焊料、銅、鋁、金、鎳、銀、鈀、錫、焊料材料或其組合。在一些實施例中，第一連接件102包括焊料凸塊或焊料球。在一些實施例中，舉例而言，焊料材料包括：鉛系焊料，例如PbSn組成物；或者無鉛焊料，包括InSb組成物、SnCu組成物或SnAg組成物。在一些實施例中，利用電鍍技術或無電鍍敷技術、網版印刷技術（screen-printing technique）或噴射印刷技術（jet printing technique）來形成第一連接件102。
在一些實施例中，第一半導體元件100包括或者為一種封裝，所述封裝包括多晶片堆疊式封裝、晶圓上晶片（chip on wafer，CoW）封裝、積體扇出型（integrated fan-out，InFO）封裝、基底上晶圓上晶片（chip-on-wafer-on-substrate，CoWoS）封裝、三維積體電路（three-dimensional integrated circuit，3DIC）封裝或其組合。在一些實施例中，第一半導體元件100包括InFO封裝。在一些實施例中，第一半導體元件100包括半導體晶粒，所述半導體晶粒具有主動元件或功能元件以及被動元件。在一些實施例中，第一半導體元件100包括執行不同功能的一或多個半導體晶粒，且半導體晶粒可獨立地為或包括例如中央處理單元（central processing unit，CPU）晶粒、圖形處理單元（graphic processing unit，GPU）晶粒、微控制單元（micro control unit，MCU）晶粒、輸入-輸出（input-output，I/O）晶粒、基頻帶（baseband，BB）晶粒、系統晶片（system-on-chip，SoC）晶粒、大規模積體電路（large-scale integrated circuit，LSI）晶粒或應用處理器（application processor，AP）晶粒等邏輯晶粒，或者可獨立地為或包括例如高頻寬記憶體（high bandwidth memory）晶粒等記憶體晶粒。在一些實施例中，第一半導體元件100包括AP晶粒、LSI晶粒或SoC晶粒中的至少一者。
在一些實施例中，第一半導體元件100包括InFO封裝，且第一半導體元件100包括重佈線電路結構110、積體電路（IC）112、重佈線層114、凸塊116及底部填充膠118，積體電路（IC）112設置於重佈線電路結構110上，重佈線層114設置於積體電路112上，凸塊116設置於積體電路112與重佈線層114之間，底部填充膠118填充於積體電路112與重佈線層114之間。在一些實施例中，第一半導體元件100包括絕緣包封體120、導電柱122、積體電路124、凸塊126、底部填充膠128及絕緣包封體130，絕緣包封體120包封積體電路112，導電柱122穿透過絕緣包封體120，積體電路124設置於重佈線層114上，凸塊126設置於積體電路124與重佈線層114之間，底部填充膠128填充於積體電路124中的每一者與重佈線層114之間，絕緣包封體130包封積體電路124。在一些實施例中，第一半導體元件100包括可選的保護蓋132，保護蓋132設置於積體電路124及絕緣包封體130上且覆蓋積體電路124及絕緣包封體130。
在一些實施例中，重佈線電路結構110包括交替堆疊的介電層與導電圖案。在一些實施例中，介電層的材料包括聚醯亞胺、PBO、BCB、其組合或類似材料。在一些實施例中，導電圖案包含金屬，例如鋁、鈦、銅、鎳、鎢及/或其合金。在一些實施例中，重佈線層114包括交替堆疊的介電層與導電圖案，且重佈線層114的材料及形成方法可相似於重佈線電路結構110的材料及形成方法，因此本文中不再予以贅述。
在一些實施例中，積體電路112包括或者為LSI晶粒，而積體電路124包括或者為SoC晶粒。積體電路112經由重佈線層114、導電柱122及重佈線電路結構110與積體電路124電性連接。在一些實施例中，凸塊116包括微凸塊，且凸塊126包括微凸塊。在一些實施例中，絕緣包封體120或絕緣包封體130包含藉由模製製程（molding process）而形成的模製化合物。在一些實施例中，絕緣包封體120或絕緣包封體130的材料包括環氧樹脂、酚醛樹脂及/或填料。導電柱122對重佈線電路結構110及重佈線層114進行電性連接。在一些實施例中，導電柱122包含金屬，例如鋁、鈦、銅、鎳、鎢及/或其合金。
在一些實施例中，可將保護蓋132黏合至積體電路124的頂表面及絕緣包封體130的頂表面上，以提供對InFO封裝的保護。在一些實施例中，保護蓋132包括玻璃蓋。在一些實施例中，保護蓋132包括介電層、鈍化層或聚合材料層。由於可選地形成保護蓋132，因此在本揭露的一些實施例中，第一半導體元件100可能不具有保護蓋，且積體電路124的背表面被無覆蓋地暴露出且為裸露的。
參照圖1C，在一些實施例中，在第一半導體元件100與基底10之間形成底部填充膠134，且底部填充膠134環繞第一連接件102。舉例而言，可藉由毛細流動製程將底部填充膠134填充至第一連接件與基底10之間的空間中，且然後進行固化。在一些實施例中，底部填充膠134包含樹脂材料，所述樹脂材料包括不具有或具有填料（例如二氧化矽填料或陶瓷填料）的環氧樹脂材料。在一些實施例中，底部填充膠134完全填充於第一連接件102與基底10之間，以加強結構完整性，此有助於抵消（counterbalance）整個結構的潛在翹曲。
圖1E是圖1D中所示封裝結構的示意性俯視圖。參照圖1D及圖1E，藉由多個第二連接件202將兩個第二半導體元件200安裝並接合至基底10上。在一些實施例中，藉由倒裝晶片接合製程將第二半導體元件200安裝並接合至基底10。在一些實施例中，第二連接件202包括C4凸塊或微凸塊。在一些實施例中，第二半導體元件200執行與第一半導體元件100不同的功能，且第一半導體元件與第二半導體元件是不同類型的元件。在某些實施例中，第一半導體元件100可包括一或多個邏輯晶粒，而第二半導體元件200包括一或多個記憶體晶粒。
在一些實施例中，第二半導體元件200中的任一者包括或者為一種封裝，所述封裝包括多晶片堆疊式封裝、晶圓上晶片（CoW）封裝、積體扇出型（InFO）封裝、基底上晶圓上晶片（CoWoS）封裝、三維積體電路（3DIC）封裝或其組合。在一些實施例中，第二半導體元件200中的任一者包括或者為半導體晶粒，所述半導體晶粒具有主動元件或功能元件以及被動元件。在一些實施例中，第二半導體元件200中的任一者包括或者為例如高頻寬記憶體（HBM）晶粒等記憶體晶粒，或者可包括或者為例如中央處理單元（CPU）晶粒、圖形處理單元（GPU）晶粒、微控制單元（MCU）晶粒、輸入-輸出（I/O）晶粒、基頻帶（BB）晶粒、系統晶片（SoC）晶粒、大規模積體電路（LSI）晶粒或應用處理器（AP）晶粒等邏輯晶粒。在一些實施例中，第二半導體元件200包括記憶體晶粒，且記憶體晶粒是HBM晶粒，所述HBM晶粒包括多個經堆疊的記憶體晶片204以及控制器206。記憶體晶片204中的每一者包括多個微凸塊204a，且記憶體晶片204的部分包括多個穿孔204b（例如，矽穿孔）。控制器206包括電性連接至第二連接件202的多個穿孔206a（例如，矽穿孔）。藉由微凸塊204a、穿孔204b及穿孔206a，經堆疊的記憶體晶片204與控制器206電性連接。在本文中，在不填充所述底部填充膠的情況下將第二半導體元件200接合至基底10。
儘管如在圖1B至圖1E所示的一些實施例中所述，在安裝第二半導體元件200之前將第一半導體元件100安裝於基底10上，然而應理解，第一半導體元件及第二半導體元件的安裝順序不受本文中所提供實施例所限制，而是可任意改變或調整。
參照圖1E，第一半導體元件100與第二半導體元件200並排地佈置，且以恰當的距離彼此分開。應理解，該些元件的佈置方式不受本文中所示圖式所限制，且可基於產品設計來修改。在一個實施例中，自俯視圖來看，一個第一半導體元件100與兩個第二半導體元件200彼此並排佈置，位於左側處的第一半導體元件100與所述兩個第二半導體元件200間隔開距離D1，而位於基底10的右側處的第二半導體元件200彼此間隔開距離D2。在一些實施例中，第一半導體元件100與第二半導體元件200以不對稱方式佈置置位。
圖1G是圖1F中所示封裝結構的示意性俯視圖。參照圖1F及圖1G，在具有至少一個開口302的基底10之上形成模製層300，且模製層300覆蓋基底10的頂表面10T以及第二半導體元件200，但暴露出第一半導體元件100。在一些實施例中，模製層300包封第二半導體元件200，且至少覆蓋第一半導體元件100的側壁100S。在一些實施例中，模製層300包封第二半導體元件200及第二連接件202，以使得模製層300與第二連接件202直接接觸。在一些實施例中，模製層300包繞於第一半導體元件100的側壁100S以及底部填充膠134周圍。
在一些實施例中，藉由例如注射模製（injection molding）、轉移模製（transfer molding）、壓縮模製（compression molding）或包覆模製（over-molding）等模製形成模製層300。在一個實施例中，模製層300的形成包括藉由注射模製製程在基底10之上形成完全覆蓋第一半導體元件100及第二半導體元件200的模製材料（未示出），其中所述模製材料過量。亦即，模製材料覆蓋第一半導體元件100的頂表面及第二半導體元件200的頂表面，且高於（在厚度方向Z上）第一半導體元件100及第二半導體元件200。之後，藉由透過微影製程及蝕刻製程移除模製材料的一部分來形成開口302。在一個實施例中，藉由轉移模製製程來形成模製層300，其中模具的一部分與第一半導體元件100的背側（即，頂表面）直接接觸，以使得模製層300在脫模（demolding）之後形成有開口302以顯露出第一半導體元件100的頂表面。
在一些實施例中，模製層300的材料包括樹脂，例如環氧樹脂、酚醛樹脂或熱固性樹脂材料。在一個實施例中，模製層300由具有適合的熱膨脹係數的模製材料製成。舉例而言，模製材料在低於玻璃轉變溫度（Tg）的溫度下量測的熱膨脹係數CTE1為約3至50（ppm/℃）。在一個實施例中，模製層300的模製材料的CTE1的範圍介於10至25（ppm/℃）。
如見於圖1F中，第一半導體元件100的頂表面100T（背側）自開口302暴露出，且模製層300的頂表面300T高於（在厚度方向Z上）第一半導體元件100的頂表面100T。在一個實施例中，第一半導體元件100具有自基底10的頂表面10T至第一半導體元件100的頂表面100T量測的高度H1，而模製層300具有自基底10的頂表面10T至頂表面300T量測的高度H2。在一些實施例中，模製層300的高度H2大於第一半導體元件100的高度H1。在一些實施例中，高度H2較高度H1大約30%至100%。亦即，H2是高度H1的約1.3倍至約2.0倍。在一些實施例中，高度H2較高度H1大約40%至80%。亦即，H2是高度H1的約1.4倍至約1.8倍。在一些實施例中，高度H2較高度H1大約50%至60%。亦即，H2是高度H1的約1.5倍至約1.6倍。藉由形成更厚或更高的模製層300，高於第一半導體元件100的模製層300有助於減輕及抵消整個結構的潛在翹曲。
如見於圖1G中，在一個實施例中，開口302的大小（或跨度）與第一半導體元件100的大小（或跨度）實質上相同，且第一半導體元件100的整個頂表面100T藉由開口302而完全顯露出。在一個實施例中，開口302的垂直投影（沿著Z軸投影至頂表面100T上）與第一半導體元件100的頂表面100T完全交疊。在一個實施例中，由於第一半導體元件100的頂表面100T被暴露出且為裸露的，因此開口302用作存在於模製層300與第一半導體元件100之間的空氣間隙（air gap），此會促進第一半導體元件100的散熱。儘管在一個實施例中，如自圖1G所示俯視圖看出，開口302的大小（面積）與第一半導體元件100的大小（面積）實質上相同，且第一半導體元件100的頂表面100T藉由開口302而完全暴露出，然而應理解，開口的數目、開口的尺寸、大小或形狀不受本文中所提供實施例所限制。
圖2A示出根據本揭露一些實施例的封裝結構的示意性剖視圖。圖2B是圖2A中所示封裝結構的示意性俯視圖。
在一個實施例中，除了模製層300具有開口302a，且第一半導體元件100的頂表面100T藉由開口302a而局部地顯露出以外，圖2A及圖2B中所示封裝結構具有與圖1F及圖1G中所示結構相似的結構。如見於圖2A中，第一半導體元件100的頂表面100T（背側）自開口302a暴露出，且模製層300的頂表面300T高於（在厚度方向Z上）第一半導體元件100的頂表面100T。相似地，模製層300的高度H2大於第一半導體元件100的高度H1。在一些實施例中，高度H2較高度H1大約30%至100%。在一些實施例中，高度H2較高度H1大約40%至80%。在一些實施例中，高度H2較高度H1大約50%至60%。
如見於圖2B中，在一個實施例中，開口302a的大小（或跨度）小於第一半導體元件100的大小（或跨度），且第一半導體元件100的頂表面100T的中心部分藉由開口302a而顯露出。在一個實施例中，第一半導體元件100（第一半導體元件100的跨度被示出為虛線矩形）在X方向上具有長度L1且在Y方向上具有寬度W1，而開口302a在X方向上具有長度L2且在Y方向上具有寬度W2。在一些實施例中，長度L2小於長度L1，且是長度L1的約5%至50%，而寬度W2小於寬度W1，且是寬度W1的約5%至50%。在一些實施例中，長度L2是長度L1的約10%至40%，而寬度W2是寬度W1的約10%至40%。在一些實施例中，長度L2是長度L1的約20%至30%，而寬度W2是寬度W1的約20%至30%。在一些實施例中，開口302a的垂直投影與第一半導體元件100的頂表面100T完全交疊，但開口302a的垂直投影的面積小於第一半導體元件100的頂表面100T的整個面積。在一些實施例中，開口302a的垂直投影佔第一半導體元件100的頂表面100T的整個面積的約25%至約0.25%。亦即，第一半導體元件100的頂表面100T的整個面積的約25%至約0.25%（小於25%）藉由開口302a而顯露出。在一些實施例中，第一半導體元件100的頂表面100T的整個面積的約16%至約1%藉由開口302a而顯露出。在一些實施例中，第一半導體元件100的頂表面100T的整個面積的約9%至約4%藉由開口302a而顯露出。
參照圖2A及圖2B，在一個實施例中，模製層300具有直接位於第一半導體元件100的頂表面上的延伸部分304，且延伸部分304自側壁100S延伸至開口302a。較小的開口302a由延伸部分304界定。自圖2B所示俯視圖來看，X方向上的延伸長度X1是長度L1的約25%至47.5%，而Y方向上的延伸長度Y1是寬度W1的約25%至47.5%。在一些實施例中，X方向上的延伸長度X1是長度L1的約30%至45%，而Y方向上的延伸長度Y1是寬度W1的約30%至45%。在一些實施例中，X方向上的延伸長度X1是長度L1的約35%至40%，而Y方向上的延伸長度Y1是寬度W1的約35%至40%。藉由形成具有延伸部分304的模製層300，與第一半導體元件100的頂表面100T直接接觸的延伸部分304會進一步減少及抵消整個結構的潛在翹曲。
圖3A至圖3D是示意性地示出用於製作根據本揭露一些實施例的封裝結構的製程的各種階段的剖視圖及俯視圖。圖3B是圖3A中所示封裝結構的示意性俯視圖。圖3D是圖3C中所示封裝結構的示意性俯視圖。應理解，相同或相似的參考編號可用於標記與在先前實施例中所述者相同或相似的元件，且為了簡潔起見，將不再予以贅述。
參照圖3A及圖3B，在一些實施例中，將第一半導體元件100及第二半導體元件200安裝於基底10上，並分別經由位於第一半導體元件100及第二半導體元件200與基底10之間的第一連接件102及第二連接件202接合至基底10。在一些實施例中，在第一半導體元件100與基底10之間環繞第一連接件102來填充底部填充膠134。在本文中，在不填充所述底部填充膠的情況下將第二半導體元件200接合至基底10。在一些實施例中，第一半導體元件100具有相同類型或執行相同功能，且第二半導體元件200具有相同類型或執行相同功能。在一些實施例中，第一半導體元件100包括邏輯晶粒，而第二半導體元件200包括記憶體晶粒。將不再對與在先前實施例中所示者相同或相似的元件的形成方法及材料予以贅述。
參照圖3B，自俯視圖來看，安裝於基底10上的兩個第一半導體元件100與八個第二半導體元件200並排地佈置，彼此分開恰當的距離。然而，本揭露的範圍不限於此。在一個實施例中，第一半導體元件100及第二半導體元件200被佈置成三行，所述兩個第一半導體元件100佈置於中間行中，兩組四個第二半導體元件200被佈置成位於所述中間行旁邊的左右兩行。在一些實施例中，任一行中的所述四個第二半導體元件200彼此對齊，且與第一半導體元件100間隔開距離D3，而所述兩個第一半導體元件100彼此間隔開距離D4。在一些實施例中，第一半導體元件100與第二半導體元件200以對稱方式佈置。
參照圖3C及圖3D，在一些實施例中，在基底10之上形成具有開口302的模製層300，且模製層300覆蓋基底10的頂表面10T以及第二半導體元件200，但暴露出第一半導體元件100。在一個實施例中，所述兩個開口302具有實質上相同的大小，且所述兩個開口302的位置對應於所述兩個第一半導體元件100的位置。在一些實施例中，模製層300包封第二半導體元件200，且至少覆蓋第一半導體元件100的側壁100S。在一些實施例中，模製層300包封第二半導體元件200及第二連接件202，且模製層300包繞於第一半導體元件100的側壁100S以及底部填充膠134周圍。在一些實施例中，模製層300的形成方法及材料相似於在先前實施例中所示者，且將不再予以贅述。
如見於圖3C及圖3D中，所述兩個第一半導體元件100的頂表面100T（背側）自開口302暴露出，且模製層300的頂表面300T高於（在厚度方向Z上）第一半導體元件100的頂表面100T。在一些實施例中，模製層300的高度H2大於第一半導體元件100的高度H1。在一些實施例中，高度H2較高度H1大約30%至100%。亦即，H2是高度H1的約1.3倍至約2.0倍。在一些實施例中，高度H2較高度H1大約40%至80%。亦即，H2是高度H1的約1.4倍至約1.8倍。在一些實施例中，高度H2較高度H1大約50%至60%。亦即，H2是高度H1的約1.5倍至約1.6倍。藉由形成更厚或更高的模製層300，高於第一半導體元件100的模製層300有助於減輕及抵消整個結構的潛在翹曲。在圖3D中，在一個實施例中，每一開口302的大小（或跨度）與對應的第一半導體元件100的大小（或跨度）實質上相同，且對應的第一半導體元件100的整個頂表面100T藉由開口302而完全顯露出。相似地，開口302可用作存在於模製層300與第一半導體元件100之間的空氣間隙，此會促進第一半導體元件100的散熱。應理解，開口的數目、開口的尺寸、大小或形狀不受本文中所提供實施例所限制。
圖4A示出根據本揭露一些實施例的封裝結構的剖視圖。圖4B是圖4A中所示封裝結構的俯視圖。
在一些實施例中，除了模製層300具有局部地顯露出所述兩個第一半導體元件100的頂表面100T的兩個開口302a以外，圖4A及圖4B中所示封裝結構具有與圖3C及圖3D中所示結構相似的結構。如見於圖4A中，模製層300的頂表面300T高於第一半導體元件100的頂表面100T，其中模製層300的高度H2大於第一半導體元件100的高度H1。在一些實施例中，高度H2較高度H1大約30%至100%。在一些實施例中，高度H2較高度H1大約40%至80%。在一些實施例中，高度H2較高度H1大約50%至60%。如見於圖4B中，在一個實施例中，所述兩個開口302a具有約相同的大小，且所述兩個開口302a的位置對應於所述兩個第一半導體元件100的位置。在一些實施例中，任一開口302a的大小（或跨度）小於下伏的第一半導體元件100的大小（或跨度），且第一半導體元件100的頂表面100T的中心部分藉由對應的開口302a而顯露出。
在一個實施例中，第一半導體元件100（第一半導體元件100的跨度被示出為虛線矩形）具有長度L1及寬度W1，且較小的開口302a具有長度L2及寬度W2。在一些實施例中，長度L2是長度L1的約5%至50%，而寬度W2是寬度W1的約5%至50%。在一些實施例中，長度L2是長度L1的約10%至40%，而寬度W2是寬度W1的約10%至40%。在一些實施例中，長度L2是長度L1的約20%至30%，而寬度W2是寬度W1的約20%至30%。在一些實施例中，開口302a的垂直投影的面積小於第一半導體元件100的頂表面100T的整個面積。在一些實施例中，開口302a的垂直投影佔第一半導體元件100的頂表面100T的整個面積的約25%至約0.25%。亦即，一個第一半導體元件100的頂表面100T的整個面積的約25%至約0.25%自一個開口302a暴露出。在一些實施例中，第一半導體元件100的頂表面100T的整個面積的約16%至約1%藉由開口302a而顯露出。在一些實施例中，第一半導體元件100的頂表面100T的整個面積的約9%至約4%藉由開口302a而顯露出。
參照圖4A及圖4B，在一個實施例中，模製層300具有直接位於第一半導體元件100的頂表面上的延伸部分304，且延伸部分304自側壁100S沿著頂表面100T向內延伸，在X方向上具有延伸長度X1且在Y方向上具有延伸長度Y1。換言之，較小的開口302a由延伸部分304界定。在一些實施例中，延伸長度X1是長度L1的約25%至47.5%，且延伸長度Y1是寬度W1的約25%至47.5%。在一些實施例中，X方向上的延伸長度X1是長度L1的約30%至45%，且Y方向上的延伸長度Y1是寬度W1的約30%至45%。在一些實施例中，X方向上的延伸長度X1是長度L1的約35%至40%，且Y方向上的延伸長度Y1是寬度W1的約35%至40%。藉由形成具有延伸部分304的模製層300，與第一半導體元件100的頂表面100T直接接觸的延伸部分304會進一步減少及抵消整個結構的潛在翹曲。
圖4C是根據本揭露一些實施例的封裝結構的示意性俯視圖。
參照圖4C，在一個替代性實施例中，模製層300具有開口302b、開口302c、開口302d及開口302e，且任一第一半導體元件100的頂表面100T藉由兩個單獨的開口而局部地顯露出。如見於圖4C中，所述兩個開口302b與302c佈置於上部第一半導體元件100上方，而所述兩個開口302d與302e佈置於下部第一半導體元件100上方。在一些實施例中，所述兩個開口302b、302c彼此分開，所述兩個開口302d、302e彼此分開，且模製層300具有在所述兩個開口302b與302c之間在X方向上延伸的肋部分（rib portion）304r及在所述兩個開口302d與302e之間在Y方向上延伸的另一肋部分304r。在一些實施例中，對於上部第一半導體元件100，所述兩個開口302b與302c的垂直投影總共佔第一半導體元件100的頂表面100T的整個面積的約90%至約5%，而延伸部分304及肋部分304r佔第一半導體元件100的頂表面100T的整個面積的約10%至約95%。在一些實施例中，對於上部第一半導體元件100，所述兩個開口302b與302c的垂直投影總共佔第一半導體元件100的頂表面100T的整個面積的約65%至約45%，且延伸部分304及肋部分304r佔第一半導體元件100的頂表面100T的整個面積的約35%至約55%。在一些實施例中，所述兩個開口302d與302e的垂直投影總共佔第一半導體元件100的頂表面100T的整個面積的約90%至約5%，且延伸部分304及肋部分304r佔第一半導體元件100的頂表面100T的整個面積的約10%至約95%。在一些實施例中，所述兩個開口302d與302e的垂直投影總共佔第一半導體元件100的頂表面100T的整個面積的約75%至約55%，且延伸部分304及肋部分304r佔第一半導體元件100的頂表面100T的整個面積的約25%至約45%。儘管開口302b、開口302c、開口302d、開口302e在圖4C中被示出為矩形開口，然而開口的佈置方式、數目及形狀可被調整或修改，只要延伸部分及/或肋部分佔任一第一半導體元件100的頂表面的特定面積百分數即可。在一個實施例中，開口302b、開口302c、開口302d、開口302e中的一些具有不同的形狀。
圖5及圖6是根據本揭露一些實施例的封裝結構的示意性剖視圖。出於清晰及簡潔的目的，可不再對相同或相似的特徵予以贅述，且相同或相似的參考編號表示相同或相似的組件。圖5中所示封裝結構相似於圖1F中所示結構，且可遵循在先前實施例中闡述的相似製程步驟來製作，但不在第一半導體元件100與基底10之間形成底部填充膠來固定第一半導體元件100，以使得模製層300與連接件102直接接觸。圖6中所示封裝結構相似於圖2A中所示結構，且可遵循在先前實施例中闡述的相似製程步驟來製作，但不在第一半導體元件100與基底10之間形成底部填充膠來固定第一半導體元件100，以使得模製層300與連接件102直接接觸。
圖7示出根據本揭露一些實施例的各種封裝結構的示意性剖視圖。除了在基底10之上形成具有至少一個開口402a的模製層400以外，圖7中所示封裝結構相似於圖4A中所示結構。在一些實施例中，模製層400是藉由轉移模製製程形成，且開口402a可藉由模具的設計而形成為各種形狀。在一些實施例中，開口402a暴露出第一半導體元件100的頂表面100T的一部分，開口402a具有傾斜側壁（slant sidewall）402SC，且自俯視圖來看，開口402a可具有倒圓錐台（inverted conical frustum）的形狀。在一些實施例中，開口402a的頂部的跨度等效於或略大於下伏的第一半導體元件100的跨度，而開口402a的底部的跨度小於下伏的第一半導體元件100的跨度。在一些其他實施例中，開口402a的頂部的跨度可大於下伏的第一半導體元件100的跨度，而開口402a的底部的跨度等效於下伏的第一半導體元件100的跨度。在一些實施例中，如自圖7的右上部分處所示的局部剖視圖看出，開口402a具有擁有階梯側面輪廓（staircase side profile）的側壁402SS。在一些實施例中，對於具有側壁402SS的開口402a，開口402a的頂部的跨度可大於下伏的第一半導體元件100的跨度，而開口402a的中部或底部的跨度小於下伏的第一半導體元件100的跨度。在一些其他實施例中，開口402a的頂部的跨度可大於下伏的第一半導體元件100的跨度，而開口402a的底部的跨度等效於下伏的第一半導體元件100的跨度。
圖8示出根據本揭露一些實施例的各種封裝結構的示意性剖視圖。除了在基底10之上形成具有至少一個開口502a的模製層500以外，圖8中所示封裝結構相似於圖4A中所示結構。在一些實施例中，開口502a暴露出第一半導體元件100的頂表面100T的一部分，且開口502a具有傾斜側壁502SC，且自俯視圖來看，開口502a可具有倒圓錐台的形狀。在一些實施例中，開口502a的頂部或底部的跨度小於下伏的第一半導體元件100的跨度。
在一些實施例中，可藉由蝕刻製程在模製層500中形成開口502a，且端視所使用的蝕刻製程而定，開口502a可形成有各種側壁輪廓。在一些實施例中，如自圖8的左上部分處所示的局部剖視圖看出，開口502a具有斜坡式側壁（sloped sidewall）502SD，且自俯視圖來看，開口502a可具有圓錐台的形狀。在一些實施例中，如自圖8的右上部分處所示的局部剖視圖看出，開口502a具有彎曲碗狀側壁（curved bowl-shaped sidewall）502SB。
圖9示出根據本揭露一些實施例的封裝結構的剖視圖。
在一些實施例中，封裝700及被動組件90接合至並電性連接至基底20，且在基底20之上形成有具有至少一個開口602a的模製層600，且模製層600覆蓋封裝700及被動組件90。在一些實施例中，模製層600覆蓋基底20的頂表面20T以及被動組件90，但暴露出封裝700的頂表面700T。在一些實施例中，在基底20的底表面上形成有導電球22，且封裝700及被動組件90與基底20以及一些導電球22電性連接。在一些實施例中，模製層600至少覆蓋頂表面700T的一部分，且覆蓋封裝700的側壁700S。在一些實施例中，封裝700與基底20之間填充有底部填充膠720，以確保封裝700與基底20之間的接合，並進一步改善結構的結構完整性（structural integrity）。在一些實施例中，模製層600包繞於封裝700及底部填充膠720周圍。在一個實施例中，封裝700包括或者為基底上晶圓上晶片（CoWoS）封裝，且封裝700包括第一晶粒702及第二晶粒704，及中介層708，第一晶粒702及第二晶粒704由包封體706在側向上包繞，中介層708用於將所述第一晶粒及所述第二晶粒與下伏的基底20電性連接。在一個實施例中，第一晶粒702包括系統積體電路（system-on-integrated-circuit，SoIC）晶粒，而第二晶粒704包括記憶體晶粒。
如見於圖9中，封裝700的頂表面700T（背側）自開口602a暴露出，且模製層600的頂表面600T高於（在厚度方向Z上）封裝700的頂表面700T。在一些實施例中，模製層600的高度H4大於封裝700的高度H3。在一些實施例中，高度H4較高度H3大約30%至100%。在一些實施例中，高度H4較高度H3大約40%至80%。在一些實施例中，高度H4較高度H3大約50%至60%。在一個實施例中，開口602a的大小（或跨度）小於封裝700的大小（或跨度），且封裝700的頂表面700T的中心部分藉由開口602a而顯露出。亦即，封裝700的頂表面700T被暴露出且為裸露的。在一個實施例中，第一晶粒702的背側的一部分藉由開口602a而暴露出，且開口602a的跨度可小於第一晶粒702的跨度。在一些實施例中，封裝700的頂表面700T的整個面積的約25%至約0.25%藉由開口602a而顯露出。在一些實施例中，封裝700的頂表面700T的整個面積的約16%至約1%藉由開口602a而顯露出。在一些實施例中，封裝700的頂表面700T的整個面積的約9%至約4%藉由開口602a而顯露出。在一個實施例中，由於封裝700的頂表面700T（例如，第一晶粒702的頂表面）被暴露出且為裸露的，因此開口602a用作空氣間隙，此會促進封裝700（尤其是第一晶粒702）的散熱。
參照圖9，在一個實施例中，模製層600具有直接位於封裝700的頂表面700T上的延伸部分604，且延伸部分604自側壁700S向內延伸至第一晶粒702的跨度中。藉由形成具有延伸部分604的模製層600，與封裝700的頂表面700T直接接觸的延伸部分604會減少及抵消整個結構的潛在翹曲。
在一些實施例中，由於模製層具有較一些元件或封裝大的厚度，因此藉由直截了當的製作製程會獲得翹曲更少且大小緊湊的封裝結構。在一些實施例中，相較於具有經整平的模製層的封裝結構而言，所述封裝結構的翹曲可減少15%至35%。此外，由於在封裝結構中的元件的被顯露出的部分上方存在空氣間隙，因此所述封裝結構的散熱亦改善。
圖10及圖11示意性地示出根據本揭露一些實施例的封裝結構的實例的剖視圖及俯視圖。
在一些實施例中，參照圖10，封裝結構1000包括基底30、至少一個封裝50及被動組件90。在一些實施例中，基底30是電路基底，所述電路基底包括可撓式電路基底、多層式疊層基底或有機基底。在一些實施例中，基底30包括交替疊層的介電層30a與金屬層30b以及對金屬層30b進行內連的通孔30c。在一些實施例中，介電層30a的材料包括聚醯亞胺、聚酯、聚苯並噁唑（PBO）、苯並環丁烯（BCB）、氮化矽、氧化矽、其組合或類似材料。在一些實施例中，金屬層30b及通孔30c的材料包括金屬材料，例如鋁、鈦、銅、鎳、鎢、其合金及/或其組合。在一些實施例中，被動組件90包括電容器、電感器、電阻器、二極體、變壓器或其組合。在一些實施例中，封裝元件或封裝50包括或者為CoWoS封裝，且封裝50經由凸塊55接合至基底30且與基底30電性連接。在一些實施例中，凸塊55包括微凸塊、金屬柱、受控塌陷晶片連接（C4）凸塊或其組合。在一些實施例中，封裝50包括第一晶粒52及第二晶粒54，及中介層58，第一晶粒52及第二晶粒54由包封體56在側向上包繞，中介層具有用於將第一晶粒52及第二晶粒54與下伏的基底30電性連接的穿孔。舉例而言，第一晶粒52與第二晶粒54執行不同功能。在一個實施例中，第一晶粒52包括系統積體電路（SoIC）晶粒，而第二晶粒54包括記憶體晶粒。在一個實施例中，第一晶粒52包括第一晶片520、第二晶片522及第三晶片524，第二晶片522及第三晶片524藉由接合接墊523及接合膜525（即，藉由混合接合技術）與第一晶片520接合。在一個實施例中，第一晶粒52與第二晶粒54執行不同功能，第一晶粒52消耗較多的功率且產生較多的熱量（要求較高的散熱功效），而第二晶粒54產生較少的熱量且在散熱功效上要求較低。
在一些實施例中，如圖10中所示，封裝50及被動組件90接合至且電性連接至基底30，且基底30之上形成有模製層800，模製層800覆蓋封裝50及被動組件90。在一些實施例中，模製層800是藉由例如注射模製、轉移模製、壓縮模製或包覆模製等模製來形成。在一個實施例中，模製層800是藉由包覆模製至額外模製材料且隨後藉由微影製程及蝕刻製程移除所述額外模製材料而形成。在一個實施例中，模製層800是藉由轉移模製而形成，其中模具（mold）的一部分（未示出）與元件50的背側（即，頂表面）直接接觸，以使得模製層800在脫模之後形成有開口802以暴露出元件50的頂表面且形成有階梯結構。
在一些實施例中，封裝50與基底30之間填充有底部填充膠57，以確保封裝50與基底30之間的接合，此會改善封裝結構1000的結構完整性。在一些實施例中，在基底30的底表面上形成有導電球32。在一些實施例中，導電球32包括球柵陣列（ball grid array，BGA）球、焊料球或C4凸塊。在一些實施例中，藉由基底30，封裝50與一些或所有導電球32電性連接以進行進一步的電性連接。
在一些實施例中，在圖10及圖11中，模製層800包括至少一個開口802，且模製層800覆蓋基底30的頂表面30T以及被動組件90，但經由開口802暴露出封裝50的一部分。在本文中，開口802被示出為具有實質上垂直的側壁，但應理解，端視製程而定，開口802的側壁可為斜坡式的或彎曲的。在一些實施例中，模製層800至少覆蓋封裝50的側壁50S，且模製層800具有延伸部分800C，延伸部分800C自側壁50S延伸至封裝50的跨度中，從而覆蓋封裝50的第二晶粒54，以使得第一晶粒52經由開口802而暴露出。在一些實施例中，封裝50的第一晶粒52的暴露會改善散熱功效，且因此增強封裝結構的效能及可靠性。在一些實施例中，模製層800包繞於封裝50、被動組件90及底部填充膠57周圍。
在圖10及圖11中，在一些實施例中，模製層800包括最內部延伸部分800C、較厚中間部分800A及較薄外部部分800B，最內部延伸部分800C位於封裝50上方，較厚中間部分800A環繞延伸部分800C及封裝50且具有最大厚度T1（在Z軸上，自表面30T量測），較薄外部部分800B環繞中間部分800A且具有最大厚度T2。在一些實施例中，延伸部分800C具有最大厚度T3，厚度T3或厚度T2小於厚度T1。在一些實施例中，T3對T1的比率（T3/T1）為約0.2至0.7，而T2對T1的比率（T2/T1）為約0.3至約0.7。在一些實施例中，封裝50具有小於厚度T1且大於厚度T2的厚度T0。如見於圖10中，在一些實施例中，延伸部分800C的頂表面與中間部分800A的頂表面彼此共面且彼此齊平，且可被稱為具有同一頂表面。在一些實施例中，模製層800的較薄外部部分800B覆蓋基底30的周邊區（peripheral region）及邊際區（marginal region），且外部部分800B覆蓋基底30而不在其之間包封任何主動組件或被動組件或者任何半導體晶粒。亦即，外部部分800B可被視為僅具有模製材料的無裝置部分。
如見於圖11中，端視封裝的晶粒的佈置方式而定，開口802足夠大以暴露出封裝50的第一晶粒52，且延伸部分800C覆蓋封裝50的第二晶粒54，中間部分800A覆蓋被動組件90，且外部部分800B自中間部分800A的各側延伸至封裝結構1000的側邊緣。在一些實施例中，由於外部部分800B僅覆蓋基底30而不覆蓋封裝、晶粒或被動組件，因此外部部分800B可被稱為模製層800的周邊部分。
在一些實施例中，較厚中間部分800A以及延伸部分800C有助於抵消或彌補（offset）封裝50的翹曲，而較薄外部部分800B進一步補償基底30的搭界部分（bordering part）的翹曲。
在一些實施例中，藉由模製層的階梯結構（即，較厚部分及外部較薄部分），整個封裝結構形成有少得多或最少量的翹曲，尤其是減少了基底的邊緣翹曲。在一些實施例中，相較於模製層與被包圍的元件齊平且具有均勻厚度的封裝結構而言，所述封裝結構的翹曲可減少20%至60%。此外，由於開口中的空氣間隙會改善封裝結構中被暴露出的元件的散熱，因此封裝結構的散熱功效增強。
自圖11所示俯視圖來看，應理解，延伸部分800C在X方向上的延伸長度可不同於延伸部分800C在Y方向上的延伸長度，且開口802可根據第一晶粒52的大小或形狀來形成，以便完全暴露出第一晶粒52。在一些實施例中，延伸長度可基於翹曲水準來微調（tune），但小於下伏封裝或晶粒的長度/寬度的45%。
如見於圖10中，相對於基底30的頂表面30T，延伸部分800C及中間部分800A的頂表面800T1高於封裝50的頂表面50T，且外部部分800B的頂表面800T2低於頂表面800T1及頂表面50T但高於頂表面30T。根據圖10，對表面800T1與表面800T2進行連接的側壁被示出為實質上垂直的側壁，然而應理解，所述側壁可為斜坡式側壁或彎曲側壁。
圖12至圖14示出根據本揭露一些實施例的封裝結構的實例的剖視圖。相似的結構元件及電子組件可用相同或相似的參考標記來指代，且將不再對其予以贅述。
參照圖12，在一些實施例中，封裝結構1100包括基底30、一或多個封裝50及被動組件90以及模製層810，所述一或多個封裝50及被動組件90安裝於基底30上且接合至基底30，模製層810設置於基底30上。在一些實施例中，模製層810包括至少一個開口812，且模製層810覆蓋基底30的頂表面30T以及被動組件90，但經由開口812暴露出封裝50的一部分。如見於圖12中，開口812具有傾斜側壁812S，且暴露出封裝50的第一晶粒52及第二晶粒54。在一些實施例中，第一晶粒52及第二晶粒54的暴露會改善封裝50的散熱功效，且因此增強封裝結構的效能及可靠性。在圖12中，模製層810具有延伸部分810C，延伸部分810C自側壁50S延伸至封裝50的跨度中且覆蓋第二晶粒54的部分。在圖12中，在一些實施例中，除了具有厚度T3且位於封裝50上方的最內部延伸部分800C以外，模製層810亦包括較厚中間部分810A及較薄外部部分810B，較厚中間部分810A環繞延伸部分810C及封裝50且具有最大厚度T1（在Z軸上，相對於表面30T），較薄外部部分810B環繞中間部分810A且具有厚度T2。在一些實施例中，厚度T3或厚度T2小於厚度T1。在一些實施例中，T3對T1的比率（T3/T1）為約0.1至0.8，而T2對T1的比率（T2/T1）為約0.2至約0.7。
如見於圖12中，相對於基底30的頂表面30T，延伸部分810C的頂表面810T1低於中間部分810A的頂表面810T2，但兩個頂表面810T1、810T2均高於封裝50的頂表面50T，且外部部分810B的頂表面810T3低於頂表面810T1、頂表面810T2及頂表面50T但高於頂表面30T。在一些實施例中，隨著中間部分810A變得更厚（即，頂表面810T2高於頂表面810T1），延伸部分810C的延伸長度可被調整，且開口812變得更大以暴露出封裝50的更多部分。
參照圖13，在一些實施例中，封裝結構1200包括模製層820以及一或多個封裝50及被動組件90，模製層820設置於基底30之上，所述一或多個封裝50及被動組件90安裝於基底30上且接合至基底30。在一些實施例中，模製層820包括至少一個開口822，且模製層820覆蓋基底30的頂表面30T以及被動組件90，但經由開口822暴露出封裝50的頂表面50T。如見於圖13中，開口822完全暴露出封裝50的第一晶粒52及第二晶粒54。在圖13中，在一些實施例中，模製層820的開口822具有傾斜側壁822S，且模製層820包括較厚部分820A及圍繞較厚部分820A的外部部分820B，較厚部分820A環繞封裝50且覆蓋封裝50的側壁50S以及被動組件90。
相較於圖12中的模製層810而言，如見於圖13中的模製層820不具有延伸部分。在一些實施例中，外部部分820B的厚度T2小於內部部分820A的厚度T1。在一些實施例中，T2對T1的比率（T2/T1）為約0.2至約0.7。如見於圖13中，相對於基底30的頂表面30T，部分820A的頂表面820T1高於封裝50的頂表面50T，且外部部分820B的頂表面820T2低於頂表面820T1及頂表面50T但高於頂表面30T。
參照圖14，在一些實施例中，封裝結構1300包括模製層830以及一或多個封裝50及被動組件90，模製層830設置於基底30之上，所述一或多個封裝50及被動組件90安裝於基底30上且接合至基底30。在一些實施例中，模製層830覆蓋基底30的頂表面30T以及被動組件90，但暴露出封裝50的頂表面50T。如見於圖14中，模製層830在側向上包繞封裝50（覆蓋側壁50S），但暴露出封裝50的第一晶粒52及第二晶粒54。在圖14中，在一些實施例中，模製層830包括較厚部分830A以及圍繞較厚部分830A的外部較薄部分830B，較厚部分830A環繞封裝50且覆蓋封裝50的側壁50S以及被動組件90。
相較於圖12中的模製層810而言，模製層830不具有延伸部分，且較厚部分830A的頂表面830T1與封裝50的頂表面50T共面且齊平。在一些實施例中，外部部分830B的厚度T2小於內部部分830A的厚度T1。在一些實施例中，T2對T1的比率（T2/T1）為約0.3至約0.8。在一些實施例中，封裝50具有小於厚度T1且大於厚度T2的厚度T0。如見於圖14中，相對於基底30的頂表面30T，外部部分830B的頂表面830T2低於頂表面830T1及頂表面50T但高於頂表面30T。
圖15及圖16示出根據本揭露一些實施例的封裝結構的實例的剖視圖。
參照圖15，在一些實施例中，封裝結構1400包括模製層840以及一或多個封裝50及被動組件90，模製層840設置於基底30之上，且所述一或多個封裝50及被動組件90安裝於基底30上且接合至基底30。在一些實施例中，封裝結構1400更包括設置於封裝50上的散熱模組60，所述散熱模組包括金屬蓋體（metal lid）62及設置於金屬蓋體62與封裝50之間的熱介面材料（thermal interface material，TIM）64。在一些實施例中，散熱模組60的跨度大於封裝50的跨度，且散熱模組60覆蓋封裝50，其中TIM 64與第一晶粒52及第二晶粒54直接接觸。藉由散熱模組60，封裝50的散熱功效進一步增強。此外，散熱模組60的金屬蓋體62可有助於緩解翹曲。
在一些實施例中，金屬蓋體62由例如鋼、不鏽鋼、銅（Cu）、鋁、金、鎳、其合金或其組合等具有高熱傳導率的材料形成。在一些其他實施例中，金屬蓋體62是單一連續的板，或者包括可由相同或不同材料製成的多個片件。在一些實施例中，在將散熱模組60貼合至封裝50上之前，向金屬蓋體62施加TIM 64。在一些實施例中，TIM 64的材料包括例如銀（Ag）、銅、錫（Sn）、銦（In）或者甚至是碳奈米管（carbon nanotube，CNT）、石墨、石墨烯等具有較高熱傳導率的材料、以及例如矽酮或環氧樹脂等聚合黏合材料。
在圖15中，在一些實施例中，模製層840覆蓋基底30的頂表面30T以及被動組件90，但暴露出散熱模組60的頂表面60T。如見於圖15中，模製層840包封封裝50（覆蓋側壁50S）且在側向上包繞散熱模組60。在圖15中，在一些實施例中，模製層840包括較厚部分840A以及圍繞較厚部分840A的外部較薄部分840B，較厚部分840A環繞散熱模組60及封裝50且覆蓋散熱模組60的側壁60S、封裝50的側壁50S以及被動組件90。
相較於圖14中的模製層830而言，模製層840相似地不具有延伸部分，且較厚部分840A的頂表面840T1與散熱模組60的頂表面60T共面且齊平。在一些實施例中，外部部分840B的厚度T2小於內部部分840A的厚度T1。在一些實施例中，T2對T1的比率（T2/T1）為約0.3至約0.8。如見於圖15中，相對於基底30的頂表面30T，外部部分840B的頂表面840T2低於頂表面840T1及頂表面60T、低於封裝50的頂表面50T但高於頂表面30T。
參照圖16，在一些實施例中，相似於封裝結構1400，封裝結構1500更包括屏蔽層900，屏蔽層900覆蓋模製層840以及基底30的側壁30S。在一些實施例中，屏蔽層900共形地覆蓋部分840A及部分840B，且接觸頂表面840T1及頂表面840T2、對表面840T1與表面840T2進行連接的側壁840S1以及對表面840T2與模製層840的底表面進行連接的側壁840S2。在一些實施例中，側壁840S2與側壁30S對齊，且二者均被屏蔽層900覆蓋。如見於圖16中，屏蔽層900具有暴露出散熱模組60的開口902。在一些實施例中，屏蔽層的材料包括例如Ag、Cu或傳導性材料等具有較高熱傳導率的材料。在一些實施例中，屏蔽層900接觸金屬蓋體62的周邊且接觸基底30的側壁30S，且屏蔽層900與基底30的接地板（ground plate）30d接觸並經由導電球32中的球32A接地。
在一些實施例中，屏蔽層900用作電磁干擾（electromagnetic interference，EMI）屏蔽層，且屏蔽層900與金屬蓋體62一起形成EMI屏蔽結構，以保護及屏蔽被包圍的晶粒或封裝免受電磁干擾輻射或訊號的影響。在一些實施例中，EMI屏蔽層900與基底30的接地板30d電性連接，且進一步電性連接至接地球（grounding ball）32A以進行接地。在一些實施例中，封裝50經由基底30與其他導電球32B電性連接以進行進一步的電性連接。
圖17及圖18示出根據本揭露一些實施例的封裝結構的實例的剖視圖。
參照圖17，封裝結構1600包括模製層850以及一或多個封裝50及被動組件90，模製層850設置於基底30之上，所述一或多個封裝50及被動組件90接合至基底30。在一些實施例中，封裝結構1600更包括設置於封裝50上的散熱模組60，散熱模組60包括金屬蓋體62以及設置於金屬蓋體62與封裝50之間的TIM 64。在一些實施例中，金屬蓋體62局部地凹陷，以使得金屬蓋體62具有頂蓋部分62A及連接至頂蓋部分62A的邊沿部分（brink portion）62B。如見於圖17中，金屬蓋體62具有頂蓋部分62A的凹陷側壁62S1、對凹陷側壁62S1進行連接的頂表面62T1、邊沿部分62B的側壁62S2以及對側壁62S1與側壁62S2進行連接的周邊頂表面62T2。在一些實施例中，邊沿部分62B的側壁62S2與TIM 64的側壁64S對齊。
自圖17中所示左側示意性俯視圖看出，散熱模組60的TIM 64的跨度大於封裝50的跨度，且金屬蓋體62的跨度小於封裝50的跨度且與封裝50的跨度完全交疊（即，落入封裝50的跨度內）。自圖17中所示右側示意性俯視圖看出，金屬蓋體62的跨度小於TIM 64的跨度且落入TIM 64的跨度內，而金屬蓋體62的跨度局部地落入封裝50的跨度內且局部地延伸超出封裝50的跨度（之外）。自圖17中所示右側示意性俯視圖來看，金屬蓋體62包括突出的齒部分（tooth portion）62P，且模製層850的延伸部分850C與突出的齒部分62P互補（填滿齒部分62P之間的間隙）。
在圖17中，在一些實施例中，模製層850包括最內部延伸部分850C、中間部分850A及較薄外部部分850B，最內部延伸部分850C位於金屬蓋體62上方（表面62T2上方）且具有厚度T3，中間部分850A環繞延伸部分850C、散熱模組60及封裝50且具有厚度T1，較薄外部部分850B環繞中間部分850A且具有厚度T2。在一些實施例中，厚度T3或厚度T2小於厚度T1。在一些實施例中，T3對T1的比率（T3/T1）為約0.1至0.7，且T2對T1的比率（T2/T1）為約0.3至約0.8。如見於圖17中，在一些實施例中，延伸部分850C及中間部分850A的頂表面850T1與頂表面62T1共面且齊平。在一些實施例中，延伸部分850C延伸至散熱模組60的跨度中且接觸金屬蓋體62的側壁62S1。藉由佈置延伸部分850C及局部地凹陷的金屬蓋體62，封裝結構1600的翹曲可被抵消，且可維持良好的散熱功效。
參照圖18，在一些實施例中，相似於封裝結構1600，封裝結構1700更包括屏蔽層900，屏蔽層900覆蓋模製層850以及基底30的側壁30S。在一些實施例中，屏蔽層900共形地覆蓋部分850C、部分850A及部分850B，且接觸頂表面850T1及頂表面850T2。如見於圖18中，屏蔽層900具有暴露出散熱模組60（頂蓋部分62A的頂表面62T1）的開口902。在一些實施例中，屏蔽層900用作電磁干擾（EMI）屏蔽層，且屏蔽層900與金屬蓋體62一起形成EMI屏蔽結構，以保護及屏蔽被包圍的晶粒或封裝免受電磁干擾輻射或訊號的影響。在一些實施例中，EMI屏蔽層900與基底30的接地板30d電性連接，且進一步電性連接至接地球32A以進行接地。在一些實施例中，封裝元件50經由基底30與其他導電球32B電性連接以進行進一步的電性連接。
圖19示出根據本揭露一些實施例的封裝結構的實例的剖視圖。
參照圖19，在一些實施例中，封裝結構1800包括模製層860、一或多個半導體元件100及被動組件90以及散熱模組60，模製層860設置於基底30之上，所述一或多個半導體元件100及被動組件90接合至基底30，散熱模組60設置於半導體元件100上。在一些實施例中，相似於在先前實施例中闡述的半導體元件100，半導體元件100包括或者為一種封裝，所述封裝包括多晶片堆疊式封裝、晶圓上晶片（CoW）封裝、積體扇出型（InFO）封裝或者三維積體電路（3DIC）封裝。在一些實施例中，相似於圖17中所闡述的散熱模組60，散熱模組60包括金屬蓋體62及TIM 64，金屬蓋體62具有頂蓋部分62A及連接至頂蓋部分62A的邊沿部分62B，TIM 64設置於金屬蓋體62與半導體元件100之間。在一些實施例中，金屬蓋體62局部地凹陷，以使得覆蓋金屬蓋體62的模製層860包括延伸部分860C。模製層860包括最內部延伸部分860C、中間部分860A及較薄外部部分860B，最內部延伸部分860C位於金屬蓋體62的邊沿部分62B上方且具有厚度T3，中間部分860A具有最大厚度T1且環繞延伸部分850C、散熱模組60及半導體元件100，較薄外部部分860B環繞中間部分860A且具有厚度T2。在一些實施例中，厚度T3或厚度T2小於厚度T1。在一些實施例中，T3對T1的比率（T3/T1）為約0.1至0.7，且T2對T1的比率（T2/T1）為約0.3至約0.8。
如見於圖19中，與圖17所示模製層850不同，中間部分860A具有對頂表面860T1與頂表面860T2進行連接的傾斜側壁860AS。在一些實施例中，部分860C及部分860A的頂表面860T1與散熱模組60的頂蓋部分62A的頂表面62T1共面且齊平。
根據本揭露的一些實施例，一種封裝結構包括電路基底、封裝元件及模製層。封裝元件設置於電路基底上且與電路基底電性連接。模製層設置於電路基底之上且至少覆蓋電路基底的頂表面。模製層包括第一部分及第二部分，所述第一部分包繞於封裝元件的側壁周圍且具有第一厚度，所述第二部分環繞第一部分且與第一部分連接。第一部分的第一厚度大於第二部分的第二厚度。模製層的第一部分的頂表面高於封裝元件的頂表面。
根據本揭露的一些實施例，一種封裝結構包括電路基底、封裝、至少一個被動組件以及模製層。封裝設置於電路基底上且與電路基底電性連接。封裝包括第一半導體晶粒及第二半導體晶粒。被動組件設置於電路基底上且與電路基底電性連接。模製層設置於電路基底之上，且覆蓋封裝、覆蓋被動組件及至少覆蓋電路基底的頂表面。模製層包括第一部分及第二部分，所述第一部分包繞於封裝的側壁周圍且具有第一厚度，所述第二部分環繞第一部分且與第一部分連接。第一部分的第一厚度大於第二部分的第二厚度。封裝具有第四厚度，所述第四厚度小於模製層的第一部分的第一厚度但大於所述第二厚度。
根據本揭露的一些實施例，提供一種用於形成封裝結構的方法。在提供電路基底之後，將封裝元件安裝至電路基底上並接合至電路基底。在電路基底之上形成覆蓋封裝元件的模製層。模製層形成有第一部分及第二部分，所述第一部分包繞於封裝元件的側壁周圍，所述第二部分環繞第一部分且與第一部分連接，且第一部分所具有的第一厚度大於第二部分的第二厚度。封裝元件的頂表面不高於模製層的第一部分的頂表面。
前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的各態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、代替及變更。
10、20、30:基底 10T、50T、60T、62T1、100T、300T、600T、700T、810T1、810T2、810T3、820T1、820T2、830T1、830T2、850T1、850T2、860T1、860T2:頂表面 12:芯層 12a:芯介電層 12b:第一芯導電層 12c:第二芯導電層 12d:經鍍敷貫通孔 14a:第一構成層 14b:第二構成層 20T、30T、800T1、800T2、840T1、840T2:頂表面/表面 22、32、32B:導電球 30a:介電層 30b:金屬層 30c:通孔 30d:接地板 30S、50S、60S、62S2、64S、100S、402SS、700S、840S1、840S2:側壁 32A:接地球/球 50:封裝/元件/封裝元件 52、702:第一晶粒 54、704:第二晶粒 55、116、126:凸塊 56、706:包封體 57、118、128、134、720:底部填充膠 58:中介層 60:散熱模組 62:金屬蓋體 62A:頂蓋部分 62B:邊沿部分 62P:齒部分 62S1:凹陷側壁/側壁 62T2:周邊頂表面/表面 64:熱介面材料（TIM） 90:被動組件 100:第一半導體元件/半導體元件 102:第一連接件/連接件 110:重佈線電路結構 112、124:積體電路（IC） 114:重佈線層 120、130:絕緣包封體 122:導電柱 132:保護蓋 200:第二半導體元件 202:第二連接件 204:記憶體晶片 204a:微凸塊 204b、206a:穿孔 206:控制器 300、400、500、600、800、810、820、830、840、850、860:模製層 302、302a、302b、302c、302d、302e、402a、502a、602a、802、812、822、902:開口 304、604、810C:延伸部分 304r:肋部分 402SC、502SC、812S、822S、860AS:傾斜側壁 502SB:彎曲碗狀側壁 502SD:斜坡式側壁 520:第一晶片 522:第二晶片 523:接合接墊 524:第三晶片 525:接合膜 700:封裝 708:中介層 800A、810A:較厚中間部分/中間部分 800B、810B:較薄外部部分/外部部分 800C:延伸部分/最內部延伸部分 820A、840A:較厚部分/內部部分/部分 820B:外部部分 830A:較厚部分/內部部分 830B:外部較薄部分/外部部分 840B:外部較薄部分/外部部分/部分 850A、860A:中間部分/部分 850B:較薄外部部分/部分 850C、860C:延伸部分/最內部延伸部分/部分 860B:較薄外部部分 900:屏蔽層/電磁干擾（EMI）屏蔽層 1000、1100、1200、1300、1400、1500、1600、1700、1800:封裝結構 D1、D2、D3、D4:距離 H1、H2、H3、H4:高度 L1、L2:長度 T0、T1、T2、T3:厚度 W1、W2:寬度 X、Y:方向 X1、Y1:延伸長度 Z:厚度方向/軸
結合附圖閱讀以下詳細說明，會最佳地理解本揭露的各態樣。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A至圖1G是示意性地示出用於製作根據本揭露一些實施例的封裝結構的製程的各種階段的示意性剖視圖及俯視圖。 圖2A示出根據本揭露一些實施例的封裝結構的示意性剖視圖。 圖2B是圖2A中所示封裝結構的示意性俯視圖。 圖3A至圖3D是示意性地示出用於製作根據本揭露一些實施例的封裝結構的製程的各種階段的示意性剖視圖及俯視圖。 圖4A示出根據本揭露一些實施例的封裝結構的示意性剖視圖。 圖4B是圖4A中所示封裝結構的示意性俯視圖。 圖4C是根據本揭露一些實施例的封裝結構的俯視圖。 圖5示出根據本揭露一些實施例的封裝結構的示意性剖視圖。 圖6示出根據本揭露一些實施例的封裝結構的示意性剖視圖。 圖7示出根據本揭露一些實施例的各種封裝結構的示意性剖視圖。 圖8示出根據本揭露一些實施例的各種封裝結構的示意性剖視圖。 圖9示出根據本揭露一些實施例的封裝結構的剖視圖。 圖10及圖11示意性地示出根據本揭露一些實施例的封裝結構的實例的剖視圖及俯視圖。 圖12至圖14示出根據本揭露一些實施例的封裝結構的實例的剖視圖。 圖15及圖16示出根據本揭露一些實施例的封裝結構的實例的剖視圖。 圖17及圖18示出根據本揭露一些實施例的封裝結構的實例的剖視圖。 圖19示出根據本揭露一些實施例的封裝結構的實例的剖視圖。
30:基底
30a:介電層
30b:金屬層
30c:通孔
30T、800T1、800T2:頂表面/表面
32:導電球
50:封裝/元件/封裝元件
50S:側壁
50T:頂表面
52:第一晶粒
54:第二晶粒
55:凸塊
56:包封體
57:底部填充膠
58:中介層
90:被動組件
520:第一晶片
522:第二晶片
523:接合接墊
524:第三晶片
525:接合膜
800:模製層
800A:較厚中間部分/中間部分
800B:較薄外部部分/外部部分
800C:延伸部分/最內部延伸部分
802:開口
1000:封裝結構
T0、T1、T2、T3:厚度
Z:厚度方向/軸

Claims (20)

  1. 一種封裝結構，包括： 電路基底； 封裝元件，設置於所述電路基底上且與所述電路基底電性連接；以及 模製層，設置於所述電路基底之上且至少覆蓋所述電路基底的頂表面， 其中所述模製層包括第一部分及第二部分，所述第一部分包繞於所述封裝元件的側壁周圍且具有第一厚度，所述第二部分環繞所述第一部分且與所述第一部分連接，所述第一部分的所述第一厚度大於所述第二部分的第二厚度，且所述模製層的所述第一部分的頂表面高於所述封裝元件的頂表面。
  2. 如請求項1所述的封裝結構，其中所述模製層包括第三部分，所述第三部分設置於所述封裝元件上且與所述第一部分連接，所述第三部分具有小於所述第一厚度的第三厚度。
  3. 如請求項2所述的封裝結構，其中所述第三部分的頂表面低於所述第一部分的所述頂表面。
  4. 如請求項2所述的封裝結構，其中所述第三部分的頂表面與所述第一部分的所述頂表面共面且齊平。
  5. 如請求項2所述的封裝結構，其中所述第三部分的頂表面高於所述第二部分的頂表面。
  6. 如請求項1所述的封裝結構，其中所述第二部分的頂表面低於所述封裝元件的所述頂表面。
  7. 如請求項1所述的封裝結構，其中所述封裝元件包括第一半導體晶粒及第二半導體晶粒，所述第一半導體晶粒與所述第二半導體晶粒執行不同的功能。
  8. 如請求項7所述的封裝結構，其中所述模製層具有暴露出所述封裝元件的所述第一半導體晶粒的開口。
  9. 如請求項7所述的封裝結構，其中所述模製層具有暴露出所述封裝元件的所述第一半導體晶粒及所述第二半導體晶粒的開口。
  10. 如請求項1所述的封裝結構，更包括散熱模組，所述散熱模組設置於所述封裝元件上且自所述模製層暴露出。
  11. 一種封裝結構，包括： 電路基底； 封裝，設置於所述電路基底上且與所述電路基底電性連接，其中所述封裝包括第一半導體晶粒及第二半導體晶粒； 至少一個被動組件，設置於所述電路基底上且與所述電路基底電性連接；以及 模製層，設置於所述電路基底之上，且覆蓋所述封裝、覆蓋所述被動組件以及至少覆蓋所述電路基底的頂表面， 其中所述模製層包括第一部分及第二部分，所述第一部分包繞於所述封裝的側壁周圍且具有第一厚度，所述第二部分環繞所述第一部分且與所述第一部分連接，所述第一部分的所述第一厚度大於所述第二部分的第二厚度，且所述封裝具有第四厚度，所述第四厚度小於所述模製層的所述第一部分的所述第一厚度但大於所述第二厚度。
  12. 如請求項11所述的封裝結構，更包括散熱模組，所述散熱模組設置於所述封裝上且自所述模製層暴露出。
  13. 如請求項12所述的封裝結構，其中所述模製層包括第三部分，所述第三部分設置於所述散熱模組上且與所述第一部分連接，所述第三部分具有小於所述第一厚度的第三厚度。
  14. 如請求項13所述的封裝結構，其中所述第一部分及所述第三部分的頂表面與所述散熱模組的頂表面共面且齊平。
  15. 如請求項12所述的封裝結構，更包括屏蔽層，所述屏蔽層覆蓋所述模製層以及所述電路基底的側壁且覆蓋所述散熱模組。
  16. 如請求項15所述的封裝結構，其中所述屏蔽層具有暴露出所述散熱模組的開口。
  17. 如請求項12所述的封裝結構，其中所述第一部分的頂表面與所述散熱模組的頂表面共面且齊平，而所述第二部分的頂表面低於所述封裝的頂表面。
  18. 一種用於形成封裝結構的方法，包括： 提供電路基底； 將封裝元件安裝並接合至所述電路基底上；以及 在所述電路基底之上形成覆蓋所述封裝元件的模製層，其中所述模製層由第一部分及第二部分形成，所述第一部分包繞於所述封裝元件的側壁周圍，所述第二部分環繞所述第一部分且與所述第一部分連接，所述第一部分所具有的第一厚度大於所述第二部分的第二厚度，且所述封裝元件的頂表面不高於所述模製層的所述第一部分的頂表面。
  19. 如請求項18所述的用於形成封裝結構的方法，更包括在形成所述模製層之前在所述封裝元件上設置散熱模組。
  20. 如請求項18所述的用於形成封裝結構的方法，更包括在所述模製層上形成覆蓋所述模製層及所述電路基底的屏蔽層。
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