TW202305945A - 半導體裝置及其製造方法 - Google Patents

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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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Abstract

在一種製造半導體裝置的方法中，第一導電層係形成在一基板之上。一第一光刻膠層係形成在第一導電層之上。藉由使用第一光刻膠層做為一蝕刻遮罩，第一導電層係被蝕刻，以形成第一導電層的島圖案（island pattern），其藉由一環形槽與第一導電層的一匯流排圖案（bus bar pattern）分開。一連接圖案係形成以連接島圖案以及匯流排圖案。一第二光刻膠層係形成在第一導電層以及連接圖案之上。第二光刻膠層包含在島圖案之上的一開口。 第二導電層係形成在開口中的島圖案上。第二光刻膠層係被移除，以及連接圖案係被移除，從而形成一凸塊結構（bump structure）。

Description

半導體裝置及其製造方法
本發明實施例係涉及一種半導體裝置及其製造方法。
隨著性能越來越好的消費性裝置因消費者的需求而變得越來越小，這些裝置的各個組件也必然隨之縮小。組成行動電話、電腦平板及類似裝置主要組件的半導體裝置已經變得越來越小。半導體裝置尺寸的縮小伴隨著半導體製造技術（諸如在半導體裝置以及另一電子裝置或電路板之間形成連接）的進步從而被實現。
本揭露涉及一種製造半導體裝置的方法，包含：形成下導電圖案，其包含一第一行（column）圖案，其中複數個導電圖案在一第一方向配置，以及一第二行圖案，其中複數個導電圖案係在第一方向配置，第一列（row）以及第二列在跨越第一方向的一第二方向彼此相鄰；以及形成上導電圖案，其包含一第三行圖案，其中複數個導電圖案係在第一方向配置，以及一第四行圖案，其中複數個導電圖案係在第一方向配置，第三列以及第四列係在第二方向彼此相鄰，其中：由平面觀看，第一行以及第三行至少部分地相互重疊，由平面觀看，第二行以及第四行至少部分地相互重疊，以及上導電圖案係形成以使在第一以及第二行的第一方向延伸的一第一中心線在第二方向係移位，從在第三以及第四行的第一方向延伸的一第二中心線的一移位量超過0.1 µm。
本揭露另涉及一種製造半導體裝置的方法，包含形成複數個第一導電圖案，其配置在第一方向以及嵌入一第一介電層中；形成一第二介電層在複數個第一導電圖案以及在第一介電層之上；藉由一第一圖案化操作形成複數個開口在第二介電層，複數個開口中之每一者在對應的複數個第一導電圖案中之一者之上；形成一導電材料的一毯覆層在第二介電層之上以及複數個開口中；圖案化導電材料的毯覆層以形成複數個第二導電圖案，藉由一第二圖案化操作，複數個第二導電圖案連接至複數個第一導電圖案中之對應的一者；以及形成一第三介電層在複數個第二導電圖案之上；其中，由平面觀看，在第一圖案化操作中，整體的複數個開口係在第一方向移位，一移位量為超過整體的複數個第一導電圖案0.1 μm。
本揭露還涉及一種半導體裝置，包含一設置在一基板之上的半導體電路；一設置在半導體電路之上以及與之電耦合的下導電圖案，下導電圖案包含一第一行圖案，其中複數個導電圖案係在一第一方向配置，以及一第二行圖案，其中複數個導電圖案係在第一方向配置，由平面觀看，第一行以及第二行在跨越第一方向的一第二方向彼此相鄰；一設置在下導電圖案之上的第一介電層；設置在下導電圖案之上的上導電圖案，上導電圖案包含一第三行圖案，其中複數個導電圖案係在第一方向配置，以及一第四行圖案，其中複數個導電圖案係在第一方向配置，由平面觀看，第三行以及第四行在第二方向為彼此相鄰；以及一設置在上導電圖案之上的第二介電層，其中：由平面觀看，在第一行以及第二行之間的第一方向延伸的一第一中心線在第二方向從第三行以及第四行之間的第一方向延伸的一第二中心線移位。
應理解的是，本揭露提供用於實施本揭露的實施例的不同特徵的許多不同實施例或示範例。下文描述組件以及配置的特定實施例或示範例以簡化本揭露。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可取決於製程條件及/或裝置的預期特性。再者，本文描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。為了簡單明瞭，各種特徵可以任意地以不同的比例繪製。
再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一（些）元件或特徵之關係，如圖式中繪示。空間相對術語旨在涵蓋除在圖式中描繪之定向以外之使用或操作中之裝置之不同定向。裝置可以其他方式定向（旋轉90度或按其他定向）且本揭露中使用之空間相對描述符同樣可相應地解釋。此外，術語「由…製成」可為指「以…組成」或「由…組成」。下面描述的數值、範圍、尺寸、材料、製程、組構及/或配置僅僅為示範例，且不限於所揭露的內容，其他數值、範圍、尺寸、材料、製程、組構及/或配置可在本揭露的範圍內，除非另有解釋。
隨著電子工業發展基於矽穿孔（through-Si-vias；TSV）技術的三維積體電路（3D IC），最上電極（topmost electrode），諸如墊電極（pad electrode）或墊電極上的凸塊（bumps）（其用於互接堆疊晶片）的製程及可靠性正被積極地研究。墊電極係藉由一或多個鈍化絕緣膜覆蓋，以保護形成在墊電極下方的半導體裝置。鈍化層的可靠性亦係製造半導體裝置的一個重要因素。在一些實施例中，一凸塊電極係形成在墊電極上，而在其他實施例中，一接合導線（bonding wire）係直接地附接至墊電極。
在本揭露中，提供了一種形成墊電極以及鈍化層的新穎技術，其可提高半導體裝置的可靠性。
圖1至圖7顯示根據本揭露的一實施例的半導體電路之上的一凸塊結構的順序製造操作的各種視圖。應理解的是，在圖1至圖7所示的製程之前、期間以及之後可提供額外的操作，以及對於該方法的額外實施例，可替換或消除以下描述的一些操作。操作/製程的順序可互換。
如圖1所示，複數個最上佈線圖案20（於其上要形成凸塊電極）係形成在一層間介電（interlayer dielectric；ILD）或金屬間介電（intermetal dielectric；IMD）層18中，其形成在一半導體電路15之上，其係形成在一基板10之上。最上佈線圖案20係由適合的導電金屬形成，包含鋁、銅、銀、金、鎳、鎢、鈦、其合金及/或其多層。在一些實施例中，最上佈線圖案20係由銅或一銅合金製成，其中大部分（超過50%）是銅。最上佈線圖案20係由適合的金屬沉積操作形成，包含電鍍或無電鍍、包含濺射的物理氣相沉積（PVD）、化學氣相沉積（CVD）、原子層沉積（ALD）、熱蒸發或電子束蒸發。在一些實施例中，最上佈線圖案20係藉由使用鑲嵌技術（damascene technology）形成。
在一些實施例中，半導體電路15包含電晶體（例如場效電晶體（FETs））、電容器、電感器、電阻器或在一些實施例中的類似物。最上佈線圖案20通過下層互連層係與半導體電路15電性耦合，下層互連層包含佈線層及形成在介電層中的通路（via），諸如在一些實施例中的ILD層或IMD層。互連層的佈線層以及通路可由銅或銅合金（例如AlCu）、鋁、鎢、鎳或任何其他適合的金屬形成。佈線層以及通路可使用鑲嵌製程形成。
在一些實施例中，基板10係由選自矽、鑽石、鍺、SiGe、SiGeSn、SiGeC、GeSn、SiSn、GaAs、InGaAs、InAs、InP、InSb、GaAsP、GaInP以及SiC所組成的群組中之至少一者形成。在一些實施例中，半導體基板10係一矽晶圓或基板。在一些實施例中，ILD層或IMD層18包含氧化矽、氮化矽、SiOC、SiON、SiOCN、SiCN、低介電材料或任何其他適合的介電材料中之一或多者。
在一些實施例中，如圖2所示，一或多個頂部介電層22係形成在最上佈線圖案20之上。頂部介電層22包含氧化矽、氮化矽、SiON、SiC、SiOCN、SiCN或任何其他適合的絕緣層中之一或多者。在一些實施例中，頂部介電層22的一厚度係在約0.1微米（µm）至約2.0µm的範圍內，以及係在約0.2 µm至約1.0 µm的範圍內。頂部介電層22係藉由一適合的金屬沉積操作所形成，包含PVD、CVD或ALD。
使用適合的光微影技術以及蝕刻操作對頂部介電層22圖案化以形成開口24。如圖2所示，具有開口的一抗蝕圖案25係形成在頂部介電層22上，以及藉由一或多個蝕刻操作對頂部介電層22圖案化。如圖3所示，最上佈線圖案20的一部分係藉由蝕刻而暴露。在一些實施例中，如圖3所示，開口24具有一錐形形狀。
接著，如圖4所示，一或多個導電層30L係形成為在頂部導電層22以及暴露的最上佈線圖案20之上的一毯覆層。在一些實施例中，毯覆導電層30L係藉由適合的金屬沉積操作形成，包含電鍍、PVD（包含濺射）、CVD、ALD、熱蒸發以及電子束蒸發。在一些實施例中，毯覆導電層30L包含適合的導電金屬，包括鋁、銅、銀、金、鎳、鎢、鈦、其合金及/或其多層。在一些實施例中，毯覆導電層30L係由鋁或鋁合金製成，其中大部分（超過50%）為鋁。在一些實施例中，在頂部介電層22之上的毯覆導電層30L的厚度係在約0.5 µm至約5.0 µm的範圍內以及在其他實施例中係在約1.0 µm至約3.0 µm的範圍內。在一些實施例中，如圖4所示，一凹槽或一微坑（dimple）32係形成在開口24上方，反映頂部介電層22的形狀。凹槽或微坑32在一些實施例中具有V形、U形或反梯形形狀。凹槽或微坑32的深度在一些實施例中係在約0.05 µm至約0.5 µm的範圍內，以及在其他實施例中係在約0.1 µm至約0.4 µm的範圍內。
在一些實施例中，在毯覆層30L形成之前形成一或多個阻障層。在一些實施例中，阻障層包含Ti、TiN、Ta、TaN或TiW。
再者，如圖5所示，一抗蝕圖案35係形成在毯覆導電層30L之上，以及藉由使用一或多個蝕刻操作將毯覆導電層30L圖案化為墊電極30。在一些實施例中，如圖6A所示，墊電極30具有錐形形狀，其相對於朝最上佈線圖案20的一上表面的法線方向的一錐形角在約5度至約15度的範圍內。在其他實施例中，如圖6B所示，墊電極30具有反錐形形狀，其相對於法線方向的錐形角範圍為約-5度至約-15度。
接著，如圖7所示，一鈍化層40係形成在墊電極30以及頂部介電層22之上。在一些實施例中，鈍化層40包含氧化矽、氮化矽、SiOC、SiON、SiOCN、SiCN或任何其他適合的介電材料中之一或多層。在一些實施例中，氮化矽係做為鈍化層40。在一些實施例中，鈍化層40的厚度（從墊電極30的頂部）係在約1.0 µm至約10 µm的範圍內，以及係在約2.0 µm至約5.0 µm的範圍內。鈍化層40係藉由適合的沉積操作形成，包含PVD、CVD或ALD。如圖7所示，鈍化層40在墊電極30之上具有峰部以及在墊電極30之間具有谷部。
此外，在一些實施例中，鈍化層40係藉由一或多個微影及蝕刻操作而圖案化以形成開口在墊電極30之上，用於外電連接（藉由導線或藉由凸塊）。
如圖8A所示，在一些實施例中，最上佈線圖案20係以列-行（row-column）（X-Y）配置的方式而配置。在一些實施例中，最上佈線圖案20具有矩形形狀，其由平面觀看，具有沿著列（X）方向的第一邊（寬度L1）及沿著行（Y）方向的第二邊（寬度L2）。在一些實施例中，0.8≤L1/L2≤1.2，以及在其他實施例中，0.95≤L1/L2≤1.05（實質上為方形）。在一些實施例中，L1及L2係在約2 µm至10 µm的範圍內以及在其他實施例中係在約4 µm至6 µm的範圍內。由平面觀看，最上佈線圖案20的矩形或方形在一些實施例中具有圓角。在一些實施例中，複數個最上佈線圖案20係以列-行配置的方式配置，其間距（pitch）P1為約2.5 µm至約15 µm（相鄰佈線圖案20之間的一空間係為約0.5 µm至約5.0 µm的範圍內）。在一些實施例中，沿著列方向的間距係與沿著行方向的間距為相同或不同。在一些實施例中，最上佈線圖案20的厚度係在約1.0 µm至約5.0 µm的範圍內，以及在其他實施例中係在約3.0 µm至約4.0 µm的範圍內。
圖8A中繪示了最上佈線圖案20的2×4配置，但本揭露不限於2×4配置。在一些實施例中，該配置係2×N的配置，其中N係4或更多（舉例而言，至多100）。其他配置，包含較少或更多數量的最上佈線圖案20的列或行，都包含在本揭露的範疇內。舉例而言，該配置可為M×N配置，其中M及N係一自然數，以及M及N中的至少一者係2或更多，至多約100。在一些實施例中，M×N配置距離M×N配置的一距離L0內，在相同佈線位準（wiring level）上沒有其他的佈線圖案，其中L0係M×N配置的間距的兩倍至十倍。在一些實施例中，最上佈線圖案20的矩陣的列長（row length）或行長（column length）中之至少一者係在約200 µm至2 µm的範圍內。
同樣地，如圖8A所示，在一些實施例中，墊電極30係以列-行配置的方式配置。在一些實施例中，由於墊電極30係分別形成在最上佈線圖案20之上，墊電極30的配置或佈局係與最上佈線圖案20的配置或佈局實質上相同。在一些實施例中，墊電極30具有矩形形狀，由平面觀看，其具有沿著列方向的第一邊（寬度L3）以及沿著行方向的第二邊（寬度L4）。在一些實施例中，0.8≤L3/L4≤1.2，以及在其他實施例中，0.95≤L3/L4≤1.05（實質上為方形）。在一些實施例中，由平面觀看，墊電極30的矩形或方形具有圓角。在一些實施例中，L3及L4係在約2 µm至10 µm的範圍內，在其他實施例中，係在約4 µm至6 µm的範圍內。在一些實施例中，L3及L4係分別比L1及L2小。
如圖8B所示，鈍化層40在墊電極30之上具有峰部，在墊電極30之間具有谷部。在一些實施例中，谷部的底部係位於最上佈線圖案20的頂部以及墊電極30的頂部之間的一位準。當相鄰的兩列墊電極30的中心線（頂部介電層之上的上部分）以及相鄰的兩列最上佈線圖案20的中心線（該兩列墊電極30係在其上形成的）係實質上彼此對齊（不同的是小於0.1 µm），谷部的底部係位於最上佈線圖案20之間的空間之上，如圖8B所示。
在本揭露的一些實施例中，如圖9A所示，相鄰的兩行墊電極30的中心線從相鄰的兩行最上佈線圖案20的中心線移位，舉例而言至+列方向（+ row direction）。在一些實施例中，移位量D1係超過0.1 µm。在一些實施例中，D1係等於或大於S1/2（S1的一半），其中S1係在列方向相鄰的最上佈線圖案20之間的一空間（詳見圖10）。當移位量D1係等於或大於S1/2，如圖9A及圖9B所示，相鄰的兩行墊電極30的中心線與相鄰的行的最上佈線圖案的中之一者重疊。因此，如圖9B所示，鈍化層40的谷部的底部亦係位於相鄰的行的最上佈線圖案中之一者之上。在一些實施例中，移位量D1係S1/2+Δ，其中Δ係在約0.1 µm至約1.0 µm的範圍內（例如0.1、0.2、0.3、0.4或0.5 µm）。
當在行方向的行長度為長，舉例而言，超過約200 µm，一長谷部（long valley）係沿著行方向的兩行之間的空間而形成在鈍化層40中。如圖10所示，這樣的長谷部可能會在鈍化層中造成裂縫45。然而，在圖9A及圖9B所示的本案實施例中，由於可作為裂縫起源的谷部的底部係位於最上佈線圖案20之上，若形成裂縫45，則停止於最上佈線圖案20的表面，以及因此係可能防止裂縫到達最上佈線層20下方的電路區域。沿著行方向，裂縫可能在相鄰的最上佈線圖案20之間的空間穿透至頂部介電層22及ILD/IMD層，由於相鄰的最上佈線圖案20之間的空間係足夠小於最上佈線圖案20的尺寸，裂縫45不會穿透深入至頂部介電層22及/或ILD/IMD層。在一些實施例中，裂縫45的底部係位於最上佈線圖案20的頂部表面以及底部表面之間，在行方向中的最上佈線圖案之間的空間中。
在一些實施例中，最上佈線圖案20的寬度L11係在約2 µm至10 µm的範圍內，以及在其他實施例中係在約4 µm至6 µm的範圍內。在一些實施例中，墊電極30的底部的寬度L21係在約1.2 µm至6 µm的範圍內，以及在其他實施例中係在約2.4 µm至3.6 µm的範圍內。在一些實施例中，墊電極30的最大寬度L22係在約1.6 µm至8 µm的範圍內，以及在其他實施例中係在約3.2 µm至4.8 µm的範圍內。在一些實施例中，空間S1係在約0.5 µm至2.0 µm的範圍內，以及在其他實施例中係在約0.8 µm至1.2 µm的範圍內。
在一些實施例中，移位量D1係設定以使開口24的外邊緣係在最上佈線圖案20內。在一些實施例中，當如圖5所示的墊電極30的抗蝕圖案35係與開口24對齊時，D1對應於開口24的中心（詳見圖3）以及最上佈線圖案20的中心之間的差。易言之，墊電極30的下部分（嵌入頂部介電層22）以及墊電極30的上部分（頂部介電層22的上表面之上）係實質上彼此對齊（在一些實施例中，覆蓋誤差係小於0.1 µm）。在一些實施例中，D1係等於或大於S1/2（S1的一半）以及等於或小於（L11-L21）/2。在一些實施例中，墊電極30的上部分的厚度大於墊電極30的下部分。
在其他實施例中，如圖11所示，墊電極30的下部分（嵌入頂部介電層22）係與最上佈線層20實質上對齊（在一些實施例中，覆蓋誤差係小於0.1 µm），以及墊電極30的上部分係藉由移位量D1而移位。在一些實施例中，D1係等於或大於S1/2（S1的一半）以及等於或小於（L22-L21'）/2，其中寬度L21'係墊電極30的下部分的頂部的一寬度。在一些實施例中，D1係等於或大於S1/2+Δ，其中Δ係約為0.1 µm。
在其他實施例中，墊電極30的下部分以及上部分都係相對於最上佈線圖案20移位，以便墊電極30的上部分係藉由該量D1從最上佈線層20移位。
圖12顯示另一實施例，其中墊電極30具有反向錐形形狀。類似於前述實施例，墊電極30從最上佈線圖案20相對地移位，以使相鄰的兩行的墊電極30的中心線與最上佈線圖案20中之一或兩行重疊，兩行的墊電極30係在其上形成。因此，鈍化層40的谷部係正好位於最上佈線圖案20之上。
從圖8A及圖9A可以理解，圖9A至圖11所示的結構係藉由將用於開口24及墊電極30的一或兩個抗蝕圖案相對於最上佈線圖案20移位而獲得。這樣的圖案移位可藉由向使用原始光罩的微影設備輸入一覆蓋調整值（除了機器誤差（所謂的「覆蓋誤差」）之外）來實現，該光罩被設計成完全對齊下層圖案（例如最上佈線圖案）。在這種情況下，不需要製造額外的光罩來圖案化開口24及/或墊電極30，以及藉由使用光罩形成的所有圖案都移位相同的量。
在其他實施例中，製造具有一有意的圖案移位的新光罩，以及在形成一抗蝕圖案時，沒有將覆蓋移位（除了輕微調整）輸入微影設備。在一些實施例中，只有圖案的某些必要部分係移位。
圖13及圖14顯示根據本揭露的實施例的圖案佈局。
在一些實施例中，如圖13和14中所示，最上佈線圖案20以及墊電極30不僅包含一矩陣圖案MX，還包含一或多個島圖案IL。在一些實施例中，島圖案IL係與矩陣圖案分開，或與最接近的圖案分開一距離L0，其中L0係矩陣配置的間距的兩倍至十倍或更多。當鈍化層40係形成時，鈍化層在島圖案IL之上形成一平緩的上表面輪廓，以及因此實質上沒有在島圖案周圍形成谷部，因為與相鄰（例如最接近）的圖案有足夠長的距離。
在一些實施例中，如圖13所示，矩陣圖案MX以及島圖案IL的墊電極30都相對於最上佈線圖案20在列方向移位。如圖13所示，由平面觀看，矩陣圖案的相鄰的兩行的墊電極30的中心線CL與兩行最上佈線圖案20中之一行重疊。如上所述，這可藉由使用原始光罩將覆蓋調整值輸入微影設備，或使用專門製造的光罩來實現。在一些實施例中，如圖13所示，最上佈線圖案20包含一或多個圖案，其上沒有形成墊電極。
在其他實施例中，如圖14所示，雖然矩陣圖案MX的墊電極30的整體相對於最上佈線圖案20的整體在係在列方向移位，島圖案IL的墊電極30與相應的最上佈線圖案20實質上對齊（不移位或移位量小於0.1 µm，這可能是由機器誤差（所謂「覆蓋誤差」）造成的）。如上所述，這可藉由使用專門製造的光罩來實現。
在一些實施例中，不需要圖案移位的島圖案包含具有列或行長度小於100 µm的小矩陣。在一些實施例中，如圖13或圖14所示，一或多個島圖案IL係一虛擬圖案、用於測量的圖案（覆蓋或對齊）或一測試電路的一部分，其被設置在圍繞半導體晶片的一切割道（scribe lane）上。
圖15及圖16顯示根據本揭露的實施例的圖案佈局。
在一些實施例中，最上佈線圖案20以及墊電極30的圖案矩陣係一M×N配置，其中M及N係四個或更多，及/或列及/或行的長度係超過100 μm。
在一些實施例中，如圖15所示，墊電極30的整個矩陣係僅在一方向移位，例如列方向，以使相鄰的兩行的墊電極30的中心線CL與兩行最上佈線圖案20中之一者重疊，兩行的墊電極30係形成在其上。在一些實施例中，墊電極30的矩陣的中心（幾何中心或重心）（特別為上部分）相對於最上佈線圖案20的矩陣的中心在一方向移位一移位量。
在其他實施例中，如圖16所示，墊電極30的整個矩陣在列以及行方向皆移位，以使相鄰的兩行的墊電極30的中心線CL與兩行最上佈線圖案20中之一者重疊，以及相鄰的兩列的墊電極30的中心線CL'與兩列最上佈線圖案20中之一者重疊。在一些實施例中，墊電極30的矩陣的中心（特別為上部分）相對於最上佈線圖案20的矩陣的中心在兩個方向移位一移位量。
圖17顯示根據本揭露的實施例的圖案佈局。
在一些實施例中，如圖17所示，墊電極30係配置圍繞半導體晶片的週邊。在一些實施例中，半導體晶片的週邊或周邊區域係距離晶片區域（電路區域）以及切割道之間的邊界500 µm以內的區域。在一些實施例中，墊電極的兩行係配置在半導體晶片的左側及右側，以及墊電極的兩列係配置在半導體晶片的頂部側以及底部側。
在一些實施例中，位在半導體晶片左側及右側的墊電極30的行係沿著列方向（從左至右）移位，以使相鄰的兩行的墊電極30的中心線與兩行最上佈線圖案20中之一者重疊，兩行的墊電極30在其上形成。在一些實施例中，位在半導體晶片頂部及底部的墊電極30的列係沿著行方向（從頂部至底部）移位，以使相鄰的兩列的墊電極30的中心線與兩列最上佈線圖案20中之一者重疊，兩列墊電極30係在其上形成。
在一些實施例中，位於左側的墊電極30的行的移位方向與位於半導體晶片右側的墊電極30的行的移位方向相同，舉例而言，如圖7所示，相對於最上佈線圖案向左移位。在其他實施例中，位於左側的墊電極30的行的移位方向與位於半導體晶片右側的墊電極30的行相對於最上佈線圖案的移位方向不同。類似的配置也應用至位於半導體晶片頂部以及底部的墊電極列。在一些實施例中，相對於在半導體晶片四側的最上佈線圖案，墊電極30朝半導體晶片外側移位，以及在其他實施例中，相對於在半導體晶片四側的最上佈線圖案，墊電極朝半導體晶片內側移位。
在一些實施例中，相對於類似圖16的最上佈線圖案，墊電極30的列以及墊電極30的行係在列方向以及行方向都移位。
圖18顯示根據本揭露的一實施例的製造一半導體裝置的流程圖。應理解的是，在圖18所示的製程之前、期間以及之後可提供額外的操作，以及如下描述的一些操作可被替代或刪除，以用於該方法的額外實施例。操作/製程的順序可互換。
在上述實施例中，圖案20係一最上佈線圖案，其係在垂直方向離墊電極最近的佈線層及與墊電極連接，以及圖案30係墊電極。然而，該組構並不限於此。在其他實施例中，圖案30係一下凸塊金屬化（under bump metallization；UBM）層，在其上形成一凸塊電極。
在製程方塊S801，佈線圖案，舉例而言為如上所述的最上佈線圖案20，係形成在基板之上的ILD層中。在製程方塊S802，第一介電層，舉例而言為如上所述的頂部介電層22，係形成在佈線圖案之上、在ILD層中。在製程方塊S803，用於形成開口/窗口（windows）的第一抗蝕圖案，舉例而言為如上所述的開口24，係形成在第一介電層之上。在一些實施例中，除了對齊製程的不完善所造成的覆蓋補償值外，在微影製程中，還實行一覆蓋移位量OL1。在一些實施例中，在微影製程中實行小於0.1 µm的覆蓋移位量OL1。在一些實施例中，OL1係相對於佈線圖案設定的。在製程方塊S804，使用第一抗蝕圖案做為蝕刻遮罩而圖案化第一介電層，以在佈線圖案之上形成開口，舉例而言為如上所述的開口24。在製程方塊S805，在開口中以及第一介電層上形成一毯覆導電層，舉例而言為如上所述的導電層30L。在製程方塊S806，在導電層之上形成用於形成電極的一第二抗蝕圖案，舉例而言為如上所述的墊電極30。在一些實施例中，除了由對齊製程的不完善所造成的覆蓋補償值（約小於0.1 µm）之外，在微影製程中還實行覆蓋移位量OL2。在製程方塊S807，使用第二抗蝕圖案做為蝕刻遮罩對毯覆導電層圖案化，以形成電極，舉例而言為如上所述的墊電極30。在製程方塊S808，在第一介電層以及經圖案化的電極之上形成一第二介電層，舉例而言為如上所述的鈍化層40。
在一些實施例中，在製程方塊S804以及S806中所使用的一或兩個光罩係設計成使電極或電極及開口係與相應的佈線圖案對齊。在這種情況下，相對於佈線圖案的覆蓋移位元量OL2係設定為超過0.1 µm，或S1/2+Δ，其中S1係佈線圖案之間的空間，以及Δ係在約0.1 µm至約1.0 µm的範圍內。在一些實施例中，OL1為零。在其他實施例中，當OL2係相對於開口設定，相對於佈線圖案的覆蓋移位量OL1+OL2之總和係設定為超過0.1 µm，或S1/2+Δ，其中S1係佈線圖案之間的空間，以及Δ係在約0.1 µm至約1.0 µm的範圍內。
在一些實施例中，在製程方塊S804及S806中所使用的一或兩個光罩係設計成使電極相對於相應的佈線圖案移位。在這種情況下，OL1及OL2都為零，以及若為必要，僅有在對齊製程的不完善所造成的覆蓋補償值係被輸入至微影設備。
圖19顯示根據本揭露的實施例的製造光罩的流程圖。應理解的是，在圖19所示的製程之前、期間及之後可提供額外的操作，以及對於該方法的其他實施例，可替代或取消下述的一些操作。操作/製程的順序可互換。
在製程方塊S901，準備用於開口圖案的原始佈局，舉例而言，開口24（第一抗蝕圖案25）以及準備用於電極圖案的原始佈局，舉例而言，墊電極30。在原始佈局中，開口圖案及電極圖案係設計成與下層圖案對齊，諸如在其上形成開口的佈線圖案（例如最上佈線圖案20）。與圖8A的實施例中所示的組構類似，相鄰的兩列的電極圖案的中心線係與相鄰的兩列的佈線圖案的中心線對齊。
在製程方塊S902，搜索以及偵測將在覆蓋絕緣層處形成長谷部（例如超過200 µm）的一組或多組電極圖案（列及/或行）。在一些實施例中，當電極圖案係配置成至少兩列及/或行，相鄰列/行之間的空間係在預定範圍內，以及列/行的長度係超過閾值長度時，可確定該組電極圖案會在覆蓋絕緣層處形成一長谷部。這可藉由對圖案進行一或多個調整大小及/或布耳運算來實現。舉例而言，藉由在一方向（兩側）擴大圖案，具有小於閾值長度的空間被消除，從而形成連續圖案，以及接著確定連續圖案的長度係大於閾值長度。在一些實施例中，預定範圍係從約0.5 µm至2.0 µm，在其他實施例中係從約0.8 µm至1.2 µm。在一些實施例中，閾值長度係約200 µm，在其他實施例中係約400 µm。
在製程方塊S903，當發現臨界的圖案組時，該組電極圖案在跨越谷部（會以其他方式出現）的方向移位一移位量。移位量係確定以使電極圖案的相鄰的列/行的中心線與如前解釋的下層佈線圖案重疊。
在一些實施例中，在製程方塊S904，對應於臨界電極圖案組的開口圖案係移位，其為與電極圖案的移位量相同或不同的移位量。
接著，在製程方塊S905，經修改的佈局係輸出為遮罩資料，以及根遮罩膜資料製造一或多個光罩，以及使用所製造的光罩，舉例而言如在圖18所示的製程。
在一些實施例中，圖19所示的製程，特別為S901-S904，係藉由包含一或多個處理器及儲存一程式的儲存媒介（記憶體）的電腦系統所執行。當執行（executed）程式時，被執行的程式可執行圖19所示的操作的至少一部分。
在一些實施例中，一或多個製程方塊S901-S904係藉由電腦系統執行。在一些實施例中，電腦系統係提供電腦，其包含一光碟唯讀記憶體（例如CD-ROM或DVD-ROM）驅動器以及一磁碟驅動器、鍵盤、滑鼠及顯示器。該電腦除了光碟驅動器及磁碟驅動器外，還有一或多個處理器，諸如微處理單元（MPU）、儲存諸如啟動程式等程式的ROM、與MPU連接的隨機存取記憶體（RAM）以及在其中臨時儲存應用程式的指令及提供暫時儲存區、儲存應用程式、系統程式及資料的硬碟、以及連接MPU、ROM等的匯流排。注意該電腦系統可包含一個網卡（未顯示），用於提供與區域網路（LAN）的連接。用於造成電腦系統執行用於執行上述遮罩資料生成操作的裝置的功能的程式可儲存在光碟或磁片中，光碟或磁片被插入光碟驅動器或磁碟驅動器中，以及程式係傳輸至硬碟中。或者，該程式可通過網路（未顯示）傳輸至電腦並儲存在硬碟中。在執行的時候，程式係被載入至RAM中。程式可從光碟或磁片上載入，也可直接從網路載入。程式不一定要包含，舉例而言，作業系統（OS）或第三方程式，以使電腦執行上述實施例中的光罩資料生成裝置的功能。該程式可只包含指令部分，以受控模式調出適當的功能（模組）以及獲得所想要的結果。
圖20顯示了本實施例的一有利效果。製作了具有不同列/行長度（「PRL」）以及不同移位量的各種範例，以及計算了鈍化層（200 nm的氮化矽）中的裂縫達到最上佈線圖案之下的情況。相鄰的最上佈線層的圖案之間的空間S1係0.75 µm。
如圖20所示，當列/行的長度較長時（例如400 µm或更多），出現了穿透至最上佈線圖案之下的裂縫（約0.2%），但當根據本揭露的實施例引入足夠的覆蓋移位時，此種裂縫就被消除。
在上述實施例中，即使鈍化層中的一長谷部部分（可能為裂縫的起源）係由墊電極圖案的列及/或行的表面型態形成的，由於墊電極圖案的列/行相對於下層佈線圖案移位，使谷部係位於下層佈線圖案上方，有可能呈現裂縫滲透至佈線圖案下方。在一些實施例中，這樣的圖案移位係藉由在一曝光設備中引入一覆蓋移位來實現，而且不需要新的光罩。
應理解的是，這裡不一定討論所有的優點，所有的實施例或示範例都不需要特定的優點，其他的實施例或示範例可能提供不同的優點。
有關本揭露的一方面，在製造一半導體裝置的方法中，下導電圖案係形成。下導電圖案包含一第一行圖案，其中複數個導電圖案在一第一方向配置；以及一第二行圖案，其中複數個導電圖案係在第一方向配置，由平面觀看，第一行以及第二行在跨越第一方向的一第二方向彼此相鄰。上導電圖案係形成。上導電圖案包含一第三行圖案，其中複數個導電圖案係在第一方向配置；以及一第四行圖案，其中複數個導電圖案係在第一方向配置，以及由平面觀看，第三行以及第四行係在第二方向彼此相鄰。由平面觀看，第一行以及第三行至少部分地相互重疊，由平面觀看，第二行以及第四行至少部分地相互重疊，以及上導電圖案係形成以使在第一以及第二行的第一方向延伸的一第一中心線在第二方向係移位，從在第三以及第四行的第一方向延伸的一第二中心線的一移位量超過0.1 µm。在上述或以下的一或更多實施例中，由平面觀看，第二中心線與第二行重疊。在上述或以下的一或更多實施例中，該形成該上導電圖案的步驟包含藉由一微影設備形成對應上導電圖案的一抗蝕圖案，以及在微影操作中，不為零的一覆蓋移位係在第二方向輸入至微影設備，以便在第一以及第二行的方向延伸的第一中心線係從在第三以及第四行的方向延伸的第二中心線在第二方向移位。在上述或以下的一或更多實施例中，一絕緣層係進一步形成在上導電線之上。在上述或以下的一或更多實施例中，絕緣層包含在第三行以及第四行之上的峰部，以及在第三行以及第四行之間的一谷部。在上述或以下的一或更多實施例中，谷部與第二行重疊。在上述或以下的一或更多實施例中，絕緣層包含從谷部至第二行的複數個導電圖案中的至少一者的裂縫。在上述或以下的一或更多實施例中，第一行以及第二行之間的一空間係小於第三行以及第四行之間的一空間。在上述或以下的一或更多實施例中，移位量係大於第一行以及第二行之間的空間的一半。在上述或以下的一或更多實施例中，第一行以及第二行之間的空間係在0.8 µm至1.2 µm的一範圍內，第三行以及第四行之間的空間係在1.6 µm至2.4 µm的一範圍內，以及移位量係在0.8 µm至1.0 µm的一範圍內。在上述或以下的一或更多實施例中，第一行的一總長度係超過200 µm。在上述或以下的一或更多實施例中，由平面觀看，第一行以及第二行中的複數個導電圖案中的每一者都具有一具有圓角的方形。在上述或以下的一或更多實施例中，由平面觀看，第三行以及第四行的複數個導電圖案中的每一者都具有一具有圓角的方形。
根據本揭露的另一方面，在製造一半導體裝置的方法中，形成複數個第一導電圖案，其配置在第一方向以及嵌入一第一介電層中。一第二介電層係形成在複數個第一導電圖案以及在第一介電層之上。藉由一第一圖案化操作形成複數個開口在第二介電層，複數個開口中之每一者在對應的複數第一導電圖案中之一者之上。一導電材料的一毯覆層係形成在第二介電層之上以及複數個開口中。圖案化導電材料的毯覆層以形成複數個第二導電圖案，藉由一第二圖案化操作，複數個第二導電圖案連接至複數個第一導電圖案中之對應的一者。一第三介電層係形成在複數個第二導電圖案之上。由平面觀看，在第一圖案化操作中，整體的複數個開口係在第一方向移位，一移位量為超過整體的複數個第一導電圖案0.1 μm。在上述或以下的一或更多實施例中，在第一方向的複數個第一導電圖案中之相鄰的二者的中心線，由平面觀看，在第一方向與第一方向上多個第二導電圖案中相鄰兩個的中心線的移位量係相同的。在上述或以下的一或更多實施例中，複數個第一導電圖案的一厚度係大於第二介電層之上的複數個第二導電圖案的一厚度。在上述或以下的一或更多實施例中，複數個第一導電圖案的厚度係在3 μm至5 μm的一範圍內，以及第二介電層之上的複數個第二導電圖案的一厚度係在1.0 μm至3.0 μm的一範圍內。在上述或以下的一或更多實施例中，複數個開口中之每一者的一頂部尺寸係小於複數個第二導電圖案中之每一者的一最大寬度。
根據本揭露的另一方面，在製造一半導體裝置的方法中，形成配置在一行-列矩陣中的下導電圖案，其中相鄰的行之間的一第一空間係在0.8 μm至1.2 μm的範圍內。一第一介電層係形成在下導電圖案之上。上導電圖案係形成在下導電圖案之上，以及以一行-列矩陣配置，以及相鄰的行之間的一第二空間係大於第一空間。相鄰的行的下導電圖案的中心線係在行方向上移位，由平面觀看，從相鄰的兩行的複數個上導電圖案的中心線的移位量大於0.1 μm。在上述或以下的一或更多實施例中，在與下導電圖案相同的位準上提供一第一島圖案，在與上導電圖案相同的位準上提供一第二島圖案，以及第一島圖案的中心係與第二狀圖案的中心對齊。
根據本揭露的另一方面，一半導體裝置包含一設置在一基板之上的半導體電路；設置在半導體電路之上以及與之電耦合的下導電圖案，其中下導電圖案包含一第一行圖案，其中複數個導電圖案係在一第一方向配置，以及一第二行圖案，其中複數個導電圖案係在第一方向配置，以及，第一行以及第二行在跨越第一方向的一第二方向彼此相鄰；一設置在下導電圖案之上的第一介電層；設置在下導電圖案之上的上導電圖案，其中上導電圖案包含一第三行圖案，其中複數個導電圖案係在第一方向配置，以及一第四行圖案，其中複數個導電圖案係在第一方向配置第三行以及第四行在第二方向為彼此相鄰；以及一設置在上導電圖案之上的第二介電層。由平面觀看，在第一行以及第二行之間的第一方向延伸的一第一中心線在第二方向從第三行以及第四行之間的第一方向延伸的一第二中心線移位一移位量超過0.1 μm。在上述或以下的一或更多實施例中，第二中心線與第一行或第二行中之一者重疊。在上述或以下的一或更多實施例中，移位量係大於S/2，其中S係第一行以及第二行之間的空間。在上述或以下的一或更多實施例中，移位量係大於S/2+0.1 µm。在上述或以下的一或更多實施例中，S係在0.8 µm至1.2 µm的範圍內。在上述或以下的一或更多實施例中，第二介電層包含在第三行以及第四行之上的峰部，以及第三行以及第四行之間的谷部。在上述或以下的一或更多實施例中，由平面觀看，谷部與第一行或第二行中之一者重疊。在上述或以下的一或更多實施例中，第二介電層包含從谷部至第二行的複數個導電圖案中之至少一者的裂縫。在上述或以下的一或更多實施例中，裂縫不穿透至下導電圖案的底部下方。在上述或以下的一或更多實施例中，由平面觀看，下導電圖案具有矩形形狀，其沿著第一方向具有寬度L1的第一邊以及沿著第二方向具有寬度L2的第二邊，以及0.95≤L1/L2≤1.05。在上述或以下的一或更多實施例中，由平面觀看，上導電圖案具有矩形形狀，其具有沿著第一方向的寬度L3的第一邊以及沿著第二方向的寬度L4的第二邊，以及0.95≤L3/L4≤1.05。在上述或以下的一或更多實施例中，寬度L3及L4係小於寬度L1及L2。
根據本揭露的另一方面，一半導體裝置包含設置在基板之上的半導體電路；佈線圖案嵌入在第一層間介電（ILD）層中，以及設置在半導體電路之上並與之電耦合；一設置在佈線圖案之上的第二ILD層；分別設置在佈線圖案之上並與之連接的墊電極；以及設置在墊電極之上的鈍化層。墊電極中之每一者包含嵌入第二ILD層的下部分以及在第二ILD層的一表面上方的一上部分。佈線圖案包含一第一圖案矩陣，以及墊電極的上部分包含一第二圖案矩陣。由平面觀看，第二矩陣的中心相對於第一矩陣的中心係橫向移位，移位量超過0.1 µm。在上述或以下的一或更多實施例中，第一矩陣以及第二矩陣中之每一者係M×N矩陣，其中M及N是自然數，以及M或N中至少一者係4或更多，以及M×N矩陣的行長及行長中至少一者係超過100 µm。在上述或以下的一或更多實施例中，M係2以及N係4或更多。在上述或以下的一或更多實施例中，移位量係大於S/2+0.1 µm，其中S係相鄰的佈線圖案之間的空間。在上述或以下的一或更多實施例中，佈線圖案係由銅或銅合金製成，其中大部分是銅，以及墊電極係由鋁或鋁合金製成，其中大部分是鋁。
根據本揭露的另一方面，一半導體裝置包含設置在基板上的半導體電路；設置在一週邊區域上的佈線圖案，其中佈線圖案係嵌入第一層間介電(ILD)層中及設置在半導體電路之上並與之電耦合；設置在佈線圖案之上的第二ILD層；設置在週邊區域上以及分別設置在佈線圖案之上並與之連接的墊電極；以及設置在墊電極之上的鈍化層。佈線圖案包含一2×N矩陣，以及墊電極包含一2×N矩陣，其中N係4或更多的自然數，由平面觀看，第二矩陣的中心相對於第一矩陣的中心朝週邊區域外側或週邊區域內側係橫向移位了超過0.1 µm的位移量。在上述或以下的一或更多實施例中，週邊區域具有框架形狀。在上述或以下的一或更多實施例中，移位量係大於S/2+0.1 µm，其中S係相鄰的佈線圖案之間的空間。
上述內容概述了幾個實施例或示範例的特徵，以便本技術領域中具有通常知識者可更好地理解本揭露的各方面。本技術領域中具有通常知識者應認識到，其可很容易地將本揭露作為設計或修改其他製程及結構的基礎，以實現相同的目的及/或實現本文介紹的實施例或示範例的相同優勢。本技術領域中具有通常知識者還應該認識到，這種等效的結構並不偏離本揭露的精神和範圍，其可在不偏離本揭露的精神和範圍的情況下對本文進行各種改變、替代及改動。
10:基板/半導體基板 15:半導體電路 18:ILD層或IMD層 20:最上佈線圖案 22:頂部介電層 24:開口 25:第一抗蝕圖案/抗蝕圖案 30:墊電極 30L:毯覆導電層/導電層/毯覆層 32:凹槽或微坑 35:抗蝕圖案 40:鈍化層 45:裂縫 CL:中心線 CL’:中心線 D1:移位量 IL:島圖案 L0:距離 L1:寬度 L2:寬度 L3:寬度 L4:寬度 L11:寬度 L21:寬度 L21’:寬度 L22:寬度 MX:矩陣圖案 P1:間距 S1:空間 S801:製程方塊 S802:製程方塊 S803:製程方塊 S804:製程方塊 S805:製程方塊 S806:製程方塊 S807:製程方塊 S808:製程方塊 S901:製程方塊 S902:製程方塊 S903:製程方塊 S904:製程方塊 S905:製程方塊
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製及僅用於示意。實際上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1顯示根據本揭露一實施例的半導體裝置的順序製造操作（sequential manufacturing operation）的階段中之一者。
圖2顯示根據本揭露一實施例的半導體裝置的順序製造操作的階段中之一者。
圖3顯示根據本揭露一實施例的半導體裝置的順序製造操作的階段中之一者。
圖4顯示根據本揭露一實施例的半導體裝置的順序製造操作的階段中之一者。
圖5顯示根據本揭露一實施例的半導體裝置的順序製造操作的階段中之一者。
圖6A以及圖6B顯示根據本揭露一實施例的半導體裝置的順序製造操作的階段中之一者。
圖7顯示根據本揭露一實施例的半導體裝置的順序製造操作的階段中之一者。
圖8A以及圖8B顯示根據本揭露的一實施例的半導體裝置的視圖。
圖9A以及圖9B顯示根據本揭露的一實施例的半導體裝置的視圖。
圖10顯示根據本揭露的一實施例的半導體裝置的視圖。
圖11顯示根據本揭露的一實施例的半導體裝置的視圖。
圖12顯示根據本揭露的一實施例的半導體裝置的視圖。
圖13顯示根據本揭露的一實施例的半導體裝置的視圖。
圖14顯示根據本揭露的一實施例的半導體裝置的視圖。
圖15顯示根據本揭露的一實施例的半導體裝置的視圖。
圖16顯示根據本揭露的一實施例的半導體裝置的視圖。
圖17顯示根據本揭露的一實施例的半導體裝置的視圖。
圖18顯示根據本揭露的一實施例的半導體裝置的一順序製造操作的流程圖。
圖19顯示根據本揭露的一實施例的光罩的一順序製造操作的流程圖。
圖20顯示本揭露的實施例的有利效果。
10:基板/半導體基板
15:半導體電路
18:ILD層或IMD層
20:最上佈線圖案

Claims (20)

  1. 一種製造半導體裝置的方法，包含： 形成下導電圖案，其包含一第一行（column）圖案，其中複數個導電圖案在一第一方向配置，以及一第二行圖案，其中複數個導電圖案係在該第一方向配置，第一列（row）以及第二列在跨越該第一方向的一第二方向彼此相鄰；以及 形成上導電圖案，其包含一第三行圖案，其中複數個導電圖案係在該第一方向配置，以及一第四行圖案，其中複數個導電圖案係在該第一方向配置，第三列以及第四列係在該第二方向彼此相鄰，其中： 由平面觀看，該第一行以及該第三行至少部分地相互重疊， 由平面觀看，該第二行以及該第四行至少部分地相互重疊，以及 該上導電圖案係形成以使在該第一以及第二行的該第一方向延伸的一第一中心線在該第二方向係移位，從在該第三以及第四行的第一方向延伸的一第二中心線的一移位量超過0.1 µm。
  2. 如請求項1所述的方法，其中由平面觀看，該第二中心線與該第二行重疊。
  3. 如請求項1所述的方法，其中： 該形成該上導電圖案的步驟包含藉由一微影設備形成對應該上導電圖案的一抗蝕圖案，以及 在微影操作中，不為零的一覆蓋移位（overlay shift）係在該第二方向輸入至該微影設備，以便在該第一以及第二行的該方向延伸的該第一中心線係從在該第三以及第四行的該方向延伸的該第二中心線在該第二方向移位。
  4. 如請求項1所述的方法，進一步包含形成一絕緣層在該上導電線之上。
  5. 如請求項4所述的方法，其中該絕緣層包含在該第三行以及該第四行之上的峰部（peak），以及在該第三行以及該第四行之間的一谷部（valley）。
  6. 如請求項5所述的方法，其中由平面觀看，該谷部與該第二行重疊。
  7. 如請求項6所述的方法，其中該絕緣層包含從該谷部至該第二行的該複數個導電圖案中的至少一者的裂縫。
  8. 如請求項1所述的方法，其中該第一行以及該第二行之間的一空間係小於該第三行以及該第四行之間的一空間。
  9. 如請求項8所述的方法，其中該移位量係大於該第一行以及該第二行之間的該空間的一半。
  10. 如請求項9所述的方法，其中： 該第一行以及該第二行之間的該空間係在0.8 µm至1.2 µm的一範圍內， 該第三行以及該第四行之間的該空間係在1.6 µm至2.4 µm的一範圍內，以及 該移位量係在0.8 µm至1.0 µm的一範圍內。
  11. 如請求項1所述的方法，其中該第一列的一總長度係超過200 µm。
  12. 如請求項1所述的方法，其中該第一行以及該第二行中的該複數個導電圖案中的每一者都具有一具有圓角的方形。
  13. 如請求項12所述的方法，其中由平面觀看，該第三行以及該第四行的該複數個導電圖案中的每一者都具有一具有圓角的方形。
  14. 一種製造半導體裝置的方法，包含： 形成複數個第一導電圖案，其配置在第一方向以及嵌入一第一介電層中； 形成一第二介電層在該複數個第一導電圖案以及在該第一介電層之上； 藉由一第一圖案化操作形成複數個開口在該第二介電層，該複數個開口中之每一者在對應的該複數個第一導電圖案中之一者之上； 形成一導電材料的一毯覆層在該第二介電層之上以及該複數個開口中； 圖案化該導電材料的該毯覆層以形成複數個第二導電圖案，藉由一第二圖案化操作，該複數個第二導電圖案連接至該複數個第一導電圖案中之對應的一者；以及 形成一第三介電層在該複數個第二導電圖案之上； 其中，由平面觀看，在該第一圖案化操作中，整體的該複數個開口係在該第一方向被移位一移位量，該移位量係從整體的該複數個第一導電圖案起超過0.1 μm。
  15. 如請求項14所述的方法，其中在該第一方向的該複數個第一導電圖案中之相鄰的二者的中心線，由平面觀看，在該第一方向與該第一方向上多個第二導電圖案中相鄰兩個的中心線的移位量係相同的。
  16. 如請求項14所述的方法，其中該複數個第一導電圖案的一厚度係大於該第二介電層之上的該複數個第二導電圖案的一厚度。
  17. 如請求項16所述的方法，其中： 該複數個第一導電圖案的該厚度係在3 μm至5 μm的一範圍內，以及 該第二介電層之上的該複數個第二導電圖案的一厚度係在1.0 μm至3.0 μm的一範圍內。
  18. 如請求項14所述的方法，其中該複數個開口中之每一者的一頂部尺寸係小於該複數個第二導電圖案中之每一者的一最大寬度。
  19. 一種半導體裝置，包含： 一設置在一基板之上的半導體電路； 一設置在該半導體電路之上以及和其電耦合的下導電圖案，該下導電圖案包含一第一行圖案，其中複數個導電圖案係在一第一方向配置，以及一第二行圖案，其中複數個導電圖案係在該第一方向配置，由平面觀看，該第一行以及該第二行在跨越該第一方向的一第二方向彼此相鄰； 一設置在該下導電圖案之上的第一介電層； 設置在該下導電圖案之上的上導電圖案，該上導電圖案包含一第三行圖案，其中複數個導電圖案係在該第一方向配置，以及一第四行圖案，其中複數個導電圖案係在該第一方向配置，由平面觀看，該第三行以及該第四行在第二方向為彼此相鄰；以及 一設置在上導電圖案之上的第二介電層，其中： 由平面觀看，在該第一行以及該第二行之間的該第一方向延伸的一第一中心線在該第二方向從該第三行以及該第四行之間的該第一方向延伸的一第二中心線移位。
  20. 如請求項19所述的半導體裝置，其中該第二中心線與第一行或第二行中之一者重疊。
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