KR20230015263A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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conductive patterns
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칭-훙 가오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
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    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
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Abstract

반도체 디바이스를 제조하는 방법에서, 제 1 도전성 층이 기판 위에 형성된다. 제 1 도전성 층 위에 제 1 포토레지스트 층이 형성된다. 제 1 포토레지스트 층을 에칭 마스크로서 이용하여 제 1 도전성 층이 에칭되어, 링 형상의 홈에 의해 제 1 도전성 층의 버스 바 패턴으로부터 분리된 제 1 도전성 층의 아일랜드 패턴을 형성한다. 아일랜드 패턴과 버스 바 패턴을 접속시키는 접속 패턴이 형성된다. 제 1 도전성 층 및 접속 패턴 상에 제 2 포토레지스트 층이 형성된다. 제 2 포토레지스트 층은 아일랜드 패턴 위에 개구부를 포함한다. 개구부 내의 아일랜드 패턴 상에 제 2 도전성 층이 형성된다. 제 2 포토레지스트 층이 제거되고, 접속 패턴이 제거되어 범프 구조물을 형성한다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
관련 출원
본 출원은 2021년 7월 22일에 출원된 미국 가특허 출원 제63/224,836호에 대한 우선권을 주장하며, 그 전체 내용이 여기에 참조로 통합된다.
발명의 배경이 되는 기술
더 나은 성능을 갖는 소비자 디바이스가 소비자 요구에 따라 점점 더 작아짐에 따라, 이러한 디바이스의 개별 컴포넌트도 필연적으로 크기가 감소하였다. 모바일 폰, 컴퓨터 태블릿 등과 같은 소비자 디바이스의 주요 컴포넌트를 구성하는 반도체 디바이스는 더 작아지고 있다. 반도체 디바이스의 크기 감소는 반도체 디바이스와 다른 전자 디바이스 또는 회로 보드 사이의 접속을 형성하는 것과 같은 반도체 제조 기술에서의 발전과 맞물린다.
본 개시는 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라, 여러 피처들은 일정한 비율로 그려지지 않았고 예시의 목적으로만 사용됨이 강조된다. 실제, 여러 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 동작의 단계 중 하나를 도시한다.
도 2는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 동작의 단계 중 하나를 도시한다.
도 3은 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 동작의 단계 중 하나를 도시한다.
도 4는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 동작의 단계 중 하나를 도시한다.
도 5는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 동작의 단계 중 하나를 도시한다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 동작의 단계 중 하나를 도시한다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 동작의 단계 중 하나를 도시한다.
도 8a 및 도 8b는 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 9a 및 도 9b는 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 10은 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 11은 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 12는 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 13은 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 14는 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 15는 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 16은 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 17은 본 개시의 일 실시예에 따른 반도체 디바이스의 도면을 도시한다.
도 18은 본 개시의 일 실시예에 따른 반도체 디바이스의 순차적인 제조 공정의 흐름을 도시한다.
도 19는 본 개시의 일 실시예에 따른 포토마스크의 순차적인 제조 공정의 흐름을 도시한다.
도 20은 본 개시의 실시예의 이로운 효과를 도시한다.
아래의 개시는 본 개시의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이들은 단지 예시이며 한정을 의도하는 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 한정되지 않지만, 프로세스 조건 및/또는 원하는 디바이스 특성에 의존할 수 있다. 또한, 다음의 설명에서 제 2 피처 상에 또는 그 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예를 또한 포함할 수 있다. 다양한 피처들이 단순함 및 명료함을 위해 상이한 축적으로 임의로 그려질 수 있다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간 상대적인 용어는 도면에 예시된 바와 같이 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 설명의 용이함을 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 추가하여 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하도록 의도된다. 디바이스는 그렇지 않으면 (90도 회전되거나 다른 배향으로) 배향될 수 있고, 여기서 사용되는 공간 상대적인 설명도 그에 따라 해석될 수 있다. 또한 "~로 제조된"이라는 용어는 "~를 포함하는" 또는 "~로 구성된"을 의미할 수 있다. 아래에 설명된 값, 범위, 치수, 재료, 프로세스, 구성 및/또는 배열은 단지 예시이며 개시된 것에 한정되지 않으며, 다른 값, 범위, 치수, 재료, 프로세스, 구성 및/또는 배열이 달리 설명되지 않는 한, 본 개시의 범위 내일 수 있다.
전자 산업이 TSV(Through-Si-vias) 기술을 기반으로 하는 3차원 집적 회로(three-dimensional integrated circuit; 3D IC)를 개발함에 따라, 적층된 칩을 상호접속시키기 위해 사용되는, 패드 전극 또는 패드 전극 상의 범프와 같은 최상단 전극의 프로세싱 및 신뢰성이 활발히 연구되고 있다. 패드 전극은 패드 전극 아래에 형성된 반도체 디바이스를 보호하기 위해 하나 이상의 패시베이션 절연막으로 덮여 있다. 패시베이션 층의 신뢰성이 또한 반도체 디바이스 제조에 있어서 중요한 요인이다. 일부 실시예에서, 범프 전극이 패드 전극 상에 형성되고, 다른 실시예에서, 본딩 와이어가 패드 전극에 직접 부착된다.
발명 개시에 있어서, 반도체 디바이스의 신뢰성을 향상시킬 수 있는 패드 전극 및 패시베이션 층을 형성하는 새로운 기술이 제공되다.
도 1 내지 도 7은 본 개시의 실시예에 따른 반도체 회로 상의 범프 구조물의 순차적인 제조 동작의 다양한 도면을 도시한다. 도 1 내지 도 7에 도시된 프로세스 이전, 도중 및 이후에 추가 동작들이 제공될 수 있고, 아래에 설명된 동작들 중 일부는 방법의 추가적인 실시예로 대체되거나 제거될 수 있다. 동작/프로세스의 순서는 서로 바뀔 수 있다.
도 1에 도시된 바와 같이, 기판(10) 상에 형성된 반도체 회로(15) 위에 형성된 층간 유전체(Interlayer Dielectric; ILD) 또는 금속간 유전체(Intermetal Dielectric; IMD) 층(18)에, 범프 전극이 형성될 복수의 최상단 배선 패턴(20)이 형성된다. 최상단 배선 패턴(20)은 알루미늄, 구리, 은, 금, 니켈, 텅스텐, 티타늄, 이들의 합금 및/또는 이들의 다층을 포함하는 적절한 도전성 금속으로 형성된다. 일부 실시예에서, 최상단 배선 패턴(20)은 Cu 또는 대다수(50% 초과)가 Cu인 Cu 합금으로 제조된다. 최상단 배선 패턴(20)은 전기 또는 무전해 도금, 스퍼터링을 포함하는 물리적 기상 증착(Physical Vapor Deposition; PVD), 화학적 기상 증착(Chemical Vapor Deposition; CVD), 원자층 증착(Atomic Layer Deposition; ALD), 열 증발 또는 전자 빔 증발을 포함한 적절한 금속 증착 작업에 의해 형성된다. 일부 실시예에서, 최상단 배선 패턴(20)은 다마신 기술을 사용하여 형성된다.
일부 실시예에서, 반도체 회로(15)는 일부 실시예에서 트랜지스터(예를 들어, 전계 효과 트랜지스터(Field Effect Transistor; FET)), 커패시터, 인덕터, 저항기 등을 포함한다. 최상단 배선 패턴(20)은 일부 실시예에서 ILD 층 또는 IMD 층과 같은 유전체 층에 형성된 비아 및 배선 층을 포함하는 하부 상호접속 층을 통해 반도체 회로(15)에 전기적으로 커플링된다. 상호접속 층의 비아 및 배선 층은 구리 또는 구리 합금(예를 들어, AlCu), 알루미늄, 텅스텐, 니켈, 또는 임의의 다른 적절한 금속으로 형성될 수 있다. 배선 층 및 비아는 다마신 공정을 사용하여 형성될 수 있다.
일부 실시예에서, 기판(10)은 실리콘, 다이아몬드, 게르마늄, SiGe, SiGeSn, SiGeC, GeSn, SiSn, GaAs, InGaAs, InAs, InP, InSb, GaAsP, GaInP, 및 SiC으로 구성된 그룹으로부터 선택된 적어도 하나로 형성될 수 있다. 일부 실시예에서, 반도체 기판(10)은 실리콘 웨이퍼 또는 기판이다. 일부 실시예에서, ILD 또는 IMD 층(18)은 실리콘 산화물, 실리콘 질화물, SiOC, SiON, SiOCN, SiCN, 로우-k 유전체 재료 또는 임의의 다른 적절한 유전체 재료 중 하나 이상을 포함한다.
일부 실시예에서, 도 2에 도시된 바와 같이, 하나 이상의 상단 유전체 층(22)이 최상단 배선 패턴(20) 위에 형성된다. 상단 유전체 층(22)은 실리콘 산화물, 실리콘 질화물, SiON, SiC, SiOCN, SiCN 또는 임의의 다른 적절한 절연 층의 하나 이상의 층을 포함한다. 일부 실시예에서, 상단 유전체 층(22)의 두께는 약 0.1 ㎛ 내지 약 2.0 ㎛ 범위 내이고, 약 0.2 ㎛ 내지 약 1.0 ㎛ 범위 내이다. 상단 유전체 층(22)은 PVD, CVD 또는 ALD를 포함하는 적절한 금속 성막 동작에 의해 형성된다.
상단 유전체 층(22)은 개구부(24)를 형성하기 위해 적절한 포토리소그래피 및 에칭 동작을 사용하여 패터닝된다. 도 2를 참조하면, 상단 유전체 층(22) 상에 개구부를 갖는 레지스트 패턴(25)이 형성되고, 상단 유전체 층(22)은 하나 이상의 에칭 동작에 의해 패터닝된다. 도 3에 도시된 바와 같이, 에칭에 의해 최상단 배선 패턴(20)의 일부가 노출된다. 일부 실시예에서, 개구부(24)는 도 3에 도시된 바와 같이 테이퍼드 형상을 갖는다.
그 후, 도 4에 도시된 바와 같이, 하나 이상의 도전성 층(30L)이 상단 도전성 층(22) 및 노출된 최상단 배선 패턴(20) 위에 블랭킷 층으로서 형성된다. 일부 실시예에서, 블랭킷 도전성 층(30L)은 도금, PVD(스퍼터링 포함), CVD, ALD, 열 증발 및 전자 빔 증발을 포함하는 적절한 금속 성막 동작에 의해 형성된다. 일부 실시예에서, 블랭킷 도전성 층(30L)은 알루미늄, 구리, 은, 금, 니켈, 텅스텐, 티타늄, 이들의 합금, 및/또는 이들의 다층을 포함하는 적절한 도전성 금속을 포함한다. 일부 실시예에서, 블랭킷 도전성 층(30L)은 Al 또는 대다수(50% 초과)가 Al인 Al 합금으로 제조된다. 일부 실시예에서, 상단 유전체 층(22) 위의 블랭킷 도전성 층(30L)의 두께는 약 0.5 ㎛ 내지 약 5.0 ㎛ 범위 내이고, 다른 실시예에서 약 1.0 ㎛ 내지 약 3.0 ㎛ 범위 내이다. 일부 실시예에서, 도 4에 도시된 바와 같이, 리세스 또는 딤플(32)은 상단 유전체 층(22)의 형상을 반영하는 개구부(24) 위에 형성된다. 리세스 또는 딤플(32)은 일부 실시예에서 V-형상, U-형 또는 역사다리꼴 형상을 갖는다. 리세스 또는 딤플(32)의 깊이는 일부 실시예에서 약 0.05 ㎛ 내지 약 0.5 ㎛ 범위이고, 다른 실시예에서 약 0.1㎛ 내지 약 0.4㎛ 범위이다.
일부 실시예에서, 블랭킷 층(30L)이 형성되기 전에 하나 이상의 배리어 층이 형성된다. 일부 실시예에서, 배리어 층은 Ti, TiN, Ta, TaN 또는 TiW를 포함한다.
도 5에 도시된 바와 같이, 블랭킷 도전성 층(30L) 위에 레지스트 패턴(35)이 형성되고, 블랭킷 도전성 층(30L)이 하나 이상의 에칭 동작을 사용하여 패드 전극(30)으로 패터닝된다. 일부 실시예에서, 도 6a에 도시된 바와 같이, 패드 전극(30)은 최상단 배선 패턴(20)의 상면을 향하는 법선 방향에 대하여 약 5도 내지 약 15도 범위에서 테이퍼 각도를 갖는 테이퍼드 형상을 갖는다. 다른 실시예에서, 도 6b에 도시된 바와 같이, 패드 전극(30)은 법선 방향에 대하여 약 -5도 내지 약 -15도 범위에서 테이퍼 각도를 갖는 역 테이퍼드 형상을 갖는다.
다음으로, 도 7에 도시된 바와 같이, 패시베이션 층(40)이 패드 전극(30) 및 상단 유전체 층(22) 위에 형성된다. 일부 실시예에서, 패시베이션 층(40)은 실리콘 산화물, 실리콘 질화물, SiOC, SiON, SiOCN, SiCN 또는 임의의 다른 적절한 유전체 재료의 하나 이상의 층을 포함한다. 일부 실시예에서, 실리콘 질화물이 패시베이션 층(40)으로서 사용된다. 일부 실시예에서, 패시베이션 층(40)의 두께는 약 1.0 ㎛ 내지 약 10 ㎛ 범위 내이고, 약 2.0 ㎛ 내지 약 5.0 ㎛ 범위 내이다. 패시베이션 층(40)은 PVD, CVD 또는 ALD를 포함하는 적절한 성막 작업에 의해 형성된다. 도 7에 도시된 바와 같이, 패시베이션 층(40)은 패드 전극(30) 위에서 피크(peak) 및 패드 전극(30) 사이에서 밸리(valley)를 갖는다.
또한, 일부 실시예에서, 패시베이션 층(40)은 (와이어 또는 범프에 의한) 외부 전기 접속을 위해 패드 전극(30) 위에 개구부를 형성하기 위해 하나 이상의 리소그래피 및 에칭 동작에 의해 패터닝된다.
최상단 배선 패턴(20)은 도 8a에 도시된 바와 같이 일부 실시예에서 행-열(X-Y) 배열로 배열된다. 일부 실시예에서, 최상단 배선 패턴(20)은 평면도에서 행(X) 방향을 따른 제 1 측(폭 L1) 및 열(Y) 방향을 따른 제 2 측(폭 L2)을 갖는 직사각 형상을 갖는다. 일부 실시예에서, 0.8 ≤ L1/L2 ≤ 1.2이고, 다른 실시예에서, 0.95 ≤ L1/L2 ≤ 1.05(실질적으로 정사각형)이다. 일부 실시예에서, L1 및 L2는 약 2 ㎛ 내지 10 ㎛ 범위 내이고, 다른 실시예에서 약 4 ㎛ 내지 6 ㎛ 범위 내이다. 최상단 배선 패턴(20)의 직사각 또는 정사각 형상은 평면도에서 일부 실시예에서 라운딩된 코너를 갖는다. 일부 실시예에서, 복수의 최상단 배선 패턴(20)은 약 2.5 ㎛ 내지 약 15 ㎛의 피치(P1)를 갖는 행-열 배열로 배열된다(인접한 배선 패턴(20) 사이의 간격은 약 0.5 ㎛ 내지 약 5.0 ㎛ 범위 내이다). 일부 실시예에서, 행 방향을 따른 피치는 열 방향을 따른 피치와 동일하거나 상이하다. 일부 실시예에서, 최상단 배선 패턴(20)의 두께는 약 1.0 ㎛ 내지 약 5.0 ㎛ 범위 내이고, 다른 실시예에서 약 3.0 ㎛ 내지 약 4.0 ㎛ 범위 내이다.
최상단의 배선 패턴(20)의 2×4 배열이 도 8a에 예시되어 있지만, 본 개시는 2×4 배열로 제한되지 않는다. 일부 실시예에서, 배열은 2 × N 배열이며, 여기서 N은 4 이상(예를 들어, 최대 100)이다. 더 적거나 더 많은 수의 최상단 배선 패턴(20)의 행 또는 열을 포함하는 다른 배열이 본 개시의 범위 내에 포함된다. 예를 들어, 배열은 M × N 배열일 수 있으며, 여기서 M 및 N은 자연수이고, M 및 N 중 적어도 하나는 2 이상, 최대 약 100이다. 일부 실시예에서, M × N 배열은 M × N 배열로부터 거리 L0 내에서 동일한 배선 레벨의 다른 배선 패턴을 갖지 않고, 여기서 L0은 M × N 배열의 피치의 2배 내지 10배이다. 일부 실시예에서, 최상단 배선 패턴(20)의 매트릭스의 행 길이 또는 열 길이 중 적어도 하나는 약 200 ㎛ 내지 2 mm 범위 내이다.
마찬가지로, 패드 전극(30)이 도 8a에 도시된 바와 같이 일부 실시예에서 행-열 배열로 배열된다. 일부 실시예에서, 패드 전극(30)은 최상단 배선 패턴(20) 위에 각각 형성되기 때문에, 패드 전극(30)의 배열 또는 레이아웃은 최상단 배선 패턴(20)의 배열 또는 레이아웃과 실질적으로 동일하다. 일부 실시예에서, 패드 전극(30)은 평면도에서 행 방향을 따른 제 1 측(폭 L3)과 열 방향을 따른 제 2 측(폭 L4)을 갖는 직사각 형상을 갖는다. 일부 실시예에서, 0.8 ≤ L3/L4 ≤ 1.2이고, 다른 실시예에서, 0.95 ≤ L3/L4 ≤ 1.05(실질적으로 정사각형)이다. 패드 전극(30)의 직사각 또는 정사각 형상은 평면도에서 일부 실시예에서 라운딩된 코너를 갖는다. 일부 실시예에서, L3 및 L4는 약 2 ㎛ 내지 10 ㎛ 범위 내이고, 다른 실시예에서 약 4 ㎛ 내지 6 ㎛ 범위 내이다. 일부 실시예에서, L3 및 L4는 각각 L1 및 L2보다 작다.
도 8b에 도시된 바와 같이, 패시베이션 층(40)은 패드 전극(30) 위에서 피크와 패드 전극(30) 사이에서 밸리를 갖는다. 일부 실시예에서, 밸리의 하단은 최상단 배선 패턴(20)의 상단과 패드 전극(30)의 상단 사이의 레벨에 위치된다. 인접한 두 행의 패드 전극(30)의 중심선(상단 유전체 층 위의 상부)과 인접한 두 행의 최상단 배선 패턴(20)의 중심선이 서로 실질적으로 정렬될 때(차이가 0.1 ㎛ 미만) - 그 위에 두 행의 패드 전극(30)이 형성됨 - , 밸리의 하단은 도 8b에 도시된 바와 같이 최상단 배선 패턴(20) 사이의 간격 위에 위치된다.
본 개시의 일부 실시예에서, 도 9a에 도시된 바와 같이, 인접한 두 열의 패드 전극(30)의 중심선은 인접한 두 열의 최상단 배선 패턴(20)의 중심선으로부터 예를 들어 + 행 방향으로 시프트된다. 일부 실시예에서 시프트량(D1)은 0.1 ㎛ 초과이다. 일부 실시예에서, D1은 S1/2(S1의 절반) 이상이고, 여기서 S1은 행 방향으로 인접한 최상단 배선 패턴(20) 사이의 간격이다(도 10 참조). 시프트량(D1)이 S1/2 이상인 경우, 인접하는 두 열의 패드 전극(30)의 중심선은 도 9a 및 도 9b에 도시된 바와 같이 인접하는 열의 최상단 배선 패턴 중 하나와 중첩된다. 따라서, 패시베이션 층(40)의 밸리의 하단은 도 9b에 도시된 바와 같이 인접한 열의 최상단 배선 패턴 중 하나 위에 위치된다. 일부 실시예에서, 시프트량(D1)은 S1/2+Δ이고, 여기서 Δ는 약 0.1 ㎛ 내지 약 1.0 ㎛ 범위 내이다(예를 들어, 0.1, 0.2, 0.3, 0.4 또는 0.5 ㎛).
열 방향으로 열의 길이가 예를 들어 약 200 ㎛보다 긴 경우, 열 방향으로 두 열 사이의 간격을 따라 패시베이션 층(40)에서 긴 밸리가 형성된다. 이러한 긴 밸리가 도 10에 도시된 바와 같이 패시베이션 층에서 크랙(45)을 유발할 수 있다. 그러나, 도 9a 및 도 9b에 도시된 본 실시예에서, 크랙의 근원이 될 수 있는 밸리의 하단이 최상단 배선 패턴(20) 위에 위치되기 때문에, 크랙(45)이, 형성이 형성되면, 최상단 배선 패턴(20)의 표면에서 정지하고, 따라서, 크랙이 최상단 배선 층(20) 아래의 회로 영역에 도달하는 것을 방지할 수 있다. 열 방향을 따라, 크랙은 인접한 최상단 배선 패턴(20) 사이의 공간에서 상부 유전체 층(22) 및 ILD/IMD 층으로 침투할 수 있고, 인접한 최상단 배선 패턴(20) 사이의 간격이 최상단 배선 패턴(20)의 크기보다 충분히 작기 때문에, 크랙(45)은 상단 유전체 층(22) 및/또는 ILD/IMD 층으로 깊이 침투하지 않는다. 일부 실시예에서, 크랙(45)의 하단은 열 방향으로 최상단 배선 패턴 사이의 간격에서 최상단 배선 패턴(20)의 상단 표면과 하단 표면 사이에 위치된다.
일부 실시예에서, 최상단 배선 패턴(20)의 폭(L11)은 약 2 ㎛ 내지 10 ㎛ 범위 내이고, 다른 실시예에서 약 4 ㎛ 내지 6 ㎛ 범위 내이다. 일부 실시예에서, 패드 전극(30)의 하단의 폭(L21)은 약 1.2 ㎛ 내지 6 ㎛ 범위 내이고, 다른 실시예에서 약 2.4 ㎛ 내지 3.6 ㎛ 범위 내이다. 일부 실시예에서, 패드 전극(30)의 최대 폭(L22)은 약 1.6 ㎛ 내지 8 ㎛ 범위 내이고, 다른 실시예에서 약 3.2 ㎛ 내지 4.8 ㎛ 범위 내이다. 일부 실시예에서, 간격(S1)은 약 0.5 ㎛ 내지 2.0 ㎛ 범위 내이고, 다른 실시예에서 약 0.8 ㎛ 내지 1.2 ㎛ 범위 내이다.
일부 실시예에서, 개구부(24)의 외부 에지가 최상단 배선 패턴(20) 내에 있도록 시프트량(D1)이 설정된다. 일부 실시예에서, 도 5에 도시된 패드 전극(30)를 위한 레지스트 패턴(35)이 개구부(24)와 정렬될 때, D1은 개구부(24)의 중심(도 3 참조)과 최상단 배선 패턴(20)의 중심 사이의 차이에 대응한다. 즉, 패드 전극(30)의 하부(상단 유전체 층(22)에 매립됨) 및 패드 전극(30)의 상부(상단 유전체 층(22)의 상부 표면 위)이 실질적으로 서로 정렬된다(일부 실시예에서 오버레이 오차는 0.1 ㎛ 미만). 일부 실시예에서, D1은 S1/2(S1의 절반) 이상이고 (L11-L21)/2 이하이다. 일부 실시예에서, 패드 전극(30)의 상부는 패드 전극(30)의 하부보다 큰 두께를 갖는다.
다른 실시예에서, 도 11에 도시된 바와 같이, 패드 전극(30)의 하부(상단 유전체 층(22)에 매립됨)는 최상단 배선 층(20)과 실질적으로 정렬되고(일부 실시예에서 오버레이 오차는 0.1㎛ 미만), 패드 전극의 상부(30)는 시프트량(D1)만큼 시프트된다. 일부 실시예에서, D1은 S1/2(S1의 절반) 이상이고 (L22-L21')/2 이하이며, 여기서 폭(L21')은 패드 전극(30)의 하부의 상단의 폭이다. 일부 실시예에서, D1은 S1/2+Δ 이상이며, 여기서 Δ는 약 0.1 ㎛이다.
다른 실시예에서, 패드 전극(30)의 상부가 최상단 배선 층(20)으로부터 시프트량(D1)만큼 시프트되도록 패드 전극(30)의 하부 및 상부 모두가 최상단 배선 패턴(20)에 대하여 시프트된다.
도 12는 패드 전극(30)이 역 테이퍼드 형상을 갖는 다른 실시예를 도시한다. 상기 실시예와 유사하게, 인접한 두 열의 패드 전극(30)의 중심선이 하나 또는 두 열의 최상단 배선 패턴(20)과 중첩되도록 패드 전극(30)이 최상단 배선 패턴(20)으로부터 상대적으로 시프트되고, 그 위에 두 열의 패드 전극(30)이 형성된다. 따라서, 패시베이션 층(40)의 밸리는 최상단 배선 패턴(20) 바로 위에 위치된다.
도 8a 및 도 9a로부터 이해되는 바와 같이, 도 9a 내지 도 11에 도시된 구조물은 최상단 배선 패턴(20)에 대하여 개구부(24) 및 패드 전극(30)을 위한 레지스트 패턴 중 하나 또는 둘 모두를 시프트함으로써 얻어진다. 이러한 패턴 시프트는, 하부 패턴(예를 들어, 최상단 배선 패턴)에 완벽하게 정렬하도록 설계된 원래의 포토 마스크(들)를 사용하는 리소그래피 장치에 오버레이 조정 값(머신 오차(소위 "오버레이 오차") 외에 또는 추가로)을 입력함으로써 달성될 수 있다. 이 경우, 개구부(24) 및/또는 패드 전극(30)을 패터닝하기 위한 추가의 포토 마스크를 제조할 필요가 없고, 포토 마스크를 사용하여 형성된 모든 패턴이 동일한 양만큼 시프트된다.
다른 실시예에서, 의도적인 패턴 시프트를 갖는 새로운 포토 마스크가 제조되고, 레지스트 패턴을 형성할 때 리소그래피 장치에 오버레이 시프트(중요하지 않은(minor) 조정 이외)가 입력되지 않는다. 일부 실시예에서, 패턴의 특정 필수 부분만이 시프트된다.
도 13 및 도 14는 본 개시의 실시예에 따른 패턴 레이아웃을 도시한다.
일부 실시예에서, 최상단 배선 패턴(20) 및 패드 전극(30)은 매트릭스 패턴(MX)뿐만 아니라 도 13 및 도 14에 도시된 바와 같이 하나 이상의 아일랜드(island) 패턴(IL)을 포함한다. 일부 실시예에서, 아일랜드 패턴(IL)은 거리(L0)만큼 매트릭스 패턴으로부터 분리되거나 가장 가까운 패턴으로부터 분리되며, 여기서 L0는 매트릭스 배열의 피치의 2배 내지 10배 이상이다. 패시베이션 층(40)이 형성될 때, 패시베이션 층은 아일랜드 패턴(IL) 위에 완만한 상부 표면 프로파일을 형성하고, 따라서 인접한(예를 들어, 가장 가까운) 패턴으로부터 충분히 긴 거리로 인해 아일랜드 패턴 주위에 실질적으로 밸리가 형성되지 않는다.
일부 실시예에서, 도 13에 도시된 바와 같이, 매트릭스 패턴(MX) 및 아일랜드 패턴(IL)의 패드 전극(30)은 모두 최상단 배선 패턴(20)에 대하여 행 방향으로 시프트된다. 도 13에 도시된 바와 같이, 매트릭스 패턴의 인접한 두 열의 패드 전극(30)의 중심선(CL)은 평면도에서 두 열의 최상단 배선 패턴(20) 중 하나와 중첩한다. 위에서 설명한 바와 같이, 이것은 오버레이 조정 값을 원래의 포토 마스크를 사용하거나 특별히 제작된 포토 마스크를 사용하는 리소그래피 장치에 입력함으로써 달성될 수 있다. 일부 실시예에서, 도 13에 도시된 바와 같이, 최상단 배선 패턴(20)은 패드 전극이 형성되지 않는 하나 이상의 패턴을 포함한다.
다른 실시예에서, 도 14에 도시된 바와 같이, 최상단 배선 패턴(20) 전체에 대하여 매트릭스 패턴(MX)의 패드 전극(30) 전체가 행 방향으로 시프트되는 반면, 아일랜드 패턴(IL)의 패드 전극(30)은 대응하는 최상단 배선 패턴(20)과 실질적으로 정렬된다(머신 오차(소위 "오버레이 오차")에 의해 야기될 수 있는 0.1 ㎛ 미만의 시프트량만큼 시프트되거나 시프트되지 않음). 상기 기재된 바와 같이, 이는 특별히 제조된 포토 마스크를 사용함으로써 달성될 수 있다.
일부 실시예에서, 패턴 시프트를 필요로 하지 않는 아일랜드 패턴은 100 ㎛ 미만의 행 또는 열 길이를 갖는 작은 매트릭스를 포함한다. 일부 실시예에서, 도 13 및 도 14에 도시된 바와 같은 하나 이상의 아일랜드 패턴(IL)은 반도체 칩을 둘러싸는 스크라이브 레인 상에 배치된 더미 패턴, 측정용 패턴(오버레이 또는 정렬) 또는 테스트 회로의 일부이다.
도 15 및 도 16은 본 개시의 실시예에 따른 패턴 레이아웃을 도시한다.
일부 실시예에서, 최상단 배선 패턴(20) 및 패드 전극(30)의 패턴 매트릭스는 M × N 배열이고, 여기서 M 및 N은 4 이상이고/이거나 행 및/또는 열 길이는 100 ㎛ 초과이다.
일부 실시예에서, 도 15에 도시된 바와 같이, 패드 전극(30)의 전체 매트릭스는 인접한 두 열의 패드 전극(30)의 중심선(CL)이 두 열의 최상단 배선 패턴(20) 중 하나와 중첩하도록 한 방향, 예를 들어 행 방향으로만 시프트되고, 그 위에 두 열의 패드 전극(30)가 형성된다. 일부 실시예에서, 패드 전극(30)의 매트릭스(특히, 상부 부분)의 중심(기하학적 중심 또는 무게 중심)은 최상단 배선 패턴(20)의 매트릭스의 중심에 대하여 한 방향으로 시프트량만큼 시프트된다.
다른 실시예에서, 도 16에 도시된 바와 같이, 인접한 두 열의 패드 전극(30)의 중심선(CL)이 두 열의 최상단 배선 패턴(20) 중 하나와 중첩하도록 패드 전극(30)의 전체 매트릭스가 행 및 열 방향 모두로 시프트되고, 인접한 두 행의 패드 전극(30)의 중심선(CL')이 두 행의 최상단 배선 패턴(20) 중 하나와 중첩한다. 일부 실시예에서, 패드 전극(30)의 매트릭스의 중심(특히 상부 붑분)은 두 방향으로 최상단 배선 패턴(20)의 매트릭스의 중심에 대하여 시프트량만큼 시프트된다.
도 17은 본 개시의 실시예에 따른 패턴 레이아웃을 도시한다.
일부 실시예에서, 패드 전극(30)은 도 17에 도시된 바와 같이 반도체 칩의 주변부 주위에 배열된다. 일부 실시예에서, 반도체 칩의 주변부 또는 주변 영역은 칩 영역(회로 영역)과 스크라이브 라인 사이의 경계로부터 500 ㎛ 이내의 영역이다. 일부 실시예에서, 두 열의 패드 전극은 반도체 칩의 좌측 및 우측에 배열되고, 두 행의 패드 전극은 반도체 칩의 상단 측 및 하단 측에 배열된다.
일부 실시예에서, 반도체 칩의 좌측 및 우측에 위치된 패드 전극(30)의 열은 행 방향(좌측에서 우측으로)을 따라 시프트되어 인접한 두 열의 패드 전극(30)의 중심선이 두 열의 최상단 배선 패턴(20) 중 하나와 중첩하게 되고, 그 위에 두 열의 패드 전극(30)가 형성된다. 일부 실시예어서, 반도체 칩의 상단 및 하단에 위치된 패드 전극(30)의 행은 열 방향(상단에서 하단으로)을 따라 시프트되어 인접한 두 행의 패드 전극(30)의 중심선이 두 행의 최상단의 배선 패턴(20) 중 하나와 중첩하게 되고, 그 위에 두 행의 패드 전극(30)가 형성된다.
일부 실시예에서, 우측에 위치한 패드 전극(30)의 열의 시프트 방향은, 예를 들어 도 7에 도시된 바와 같이 최상단 배선 패턴에 대하여 우측으로, 반도체 칩의 좌측에 있는 패드 전극(30)의 열의 시프트 방향과 동일하다. 다른 실시예에서, 좌측에 위치한 패드 전극(30)의 열의 시프트 방향은, 최상단 배선 패턴에 대하여 반도체 칩의 우측에 있는 패드 전극(30)의 열의 시프트 방향과는 상이하다. 반도체 칩의 상단와 하단에 위치한 패드 전극의 행에 유사한 배열이 적용된다. 일부 실시예에서, 패드 전극(30)은 반도체 칩의 4개의 측에서 최상단 배선 패턴에 대하여 반도체 칩 외측을 향하여 시프트되고, 다른 실시예에서는 반도체 칩의 4개의 측에서 최상단 배선 패턴에 대하여 반도체 칩 내측을 향하여 시프트된다.
일부 실시예에서, 패드 전극(30)의 행 및 패드 전극(30)의 열은 도 16과 유사한 최상단 배선 패턴에 대하여 행 방향 및 열 방향 모두로 시프트된다.
도 18은 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하는 흐름도를 도시한다. 도 18에 도시된 프로세스 이전, 도중 및 이후에 추가 동작이 제공될 수 있음이 이해되고, 이하 설명된 동작의 일부는 추가의 방법 실시예에서 대체되거나 제거될 수 있다. 동작/프로세스의 순서는 서로 바뀔 수 있다.
상기 실시예에서, 패턴(20)은 패드 전극에 수직 방향으로 가장 근접한 배선 층이며 패드 전극에 접속되는 최상단 배선 패턴이고, 패턴(30)은 패드 전극이다. 그러나, 구성은 이에 한정되지 않는다. 다른 실시예에서, 패턴(30)은 범프 전극이 그 위에 형성되는 UBM(Under Bump Metallization) 층이다 .
프로세스 블록(S801)에서, 배선 패턴, 예를 들어, 상술한 최상단 배선 패턴(20)은 기판 위의 ILD 층에 형성된다. 프로세스 블록(S802)에서, ILD 층에 형성된 배선 패턴 위에 제 1 유전체 층, 예를 들어, 상술한 바와 같은 상단 유전체 층(22)이 형성된다. 프로세스 블록(S803)에서, 개구부/위도우를 형성하기 위한 제 1 레지스트 패턴, 예를 들어, 상술한 바와 같은 개구부(24)가 제 1 유전체 층 위에 형성된다. 일부 실시예에서, 리소그래피 공정에서 정렬 프로세스의 불완전함으로 인한 오버레이 보상 값에 추가하여 오버레이 시프트량(OL1)이 구현된다. 일부 실시예에서, 0.1㎛ 미만의 오버레이 시프트량(OL1)이 리소그래피 공정에서 구현된다. 일부 실시예에서, OL1은 배선 패턴에 대하여 설정된다. 프로세스 블록(S804)에서, 제 1 레지스트 패턴을 에칭 마스크로 사용하여 제 1 유전체 층이 패터닝되어 배선 패턴 위에 개구부, 예를 들어 상술된 바와 같은 개구부(24)를 형성한다. 프로세스 블록(S805)에서, 블랭킷 도전성 층, 예를 들어 상술된 도전성 층(30L)이 개구부 내에 그리고 제 1 유전체 층 상에 형성된다. 프로세스 블록(S806)에서, 전극 형성을 위한 제 2 레지스트 패턴, 예를 들어, 상술한 바와 같은 패드 전극(30)이 도전성 층 위에 형성된다. 일부 실시예에서, 정렬 프로세스의 불완전성으로 인한 오버레이 보상 값(약 0.1 ㎛ 미만)에 더하여 오버레이 시프트량(OL2)이 리소그래피 공정에서 구현된다. 프로세스 블록(S807)에서, 제 2 레지스트 패턴을 에칭 마스크로서 사용하여 블랭킷 도전성 층이 패터닝되어, 전극, 예를 들어, 상술한 바와 같은 패드 전극(30)을 형성한다. 프로세스 블록(S808)에서, 제 2 유전체 층, 예를 들어, 상술한 패시베이션 층(40)이 제 1 유전체 층 및 패터닝된 전극 위에 형성된다.
일부 실시예에서, 프로세스 블록(S804 및 S806)에서 사용되는 포토마스크 중 하나 또는 둘 모두는 전극 또는 전극과 개구부가 대응하는 배선 패턴과 정렬되도록 설계된다. 이 경우, 배선 패턴에 대한 오버레이 시프트량(OL2)은 0.1 ㎛ 이상, 또는 S1/2+Δ로 설정되며, 여기서 S1은 배선 패턴 사이의 간격이고 Δ는 약 0.1 ㎛ 내지 약 1.0 ㎛ 범위 내이다. 일부 실시예에서, OL1은 0이다. 다른 실시예에서, 배선 패턴에 대한 오버레이 시프트량의 합(OL1+OL2)은 0.1 ㎛ 이상, 또는 S1/2+Δ로 설정되며, 여기서 S1은 배선 패턴 사이의 간격이고 Δ는 OL2가 개구부에 대해 설정된 경우 약 0.1 ㎛ 내지 약 1.0 ㎛ 범위 내이다.
일부 실시예에서, 프로세스 블록(S804 및 S806)에서 사용되는 포토마스크 중 하나 또는 둘 모두는 전극이 대응하는 배선 패턴에 대하여 시프트되도록 설계된다. 이 경우, OL1 및 OL2는 모두 0이고, 필요에 따라 정렬 프로세스의 불완전으로 인한 오버레이 보상 값만이 리소그래피 장치에 입력된다.
도 19는 본 발명의 일 실시예에 따른 포토마스크를 제조하는 흐름도이다. 도 19에 도시된 프로세스 이전, 도중 및 이후에 추가의 동작이 제공될 수 있음이 이해되고, 이하 설명된 동작의 일부는 추가의 방법 실시예에서 대체되거나 제거될 수 있다. 동작/프로세스의 순서는 서로 바뀔 수 있다.
프로세스 블록(S901)에서, 예를 들어 개구부(24)(제 1 레지스트 패턴(25))와 같은 개구부 패턴을 위한 원래의(original) 레이아웃과 예를 들어 패드 전극(30)과 같은 전극 패턴을 위한 원래의 레이아웃이 준비된다. 원래의 레이아웃에서, 개구부 패턴 및 전극 패턴은 개구부가 그 위에 형성된 배선 패턴(예를 들어, 최상단 배선 패턴(20))과 같은 하부 패턴과 정렬되도록 설계된다. 도 8a의 실시예에 도시된 구성과 유사하게, 인접하는 두 행의 전극 패턴의 중심선은 인접하는 두 행의 배선 패턴의 중심선과 정렬된다.
프로세스 블록(S902)에서, 상부 절연 층에서 긴 밸리(예를 들어, 200 ㎛ 초과)를 생성할 전극 패턴(행 및/또는 열)의 하나 이상의 그룹이 검색되고 검출된다. 일부 실시예에서, 전극 패턴이 적어도 2개의 행 및/또는 열로 배열되고, 인접한 행/열 사이의 간격이 미리 결정된 범위 내이고, 행/열의 길이가 문턱 길이보다 긴 경우, 전극 패턴의 그룹이 상부 절연 층에서 긴 밸리를 생성하는 것으로 결정한다. 이것은 패턴의 하나 이상의 크기 조정 및/또는 부울(Boolean) 연산으로 달성될 수 있다. 예를 들어, 패턴을 한 방향(양측)으로 확장하여, 임계 길이보다 작은 치수를 갖는 간격이 제거되어, 연속적인 패턴을 형성하고, 그 후 연속적인 패턴의 길이가 문턱 길이보다 긴 것으로 결정된다. 일부 실시예에서, 미리 결정된 범위는 약 0.5 ㎛ 내지 2.0 ㎛이고, 다른 실시예에서 약 0.8 ㎛ 내지 1.2 ㎛이다. 일부 실시예에서, 임계 길이는 약 200 ㎛이고 다른 실시예에서 약 400 ㎛이다.
프로세스 블록(S903)에서, 임계 패턴 그룹이 발견되면, 그렇지 않으면 나타날 밸리를 가로지르는 방향으로 전극 패턴 그룹이 시프트량만큼 시프트된다. 시프트량은, 인접하는 행/열의 전극 패턴의 중심선이 상술한 바와 같이 하부 배선 패턴과 중첩하록 결정된다.
일부 실시예에서, 프로세스 블록(S904)에서 전극 패턴의 임계 그룹에 대응하는 개구부 패턴은 전극 패턴의 시프트량과 동일하거나 상이한 시프트량만큼 시프트된다.
프로세스 블록(S905)에서, 수정된 레이아웃이 마스크 데이터로서 출력되고, 마스크 데이터에 따라 하나 이상의 포토마스크가 제조되고, 제조된 포토마스크는 예를 들어 도 18에 도시된 프로세스에서 사용된다.
일부 실시예에서, 도 19에 도시된 프로세스, 특히 S901 내지 S904는 하나 이상의 프로세서 및 프로그램을 저장하는 저장 매체(메모리)를 포함하는 컴퓨터 시스템에 의해 수행된다. 프로그램이 실행될 때, 실행된 프로그램은 도 19에 도시된 동작의 적어도 일부를 수행할 수 있다.
일부 실시예에서, 프로세스 블록(S901 내지 S904) 중 하나 이상은 컴퓨터 시스템에 의해 수행된다. 일부 실시예에서, 컴퓨터 시스템에는 광 디스크 판독 전용 메모리(예를 들어, CD-ROM 또는 DVD-ROM) 드라이브 및 자기 디스크 드라이브, 키보드, 마우스 및 모니터를 포함하는 컴퓨터가 제공된다. 컴퓨터에는 광 디스크 드라이브 및 자기 디스크 드라이브 외에, 마이크로 프로세싱 유닛(Micro Processing Unit; MPU)과 같은 하나 이상의 프로세서, 부팅업 프로그램과 같은 프로그램이 저장되는 ROM, MPU와 접속되어 응용 프로그램의 명령이 임시 저장되고 임시 저장 영역이 제공되는 랜덤 액세스 메모리(Random Access Memory; RAM), 응용 프로그램, 시스템 프로그램 및 데이터가 저장되는 하드 디스크, 및 MPU, ROM 등을 접속시키는 버스가 제공된다. 컴퓨터 시스템에는 LAN 접속을 제공하기 위한 네트워크 카드(도시되지 않음)가 포함될 수 있다. 상술한 마스크 데이터 생성 동작을 수행하기 위한 장치의 기능을 컴퓨터 시스템이 실행하게 하기 위한 프로그램이, 광 디스크 드라이브 또는 자기 디스크 드라이브에 삽입되는 광 디스크 또는 자기 디스크에 저장되고 하드 디스크에 송신될 수 있다. 대안적으로, 프로그램은 네트워크(도시되지 않음)를 통해 컴퓨터로 전송될 수 있고 하드 디스크에 저장될 수 있다. 실행시 프로그램이 RAM에 로딩된다. 프로그램은 광 디스크 또는 자기 디스크로부터 로딩되거나 네트워크로부터 직접 로딩될 수 있다. 프로그램은, 예를 들어 컴퓨터가 상술한 실시예의 포토 마스크 데이터 생성 장치의 기능을 실행하게 하는 운영 체제(operating system; OS) 또는 제3자 프로그램을 반드시 포함할 필요는 없다. 프로그램은 제어된 모드에서 적절한 기능(모듈)을 호출하고 원하는 결과를 얻기 위한 명령 부분만을 포함할 수 있다.
도 20은 본 실시예의 이로운 효과를 도시한다. 상이한 행/열 길이("PRL") 및 다른 시프트량을 갖는 다양한 샘플이 제조되었고 패시베이션 층(200 nm의 실리콘 질화물)의 크랙이 최상단 배선 패턴 아래에 도달하는 경우의 수를 세었다. 최상층의 배선 층 중 인접하는 배선 층 사이의 패턴 간격(S1)은 0.75 ㎛였다.
도 20에 도시된 바와 같이, 행/열의 길이가 긴 경우(예를 들어, 400 ㎛ 이상), 최상단 배선 패턴 아래로 침투하는 크랙(약 0.2%)이 발생하지만, 본 개시의 실시예에 따라 충분한 오버레이 시프트가 도입된 경우, 이러한 크랙은 제거되었다.
상기 실시예에서, 패드 전극 패턴의 행 및/또는 열의 토포그래피에 의해 크랙의 원인이 될 수 있는 패시베이션 층의 긴 밸리 부분이 형성된 경우에도, 패드 전극 패턴의 행/열이 하부 배선 패턴에 대하여 시프트되어 밸리가 하부 배선 패턴 위에 위치하게 하기 때문에, 배선 패턴 아래로 침투하여 크랙이 나타날 수 있다. 일부 실시예에서, 이러한 패턴 시프트는 노광 장치에 오버레이 시프트를 도입함으로써 달성되며 새로운 포토마스크가 필요하지 않다.
모든 이점이 본 명세서에서 반드시 논의된 것은 아니며, 모든 실시예 또는 예에 대해 특정 이점이 요구되지 않으며, 다른 실시예 또는 예가 상이한 이점을 제공할 수 있음을 이해할 것이다.
본 개시의 일 측면에 따르면, 반도체 디바이스의 제조 방법에서, 하부 도전성 패턴이 형성된다. 하부 도전성 패턴은, 복수의 도전성 패턴이 제 1 방향으로 배열된 제 1 열의 패턴, 및 복수의 도전성 패턴이 제 1 방향으로 배열된 제 2 열의 패턴을 포함하고, 제 1 열 및 제 2 열은 평면도에서 제 1 방향과 교차하는 제 2 방향으로 서로 인접한다. 상부 도전성 패턴이 형성된다. 상부 도전성 패턴은, 복수의 도전성 패턴이 제 1 방향으로 배열된 제 3 열의 패턴, 및 복수의 도전성 패턴이 제 1 방향으로 배열된 제 4 열의 패턴을 포함하고, 제 3 열 및 제 4 열은 평면도에서 제 2 방향으로 서로 인접한다. 제 1 열과 제 3 열은 평면도에서 적어도 부분적으로 중첩되고, 제 2 열과 제 4 열은 평면도에서 적어도 부분적으로 중첩되며, 상부 도전성 패턴은 제 1 및 제 2 열의 제 1 방향으로 연장되는 제 1 중심선이 평면도에서 제 3 및 제 4 열의 제 1 방향으로 연장되는 제 2 중심선으로부터 0.1 ㎛ 이상의 시프트량만큼 제 2 방향으로 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 제 2 중심선은 평면도에서 제 2 열과 중첩된다. 상기 또는 하기 실시예 중 하나 이상에서, 상부 도전성 패턴을 형성하는 단계는 리소그래피 장치에 의해 상부 도전성 패턴에 대응하는 레지스트 패턴을 형성하는 단계를 포함하고, 리소그래피 동작에서 제 2 방향으로 0이 아닌 오버레이 시프트가 리소그래피 장치에 입력되어, 평면도에서 제 1 및 제 2 열의 방향으로 연장되는 제 1 중심선이 제 3 및 제 4 열의 방향으로 연장되는 제 2 중심선으로부터 제 2 방향으로 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 절연 층이 상부 도전성 라인 위에 추가로 형성된다. 상기 또는 하기 실시예 중 하나 이상에서, 절연 층은 제 3 열과 제 4 열 위에서 피크, 및 제 3 열과 제 4 열 사이에서 밸리를 포함한다. 상기 또는 하기 실시예 중 하나 이상에서, 밸리는 제 2 열과 중첩된다. 상기 또는 하기 실시예 중 하나 이상에서, 절연 층은 밸리로부터 제 2 열의 복수의 도전성 패턴 중 적어도 하나까지 크랙을 포함한다. 상기 또는 하기 실시예 중 하나 이상에서, 제 1 열과 제 2 열 사이의 간격은 제 3 열과 제 4 열 사이의 간격보다 작다. 상기 또는 하기 실시예 중 하나 이상에서, 시프트량은 제 1 열과 제 2 열 사이의 간격의 절반보다 크다. 상기 또는 하기 실시예 중 하나 이상에서, 제 1 열과 제 2 열 사이의 간격은 0.8 ㎛ 내지 1.2 ㎛ 범위 내이고, 제 3 열과 제 4 열 사이의 간격은 1.6 ㎛ 내지 2.4 ㎛ 범위 내이고, 시프트량은 0.8 ㎛ 내지 1.0 ㎛ 범위 내이다. 상기 또는 하기 실시예 중 하나 이상에서, 제 1 열의 총 길이는 200 ㎛ 초과이다. 상기 또는 하기 실시예 중 하나 이상에서, 제 1 및 제 2 열의 복수의 도전성 패턴 각각은 평면도에서 라운딩된 코너를 갖는 정사각 형상을 갖는다. 상기 또는 하기 실시예 중 하나 이상에서, 제 3 및 제 4 열의 복수의 도전성 패턴 각각은 평면도에서 라운딩된 코너를 갖는 정사각 형상을 갖는다.
본 개시의 다른 측면에 따르면, 반도체 디바이스의 제조 방법에 있어서, 제 1 방향으로 배열되고 제 1 유전체 층에 매립된 복수의 제 1 도전성 패턴이 형성된다. 제 2 유전체 층이 복수의 제 1 도전성 패턴 및 제 1 유전체 층 위에 형성된다. 복수의 제 1 도전성 패턴 중 대응하는 패턴 각각의 위의 제 2 유전체 층 내의 복수의 개구부가 제 1 패터닝 동작에 의해 형성된다. 도전성 재료의 블랭킷 층이 제 2 유전체 층 위에 그리고 복수의 개구부 내에 형성된다. 도전성 재료의 블랭킷 층이 패터닝되어 제 2 패터닝 공정에 의해 복수의 제 1 도전성 패턴 중 대응하는 하나에 접속된 복수의 제 2 도전성 패턴을 형성한다. 제 3 유전체 층이 복수의 제 2 도전성 패턴 위에 형성된다. 제 1 패터닝 동작에서는, 평면도에서 복수의 개구부 전체는 복수의 제 1 도전성 패턴 전체로부터 제 1 방향으로 0.1 ㎛ 초과의 시프트량만큼 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 제 1 방향으로의 복수의 제 1 도전성 패턴 중 인접한 2개의 도전성 패턴의 중심선은, 평면도에서, 제 1 방향으로의 복수의 제 1 도전성 패턴 중 인접한 2개의 도전성 패턴의 중심선은 제 1 방향으로의 복수의 제 2 도전성 패턴 중 인접한 2개의 도전성 패턴의 중심선으로부터 시프트량만큼 제 1 방향으로 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 복수의 제 1 도전성 패턴의 두께는 제 2 유전체 층 위의 복수의 제 2 도전성 패턴의 두께보다 크다. 상기 또는 하기 실시예 중 하나 이상에서, 복수의 제 1 도전성 패턴의 두께는 3 ㎛ 내지 5 ㎛ 범위 내이고, 제 2 유전체 층 위의 복수의 제 2 도전성 패턴의 두께는 1.0 ㎛ 내지 3.0 ㎛ 범위 내이다. 상기 또는 하기 실시예 중 하나 이상에서, 복수의 개구부 각각의 상단 크기는 복수의 제 2 도전성 패턴 각각의 최대 폭보다 작다.
본 개시의 다른 양상에 따르면, 반도체 디바이스의 제조 방법에서, 열-행 매트릭스로 배열된 하부 도전성 패턴이 형성되고, 인접한 열 사이의 제 1 간격은 0.8 ㎛ 내지 1.2 ㎛ 범위 내이다. 하부 도전성 패턴 위에 제 1 유전체 층이 형성된다. 상부 도전성 패턴이 하부 도전성 패턴 위에 형성되고 열-행 매트릭스로 배열되며, 인접한 열 사이의 제 2 간격은 제 1 간격보다 크다. 인접한 열의 하부 도전성 패턴의 중심선은 평면도에서 인접한 두 열의 복수의 상부 도전성 패턴의 중심선으로부터 행 방향으로 0.1 ㎛ 초과의 시프트량만큼 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 제 1 아일랜드 패턴은 하부 도전성 패턴과 동일한 레벨에 제공되고, 제 2 아일랜드 패턴은 상부 도전성 패턴과 동일한 레벨에 제공되며, 제 1 아일랜드 패턴의 중심은 제 2 아일랜드 패턴의 중심과 정렬된다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스는 기판 위에 배치된 반도체 회로; 반도체 회로 위에 배치되고 이에 전기적으로 커플링된 하부 도전성 패턴 - 상기 하부 도전성 패턴은 복수의 도전성 패턴이 제 1 방향으로 배열된 제 1 열의 패턴 및 복수의 도전성 패턴이 제 1 방향으로 배열된 제 2 열의 패턴을 포함하고, 제 1 열과 제 2 열은 제 1 방향과 교차하는 제 2 방향으로 서로 인접함 - ; 하부 도전성 패턴 위에 배치된 제 1 유전체 층; 하부 도전성 패턴 위에 배치된 상부 도전성 패턴 - 상부 도전성 패턴은 복수의 도전성 패턴들이 제 1 방향으로 배열된 제 3 열의 패턴 및 복수의 도전성 패턴들이 제 1 방향으로 배열된 제 4 열의 패턴을 포함하고, 제 3 열 및 제 4 열은 제 2 방향으로 서로 인접함 - ; 및 상부 도전성 패턴 위에 배치된 제 2 유전체 층을 포함한다. 제 1 열과 제 2 열 사이에서 제 1 방향으로 연장되는 제 1 중심선은 평면도에서 제 3 열과 제 4 열 사이에서 제 1 방향으로 연장되는 제 2 중심선으로부터 제 2 방향으로 0.1 ㎛ 초과의 시프트량만큼 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 제 2 중심선은 제 1 열 또는 제 2 열 중 하나와 중첩된다. 상기 또는 하기 실시예 중 하나 이상에서, 시프트량은 S/2보다 크며, 여기서 S는 제 1 열과 제 2 열 사이의 간격이다. 상기 또는 하기 실시예 중 하나 이상에서, 시프트량은 S/2+0.1 ㎛보다 크다. 상기 또는 하기 실시예 중 하나 이상에서, S는 0.8 ㎛ 내지 1.2 ㎛ 범위 내이다. 상기 또는 하기 실시예 중 하나 이상에서, 제 2 유전체 층은 제 3 열 및 제 4 열 위에서 피크, 및 제 3 열과 제 4 열 사이에서 밸리를 포함한다. 상기 또는 하기 실시예 중 하나 이상에서, 밸리는 평면도에서 제 1 열 또는 제 2 열 중 하나와 중첩한다. 상기 또는 하기 실시예 중 하나 이상에서, 제 2 유전체 층은 밸리로부터 제 2 열의 복수의 도전성 패턴 중 적어도 하나로의 크랙을 포함한다. 상기 또는 하기 실시예 중 하나 이상에서, 크랙은 하부 도전성 패턴의 하단 아래로 침투하지 않는다. 상기 실시예 또는 하기 실시예 중 하나 이상에서, 하부 도전성 패턴은 평면도에서 제 1 방향을 따른 폭(L1)을 갖는 제 1 측, 및 제 2 방향을 따른 폭(L2)을 갖는 제 2 측을 갖는 평면도에서 직사각 형상을 갖고, 0.95 ≤ L1/L2 ≤ 1.05이다. 상기 또는 하기 실시예 중 하나 이상에서, 상부 도전성 패턴은 평면도에서 제 1 방향을 따른 폭(L3)을 갖는 제 1 측 및 제 2 방향을 따른 폭(L4)을 갖는 제 2 측을 갖는 평면도에서 직사각 형상을 갖고, 0.95 ≤ L3/L4 ≤ 1.05이다. 상기 또는 하기 실시예 중 하나 이상에서, 폭(L3 및 L4)은 폭(L1 및 L2)보다 작다.
본 개시의 다른 양상에 따르면, 반도체 디바이스는 기판 위에 배치된 반도체 회로; 제 1 층간 유전체(interlayer dielectric; ILD) 층 내에 매립되고 반도체 회로 위에 배치되어 이에 전기적으로 커플링되는 배선 패턴; 배선 패턴 상에 배치되는 제 2 ILD 층; 각각 배선 패턴 위에 배치되어 이에 접속되는 패드 전극; 및 패드 전극 위에 배치된 패시베이션 층을 포함한다. 패드 전극 각각은 제 2 ILD 층에 매립된 하부 부분 및 제 2 ILD 층의 표면 위의 상부 부분을 포함한다. 배선 패턴은 제 1 매트릭스의 패턴을 포함하고, 패드 전극의 상부 부분은 제 2 매트릭스의 패턴을 포함한다. 평면도에서 제 2 매트릭스의 중심은 제 1 매트릭스의 중심에 대하여 0.1 ㎛ 초과의 시프트량만큼 측방으로 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 제 1 매트릭스 및 제 2 매트릭스 각각은 M × N 매트릭스고, 여기서 M 및 N은 자연수이고 M 또는 N 중 적어도 하나는 4 이상이고, M × N 매트릭스의 열 길이 및 행 길이 중 적어도 하나는 100 ㎛ 이상이다. 상기 또는 하기 실시예 중 하나 이상에서, M은 2이고 N은 4 이상이다. 상기 또는 하기 실시예 중 하나 이상에서, 시프트량은 S/2+0.1 ㎛보다 크고, 여기서 S는 인접한 배선 패턴 사이의 간격이다. 상기 또는 하기 실시예 중 하나 이상에서, 배선 패턴은 Cu 또는 Cu가 대다수인 Cu 합금으로 제조되고, 패드 전극은 Al 또는 Al이 대다수인 Al 합금으로 제조된다.
본 개시의 또다른 양상에 따르면, 반도체 디바이스는 기판 위에 배치된 반도체 회로; 주변 영역에 배치되고, 제 1 층간 절연체(interlayer dielectric; ILD) 층에 매립되고, 반도체 회로 위에 배치되어 이에 전기적으로 커플링되는 배선 패턴; 배선 패턴 위에 배치되는 제 2 ILD 층; 주변 영역에 배치되고, 각각 배선 패턴 위에 배치되어 이에 접속되는 패드 전극; 및 패드 전극 위에 배치된 패시베이션 층을 포함한다. 배선 패턴은 2×N 매트릭스를 포함하고, 패드 전극은 2×N 매트릭스를 포함하고, 여기서 N은 4 이상의 자연수이고, 제 2 매트릭스의 중심은 평면도에서 주변 영역 외측으로 또는 주변 영역 내측으로 향하는 제 1 매트릭스의 중심에 대하여 0.1 ㎛ 초과의 시프트량만큼 측방향으로 시프트된다. 상기 또는 하기 실시예 중 하나 이상에서, 주변 영역은 프레임 형상을 갖는다. 상기 또는 하기 실시예 중 하나 이상에서, 시프트량은 S/2+0.1 ㎛보다 크며, 여기서 S는 인접한 배선 패턴 사이의 간격이다.
상기는 본 개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점을 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
1. 반도체 디바이스를 제조하는 방법에 있어서,
복수의 도전성 패턴이 제 1 방향으로 배열된 제 1 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 2 열의 패턴을 포함하는 하부 도전성 패턴을 형성하는 단계 - 상기 제 1 열 및 상기 제 2 열은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접함 - ; 및
복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 3 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 4 열의 패턴을 포함하는 상부 도전성 패턴을 형성하는 단계 - 상기 제 3 열 및 상기 제 4 열은 상기 제 2 방향으로 서로 인접함 -
를 포함하고,
상기 제 1 열과 상기 제 3 열은 평면도에서 적어도 부분적으로 서로 중첩하고;
상기 제 2 열과 상기 제 4 열은 평면도에서 적어도 부분적으로 서로 중첩하고;
상기 상부 도전성 패턴은, 상기 제 1 열 및 상기 제 2 열의 상기 제 1 방향으로 연장되는 제 1 중심선이 상기 제 3 열 및 상기 제 4 열의 상기 제 1 방향으로 연장되는 제 2 중심선으로부터, 상기 제 2 방향으로 0.1 ㎛ 초과의 시프트량만큼 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
2. 제 1 항에 있어서,
상기 제 2 중심선은 평면도에서 제 2 열과 중첩하는 것인, 반도체 디바이스를 제조하는 방법.
3. 제 1 항에 있어서,
상기 상부 도전성 패턴을 형성하는 단계는 리소그래피 장치에 의해 상기 상부 도전성 패턴에 대응하는 레지스트 패턴을 형성하는 단계를 포함하고,
리소그래피 동작에서, 상기 제 2 방향으로 0이 아닌 오버레이 시프트가 상기 리소그래피 장치에 입력되어, 상기 제 1 열 및 상기 제 2 열의 방향으로 연장되는 제 1 중심선이 상기 제 3 열 및 상기 제 4 열의 방향으로 연장되는 제 2 중심선으로부터 상기 제 2 방향으로 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
4. 제 1 항에 있어서,
상기 상부 도전성 패턴 위에 절연 층을 형성하는 단계
를 더 포함하는, 반도체 디바이스를 제조하는 방법.
5. 제 4 항에 있어서,
상기 절연 층은 상기 제 3 열 및 상기 제 4 열 위에 있는 피크(peak), 및 상기 제 3 열과 상기 제 4 열 사이에 있는 밸리(valley)을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
6. 제 5 항에 있어서,
상기 밸리는 평면도에서 상기 제 2 열과 중첩하는 것인, 반도체 디바이스를 제조하는 방법.
7. 제 6 항에 있어서,
상기 절연 층은 상기 밸리로부터 상기 제 2 열의 복수의 도전성 패턴 중 적어도 하나까지의 크랙(crack)을 포함하는 것인, 반도체 디바이스를 제조하는 방법.
8. 제 1 항에 있어서,
상기 제 1 열과 상기 제 2 열 사이의 간격은 상기 제 3 열과 상기 제 4 열 사이의 간격보다 작은 것인, 반도체 디바이스를 제조하는 방법.
9. 제 8 항에 있어서,
상기 시프트량은 상기 제 1 열과 상기 제 2 열 사이의 간격의 1/2보다 큰 것인, 반도체 디바이스를 제조하는 방법.
10. 제 9 항에 있어서,
상기 제 1 열과 상기 제 2 열 사이의 간격은 0.8 ㎛ 내지 1.2 ㎛의 범위 내이고,
상기 제 3 열과 상기 제 4 열 사이의 간격은 1.6 ㎛ 내지 2.4 ㎛의 범위 내이고,
상기 시프트량은 0.8 ㎛ 내지 1.0 ㎛의 범위 내인 것인, 반도체 디바이스를 제조하는 방법.
11. 제 1 항에 있어서,
상기 제 1 열의 전체 길이는 200 ㎛ 초과인 것인, 반도체 디바이스를 제조하는 방법.
12. 제 1 항에 있어서,
상기 제 1 열 및 상기 제 2 열 내의 복수의 도전성 패턴 각각은 라운딩된 코너를 갖는 정사각 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
13. 제 12 항에 있어서,
상기 제 3 열 및 상기 제 4 열 내의 복수의 도전성 패턴 각각은 평면도에서 라운딩된 코너를 갖는 정사각 형상을 갖는 것인, 반도체 디바이스를 제조하는 방법.
14. 반도체 디바이스를 제조하는 방법에 있어서,
제 1 방향으로 배열되고 제 1 유전체 층에 매립된 복수의 제 1 도전성 패턴을 형성하는 단계;
상기 복수의 제 1 도전성 패턴 및 상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계;
제 1 패터닝 동작에 의해 상기 복수의 제 1 도전성 패턴 중 대응하는 도전성 패턴 각각의 위의 상기 제 2 유전체 층 내에 복수의 개구부를 형성하는 단계;
상기 제 2 유전체 층 위에 그리고 상기 복수의 개구부 내에 도전성 재료의 블랭킷 층을 형성하는 단계;
제 2 패터닝 동작에 의해 상기 복수의 제 1 도전성 패턴 중 대응하는 도전성 패턴에 접속된 복수의 제 2 도전성 패턴을 형성하도록 상기 도전성 재료의 블랭킷 층을 패터닝하는 단계; 및
상기 복수의 제 2 도전성 패턴 위에 제 3 유전체 층을 형성하는 단계
를 포함하고,
상기 제 1 패터닝 동작에서는, 평면도에서, 복수의 개구부 전체는 상기 복수의 제 1 도전성 패턴 전체로부터 상기 제 1 방향으로 0.1 ㎛ 초과의 시프트량만큼 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
15. 제 14 항에 있어서,
상기 제 1 방향으로의 상기 복수의 제 1 도전성 패턴 중 인접한 2개의 도전성 패턴의 중심선은, 평면도에서, 상기 제 1 방향으로의 상기 복수의 제 2 도전성 패턴 중 인접한 2개의 도전성 패턴의 중심선으로부터 상기 제 1 방향으로 상기 시프트량만큼 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
16. 제 14 항에 있어서,
상기 복수의 제 1 도전성 패턴의 두께는 상기 제 2 유전체 층 위의 상기 복수의 제 2 도전성 패턴의 두께보다 큰 것인, 반도체 디바이스를 제조하는 방법.
17. 제 16 항에 있어서,
상기 복수의 제 1 도전성 패턴의 두께는 3 ㎛ 내지 5 ㎛의 범위 내이고,
상기 제 2 유전체 층 위의 상기 복수의 제 2 도전성 패턴의 두께는 1.0 ㎛ 내지 3.0 ㎛의 범위 내인 것인, 반도체 디바이스를 제조하는 방법.
18. 제 14 항에 있어서,
상기 복수의 개구부 각각의 상단 크기는 상기 복수의 제 2 도전성 패턴 각각의 최대 폭보다 작은 것인, 반도체 디바이스를 제조하는 방법.
19. 반도체 디바이스에 있어서,
기판 위에 배치된 반도체 회로;
상기 반도체 회로 위에 배치되고 상기 반도체 회로에 전기적으로 커플링된 하부 도전성 패턴 - 상기 하부 도전성 패턴은 복수의 도전성 패턴이 제 1 방향으로 배열된 제 1 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 2 열의 패턴을 포함하고, 상기 제 1 열 및 상기 제 2 열은 평면도에서 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접함 - ;
상기 하부 도전성 패턴 위에 배치된 제 1 유전체 층;
상기 하부 도전성 패턴 위에 배치된 상부 도전성 패턴 - 상기 상부 도전성 패턴은 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 3 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 4 열의 패턴을 포함하고, 상기 제 3 열 및 상기 제 4 열은 평면도에서 상기 제 2 방향으로 서로 인접함 - ; 및
상기 상부 도전성 패턴 위에 배치된 제 2 유전체 층
을 포함하고,
평면도에서, 상기 제 1 열과 상기 제 2 열 사이에서 상기 제 1 방향으로 연장되는 제 1 중심선은 상기 제 3 열과 상기 제 4 열 사이에서 상기 제 1 방향으로 연장되는 제 2 중심선으로부터 상기 제 2 방향으로 시프트되는 것인, 반도체 디바이스.
20. 제 19 항에 있어서,
상기 제 2 중심선은 상기 제 1 열 또는 상기 제 2 열 중 하나와 중첩하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    복수의 도전성 패턴이 제 1 방향으로 배열된 제 1 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 2 열의 패턴을 포함하는 하부 도전성 패턴을 형성하는 단계 - 상기 제 1 열 및 상기 제 2 열은 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접함 - ; 및
    복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 3 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 4 열의 패턴을 포함하는 상부 도전성 패턴을 형성하는 단계 - 상기 제 3 열 및 상기 제 4 열은 상기 제 2 방향으로 서로 인접함 -
    를 포함하고,
    상기 제 1 열과 상기 제 3 열은 평면도에서 적어도 부분적으로 서로 중첩하고;
    상기 제 2 열과 상기 제 4 열은 평면도에서 적어도 부분적으로 서로 중첩하고;
    상기 상부 도전성 패턴은, 상기 제 1 열 및 상기 제 2 열의 상기 제 1 방향으로 연장되는 제 1 중심선이 상기 제 3 열 및 상기 제 4 열의 상기 제 1 방향으로 연장되는 제 2 중심선으로부터, 상기 제 2 방향으로 0.1 ㎛ 초과의 시프트량만큼 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제 1 항에 있어서,
    상기 제 2 중심선은 평면도에서 상기 제 2 열과 중첩하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제 1 항에 있어서,
    상기 상부 도전성 패턴을 형성하는 단계는 리소그래피 장치에 의해 상기 상부 도전성 패턴에 대응하는 레지스트 패턴을 형성하는 단계를 포함하고,
    리소그래피 동작에서, 상기 제 2 방향으로 0이 아닌 오버레이 시프트가 상기 리소그래피 장치에 입력되어, 상기 제 1 열 및 상기 제 2 열의 방향으로 연장되는 상기 제 1 중심선이 상기 제 3 열 및 상기 제 4 열의 방향으로 연장되는 상기 제 2 중심선으로부터 상기 제 2 방향으로 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
  4. 제 1 항에 있어서,
    상기 상부 도전성 패턴 위에 절연 층을 형성하는 단계
    를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 열과 상기 제 2 열 사이의 간격은 상기 제 3 열과 상기 제 4 열 사이의 간격보다 작은 것인, 반도체 디바이스를 제조하는 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    제 1 방향으로 배열되고 제 1 유전체 층에 매립된 복수의 제 1 도전성 패턴을 형성하는 단계;
    상기 복수의 제 1 도전성 패턴 및 상기 제 1 유전체 층 위에 제 2 유전체 층을 형성하는 단계;
    제 1 패터닝 동작에 의해 상기 복수의 제 1 도전성 패턴 중 대응하는 도전성 패턴 각각의 위의 상기 제 2 유전체 층 내에 복수의 개구부를 형성하는 단계;
    상기 제 2 유전체 층 위에 그리고 상기 복수의 개구부 내에 도전성 재료의 블랭킷 층을 형성하는 단계;
    제 2 패터닝 동작에 의해 상기 복수의 제 1 도전성 패턴 중 대응하는 도전성 패턴에 접속된 복수의 제 2 도전성 패턴을 형성하도록 상기 도전성 재료의 블랭킷 층을 패터닝하는 단계; 및
    상기 복수의 제 2 도전성 패턴 위에 제 3 유전체 층을 형성하는 단계
    를 포함하고,
    상기 제 1 패터닝 동작에서는, 평면도에서, 복수의 개구부 전체는 상기 복수의 제 1 도전성 패턴 전체로부터 상기 제 1 방향으로 0.1 ㎛ 초과의 시프트량만큼 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제 6 항에 있어서,
    상기 제 1 방향으로의 상기 복수의 제 1 도전성 패턴 중 인접한 2개의 도전성 패턴의 중심선은, 평면도에서, 상기 제 1 방향으로의 상기 복수의 제 2 도전성 패턴 중 인접한 2개의 도전성 패턴의 중심선으로부터 상기 제 1 방향으로 상기 시프트량만큼 시프트되는 것인, 반도체 디바이스를 제조하는 방법.
  8. 제 6 항에 있어서,
    상기 복수의 제 1 도전성 패턴의 두께는 상기 제 2 유전체 층 위의 상기 복수의 제 2 도전성 패턴의 두께보다 큰 것인, 반도체 디바이스를 제조하는 방법.
  9. 제 6 항에 있어서,
    상기 복수의 개구부 각각의 상단 크기는 상기 복수의 제 2 도전성 패턴 각각의 최대 폭보다 작은 것인, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스에 있어서,
    기판 위에 배치된 반도체 회로;
    상기 반도체 회로 위에 배치되고 상기 반도체 회로에 전기적으로 커플링된 하부 도전성 패턴 - 상기 하부 도전성 패턴은 복수의 도전성 패턴이 제 1 방향으로 배열된 제 1 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 2 열의 패턴을 포함하고, 상기 제 1 열 및 상기 제 2 열은 평면도에서 상기 제 1 방향과 교차하는 제 2 방향으로 서로 인접함 - ;
    상기 하부 도전성 패턴 위에 배치된 제 1 유전체 층;
    상기 하부 도전성 패턴 위에 배치된 상부 도전성 패턴 - 상기 상부 도전성 패턴은 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 3 열의 패턴, 및 복수의 도전성 패턴이 상기 제 1 방향으로 배열된 제 4 열의 패턴을 포함하고, 상기 제 3 열 및 상기 제 4 열은 평면도에서 상기 제 2 방향으로 서로 인접함 - ; 및
    상기 상부 도전성 패턴 위에 배치된 제 2 유전체 층
    을 포함하고,
    평면도에서, 상기 제 1 열과 상기 제 2 열 사이에서 상기 제 1 방향으로 연장되는 제 1 중심선은 상기 제 3 열과 상기 제 4 열 사이에서 상기 제 1 방향으로 연장되는 제 2 중심선으로부터 상기 제 2 방향으로 시프트되는 것인, 반도체 디바이스.
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