TW202305795A - 位址更新電路、方法、記憶體和電子設備 - Google Patents

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Abstract

本發明實施例公開了一種位址更新電路、方法、記憶體和電子設備，位址更新電路包括：選擇電路和解碼電路；其中，選擇電路用於獲取選通信號、冗餘位址信號和常規位址信號，且用於在第一脈衝期間和第二脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號；第一脈衝期間和第二脈衝期間屬於同一個更新週期，第二脈衝期間晚於第一脈衝期間；解碼電路，用於對目標位址信號進行解碼，得到並輸出解碼信號。

Description

位址更新電路、方法、記憶體和電子設備
本發明涉及積體電路領域，尤其涉及一種位址更新電路、方法、記憶體和電子設備。
隨著廣泛用於電子裝置中的半導體記憶體裝置的容量和速度的迅速發展，半導體記憶體裝置的功耗一直在增加。
動態隨機存取記憶體（Dynamic Random Access Memory，DRAM）是一種通過使用存儲在電容器中的電荷來存儲資料的揮發性半導體記憶體裝置。由於存儲在電容器中的電荷可隨著時間流逝以各種方式洩漏，所以DRAM具有有限的資料保持特性。為了解決有限的資料保持，DRAM通常需要根據存儲在DRAM中的資料週期性地更新以對電容器進行充電或放電。
然而，需要進行更新的位址中包括了常規位址（normal address）和冗餘位址（redundancy address），如何完成對兩種位址的更新，影響到DRAM的性能。
有鑑於此，本發明實施例提供了一種位址更新電路、方法、記憶體和電子設備，能夠在一個更新週期中，分別根據至少兩種位址信號進行更新，完成對常規位址和冗餘位址的統一處理，從而節約了消耗，提高了性能。
本發明實施例的技術方案是這樣實現的：
本發明實施例提供一種位址更新電路，所述電路包括：選擇電路和解碼電路；其中， 所述選擇電路用於獲取選通信號、冗餘位址信號和常規位址信號，且用於在第一脈衝期間和第二脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號；所述第一脈衝期間和所述第二脈衝期間屬於同一個更新週期，所述第二脈衝期間晚於所述第一脈衝期間； 所述解碼電路，用於對所述目標位址信號進行解碼，得到並輸出解碼信號。
上述方案中，所述選擇電路包括： 第一選擇模組，用於接收所述冗餘位址信號和所述選通信號，若所述選通信號具有第一位準，則輸出所述冗餘位址信號； 第二選擇模組，用於接收所述常規位址信號和所述選通信號，若所述選通信號具有第二位準，則輸出所述常規位址信號。
上述方案中，所述第一選擇模組包括第一及閘和第一反相器，所述第一及閘的第一輸入端與所述第一反相器的輸出端連接，所述第一反相器的輸入端用於接收所述選通信號，所述第一及閘的第二輸入端用於接收所述冗餘位址信號； 所述第二選擇模組包括第二及閘，用於接收所述常規位址信號和所述選通信號； 所述選擇電路還包括：第三選擇模組；所述第三選擇模組的輸入端分別與所述第一及閘的輸出端和所述第二及閘的輸出端連接，所述第三選擇模組的輸出端與所述解碼電路的輸入端連接。
上述方案中，所述第三選擇模組包括：反或閘和第二反相器； 所述反或閘的輸出端連接所述第二反相器的輸入端； 所述反或閘的輸入端作為所述第三選擇模組的輸入端，所述第二反相器的輸出端作為所述第三選擇模組的輸出端。
上述方案中，所述解碼電路包括： 致能模組，與所述選擇電路的輸出端連接，並用於接收致能信號，若所述致能信號為第二位準，則輸出接收到的所述目標位址信號； 解碼器，與所述致能模組的輸出端連接，用於對所述目標位址信號進行解碼，以得到並輸出所述解碼信號。
上述方案中，所述致能模組包括：反及閘和第三反相器； 所述反及閘的第一輸入端作為所述致能模組的第一輸入端，接收所述致能信號；所述反及閘的第二輸入端作為所述致能模組的第二輸入端，連接所述選擇電路的輸出端； 所述反及閘的輸出端連接所述第三反相器的輸入端； 所述第三反相器的輸出端作為所述致能模組的輸出端，連接所述解碼器。 上述方案中，所述更新週期中還包括：第三脈衝期間； 所述選擇電路，還用於在所述第三脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號。
本發明實施例還提供一種位址更新方法，所述方法包括： 分別獲取選通信號、冗餘位址信號和常規位址信號； 在第一脈衝期間和第二脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號；所述第一脈衝期間和所述第二脈衝期間屬於同一個更新週期，所述第二脈衝期間晚於所述第一脈衝期間； 對所述目標位址信號進行解碼，得到並輸出解碼信號。
上述方案中，所述對所述目標位址信號進行解碼，得到並輸出解碼信號，包括： 若所獲取的致能信號為第二位準，則對所述目標位址信號進行解碼，以得到並輸出所述解碼信號。
上述方案中，所述更新週期中還包括：第三脈衝期間；所述方法還包括： 在所述第三脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號。
上述方案中，所述基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號，包括： 若所述選通信號具有第一位準，則輸出所述冗餘位址信號作為所述目標位址信號；或者， 若所述選通信號具有第二位準，則輸出所述常規位址信號作為所述目標位址信號。
上述方案中，所述第一位準表徵邏輯0；所述若所述選通信號具有第一位準，則輸出所述冗餘位址信號作為所述目標位址信號，包括： 將所述選通信號的第一位準反相，並和所述冗餘位址信號進行與運算，得到表徵為所述冗餘位址信號的第一中間信號； 對所述選通信號的第一位準和所述常規位址信號進行與運算，得到置為第一位準的第二中間信號； 對所述表徵為所述冗餘位址信號的第一中間信號和所述置為第一位準的第二中間信號進行或運算，得到表徵為所述冗餘位址信號的所述目標位址信號。
上述方案中，所述第二位準表徵邏輯1；所述若所述選通信號具有第二位準，則輸出所述常規位址信號作為所述目標位址信號，包括： 將所述選通信號的第二位準反相，並和所述冗餘位址信號進行與運算，得到置為第一位準的第一中間信號； 對所述選通信號的第二位準和所述常規位址信號進行與運算，得到表徵為所述常規位址信號的第二中間信號； 對所述置為第一位準的第一中間信號和所述表徵為所述常規位址信號的第二中間信號進行或運算，得到表徵為所述常規位址信號的所述目標位址信號。
上述方案中，所述第二位準表徵邏輯1；所述若所獲取的致能信號為第二位準，則對所述目標位址信號進行解碼，以得到並輸出所述解碼信號，包括： 對所述目標位址信號和所獲取的致能信號進行與運算，若所述致能信號為第二位準，則輸出所述目標位址信號到解碼器； 通過所述解碼器對所述目標位址信號進行解碼，以得到並輸出所述解碼信號。
本發明實施例還提供一種記憶體，所述記憶體包括上述方案中的位址更新電路。
上述方案中，所述記憶體至少包括：動態隨機存取記憶體DRAM。
本發明實施例還提供一種電子設備，所述電子設備包括上述方案中的記憶體。
由此可見，本發明實施例提供了一種位址更新電路、方法、記憶體和電子設備，包括了選擇電路和解碼電路；其中，選擇電路用於獲取選通信號、冗餘位址信號和常規位址信號，且用於在第一脈衝期間和第二脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號；第一脈衝期間和第二脈衝期間屬於同一個更新週期，第二脈衝期間晚於第一脈衝期間；解碼電路，用於對目標位址信號進行解碼，得到並輸出解碼信號。由於第一脈衝期間和第二脈衝期間同屬於一個更新週期，一個脈衝期間可以執行一次位址更新，因此，本發明實施例所提供的位址更新電路可以在一個更新週期內完成對常規列位址和冗餘列位址的更新，即採用一套電路便完成了對兩種列位址的更新，從而節約了消耗，提高了性能。
為了使本發明的目的、技術方案和優點更加清楚，下面結合附圖和實施例對本發明的技術方案進一步詳細闡述，所描述的實施例不應視為對本發明的限制，本領域普通技術人員在沒有做出創造性勞動前提下所獲得的所有其它實施例，都屬於本發明保護的範圍。
在以下的描述中，涉及到“一些實施例”，其描述了所有可能實施例的子集，但是可以理解，“一些實施例”可以是所有可能實施例的相同子集或不同子集，並且可以在不衝突的情況下相互結合。
如果申請檔中出現“第一/第二”的類似描述則增加以下的說明，在以下的描述中，所涉及的術語“第一/第二/第三”僅僅是區別類似的物件，不代表針對物件的特定排序，可以理解地，“第一/第二/第三”在允許的情況下可以互換特定的順序或先後次序，以使這裡描述的本發明實施例能夠以除了在這裡圖示或描述的以外的順序實施。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本發明的技術領域的技術人員通常理解的含義相同。本文中所使用的術語只是為了描述本發明實施例的目的，不是旨在限制本發明。
DRAM在進行更新操作時，一次會同時更新幾根字線（word line），例如，在解碼電路中同時使R15、R15B、R14和R14B均為1，則可以一次同時更新4根字線。這些字線中可能存在常規位址和冗餘位址，即字線中的部分位址被替代成了冗餘位址。
相關技術中，通常把常規位址和冗餘位址分開更新，這需要額外增加更新的命令信號（Command，CMD），從而佔用了頻寬資源，損失了單元留存時間（cell retention time）；或者，把常規位址和冗餘位址一起更新，這樣則要求常規位址和冗餘位址分開解碼，會增大晶片的面積，不利於晶片的集成度。
圖1是本發明實施例提供的一種位址更新電路的結構示意圖，如圖1所示，本發明實施例提供了一種位址更新電路10，包括：選擇電路101和解碼電路102；其中： 選擇電路101用於獲取選通信號、冗餘位址信號和常規位址信號，且用於在第一脈衝期間和第二脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號；第一脈衝期間和第二脈衝期間屬於同一個更新週期，第二脈衝期間晚於第一脈衝期間； 解碼電路102，用於對目標位址信號進行解碼，得到並輸出解碼信號。
本發明實施例中，冗餘位址信號可以對應冗餘列位址（Redundancy Row Address，RedRa），常規位址信號可以對應常規列位址（Normal Row Address，Ra），選通信號可以表示為RedEn（Redundancy Enable）。
本發明實施例中，如圖2所示，在更新命令（refresh command，REFCmd）和啟動命令（active command，Active）之間為一個更新週期，需要在一個更新週期內完成字線位址的更新。第一脈衝（1 stpulse）期間和第二脈衝（2 ndpulse）期間屬於同一個更新週期，第二脈衝期間晚於第一脈衝期間。脈衝期間表征了更新狀態（Refresh State），在脈衝期間可對應執行一次位址更新。
本發明實施例中，常規列位址和冗餘列位址可以共用一套位址更新電路10，將常規位址信號和冗餘位址信號均輸入選擇電路101。當一個更新週期中所有的列位址均為常規列位址時，則選擇電路101在第一脈衝期間和第二脈衝期間均選擇常規位址信號作為目標位址信號，即在一個更新週期均執行常規列位址更新。當一個更新週期中所有的列位址均為冗餘列位址時，則選擇電路101在第一脈衝期間和第二脈衝期間均選擇冗餘位址信號作為目標位址信號，即在一個更新週期均執行冗餘列位址更新。當一個更新週期中既有冗餘列位址，又有常規列位址時，則選擇電路101可以在一個脈衝期間選擇冗餘位址信號作為目標位址信號，在另一個脈衝期間選擇常規位址信號作為目標位址信號，即在一個更新週期既執行常規列位址更新，又執行冗餘列位址更新。
需要說明的是，在本發明實施例中，一個更新週期中還可以包括更多的脈衝期間（如第三脈衝期間）。對應的，選擇電路101可以在第三脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號。若一個更新週期中只包括了兩個脈衝期間，則對應的更新模式為雙脈衝更新（two pulse refresh）；若一個更新週期中包括了兩個以上脈衝期間，則對應的更新模式為多脈衝更新（multi pulse refresh）。
可以理解的是，位址更新電路10可以在第一脈衝期間和第二脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號，以進行解碼。由於第一脈衝期間和第二脈衝期間同屬於一個更新週期，一個脈衝期間可以執行一次位址更新，因此，位址更新電路10可以在一個更新週期內完成對常規列位址和冗餘列位址的更新，即採用一套電路便完成了對兩種列位址的更新，從而節約了消耗，提高了性能。
在本發明的一些實施例中，如圖3所示，選擇電路101包括：第一選擇模組201、第二選擇模組202和第三選擇模組203；其中：第一選擇模組201，用於接收冗餘位址信號和選通信號，若選通信號具有第一位準，則輸出冗餘位址信號；第二選擇模組202，用於接收常規位址信號和選通信號，若選通信號具有第二位準，則輸出常規位址信號；第三選擇模組203的輸入端分別與第一選擇模組201的輸出端和第二選擇模組202的輸出端連接，第三選擇模組的輸出端與解碼電路102的輸入端連接。
本發明實施例中，高位準表徵邏輯1，低位準表徵邏輯0，第一位準和第二位準分別為高位準或低位準；具體的，若第一位準為高位準，則第二位準為低位準；若第一位準為低位準，則第二位準為高位準。
本發明實施例中，當一個更新週期中所有的列位址均為常規行位址時，則選通信號在第一脈衝期間和第二脈衝期間均為第二位準，如此，選擇電路101在第一脈衝期間和第二脈衝期間均選擇常規位址信號作為目標位址信號，即在一個更新週期均執行常規列位址更新。當一個更新週期中所有的列位址均為冗餘行位址時，則選通信號在第一脈衝期間和第二脈衝期間均為第一位準，如此，選擇電路101在第一脈衝期間和第二脈衝期間均選擇冗餘位址信號作為目標位址信號，即在一個更新週期均執行冗餘列位址更新。當一個更新週期中既有冗餘列位址，又有常規列位址時，則選通信號可在一個脈衝期間為第一位準，在另一個脈衝期間為第二位準，如在第一脈衝期間為第一位準，在第二脈衝期間為第二位準，此時，選擇電路101在第一脈衝期間選擇冗餘位址信號作為目標位址信號，在第二脈衝期間選擇常規位址信號作為目標位址信號，即在一個更新週期既執行常規列位址更新，又執行冗餘列位址更新。
可以理解的是，第一選擇模組201可以基於選通信號的第一位準，輸出冗餘位址信號；第二選擇模組202可以基於選通信號的第二位準，輸出常規位址信號，也就是說，選擇電路101可以基於選通信號的位準狀態，輸出對應的位址信號。如此，可以在每個脈衝期間輸出冗餘位址信號和常規位址信號中的一個，以完成更新，從而，可以在包含了第一脈衝期間和第二脈衝期間的更新週期內，分別完成對冗餘位址信號和常規位址信號的更新，從而節約了消耗，提高了性能。
在本發明的一些實施例中，如圖4所示，第一選擇模組201包括：第一及閘401和第一反相器402，第一及閘401的第一輸入端與第一反相器402的輸出端連接，第一反相器402的輸入端用於接收選通信號，第一及閘401的第二輸入端用於接收冗餘位址信號；第二選擇模組202包括第二及閘403，用於接收常規位址信號和選通信號；第三選擇模組203的輸入端分別與第一及閘401的輸出端和第二及閘403的輸出端連接，第三選擇模組203的輸出端與解碼電路102的輸入端連接。
本發明實施例中，選通信號的第一位準為低位準，即邏輯0；選通信號的第二位準為高位準，即邏輯1。若選通信號為邏輯0，第一反相器402將選通信號的邏輯0反相為邏輯1，第一及閘401對邏輯1和冗餘位址信號進行與運算，得到表徵為冗餘位址信號的第一中間信號a；第二及閘403對選通信號的邏輯0和常規位址信號進行與運算，得到置為邏輯0的第二中間信號b，即遮罩常規位址信號。若選通信號為邏輯1，第一反相器402將選通信號的邏輯1反相為邏輯0，第一及閘401對邏輯0和冗餘位址信號進行與運算，得到置為邏輯0的第一中間信號a，即遮罩冗餘位址信號；第二及閘403對選通信號的邏輯1和常規位址信號進行與運算，得到表徵為常規位址信號的第二中間信號b。
本發明實施例中，第二及閘403的輸入端還可以接收其他信號，以調節第二及閘403的輸出結果。
需要說明的是，第一反相器402的輸出端可以更換連接為第二及閘403的輸入端，此時，若選通信號為邏輯0時輸出常規位址信號，若選通信號為邏輯1時輸出冗餘位址信號。另一方面，第一及閘401和第二及閘403可以更換為或閘。上述變換都應涵蓋在本發明的保護範圍之內。
可以理解的是，通過第一及閘401、第一反相器402和第二及閘403，可以在選通信號為邏輯0時，遮罩常規位址信號，輸出冗餘位址信號；在選通信號為邏輯1時，遮罩冗餘位址信號，輸出常規位址信號。如此，實現了基於選通信號的位準狀態，輸出對應的位址信號，從而可以在包含了第一脈衝期間和第二脈衝期間的更新週期內，分別完成對冗餘位址信號和常規位址信號的更新，節約了消耗，提高了性能。
在本發明的一些實施例中，如圖5所示，第三選擇模組203包括：反或閘404和第二反相器405；其中，反或閘404的輸出端連接第二反相器405的輸入端；反或閘404的輸入端作為第三選擇模組203的輸入端，第二反相器405的輸出端作為第三選擇模組203的輸出端。
本發明實施例中，若選通信號為邏輯0，則第一中間信號a表徵為冗餘位址信號，第二中間信號b被置為邏輯0，即常規位址信號被遮罩，此時，反或閘404和第二反相器405對第一中間信號a和第二中間信號b進行或運算，得到並輸出冗餘位址信號作為目標位址信號。
若選通信號為邏輯1，則第一中間信號a被置為邏輯0，即冗餘位址信號被遮罩，第二中間信號b表徵為常規位址信號，此時，反或閘404和第二反相器405對第一中間信號a和第二中間信號b進行或運算，得到並輸出常規位址信號作為目標位址信號。
本發明實施例中，第二反相器405可對輸出的目標位址信號進行驅動，減少目標位址信號在傳輸中的衰減。
需要說明的是，若將第一及閘401和第二及閘403更換為或閘，則需要將反或閘404對應更換為反及閘，變換後的電路仍可基於選通信號的位準狀態，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號來輸出。上述變換都應涵蓋在本發明的保護範圍之內。
可以理解的是，通過第一及閘401、第一反相器402、第二及閘403、反或閘404和第二反相器405，可以基於選通信號的位準狀態，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號來輸出，從而可以在包含了第一脈衝期間和第二脈衝期間的更新週期內，分別完成對冗餘位址信號和常規位址信號的更新，節約了消耗，提高了性能。
在本發明的一些實施例中，如圖6所示，解碼電路102包括：致能模組204，與選擇電路101的輸出端連接，並用於接收致能信號，若致能信號為第二位準，則輸出接收到的目標位址信號；解碼器301，與致能模組204的輸出端連接，用於對目標位址信號進行解碼，以得到並輸出解碼信號。
本發明實施例中，致能模組204的第一輸入端與選擇電路101的輸出端連接，接收目標位址信號；致能模組204的第二輸入端接收致能信號，若致能信號為第二位準，則輸出接收到的目標位址信號。也就是說，致能模組204能夠根據致能信號的位準，控制目標位址信號的輸出。
本發明實施例中，解碼器301所輸出的解碼信號，可以表徵所要更新的列位址的位置資訊。根據解碼信號，更新模組可以確定並更新對應的列位址。
可以理解的是，致能模組204可以基於致能信號的位準，控制目標位址信號的輸出，如此，可以調整目標位址信號的時序，改善信號的時序狀態。
在本發明的一些實施例中，如圖7所示，致能模組204包括：反及閘406和第三反相器407；其中，反及閘406的第一輸入端作為致能模組204的第一輸入端，接收致能信號；反及閘的406第二輸入端作為致能模組204的第二輸入端，連接選擇電路101的輸出端；反及閘406的輸出端連接第三反相器407的輸入端；第三反相器407的輸出端作為致能模組204的輸出端，連接解碼器301。
本發明實施例中，反及閘406的輸入端接收致能信號和目標位址信號，致能信號的第二位準為高位準，即邏輯1。反及閘406和第三反相器407對致能信號和目標位址信號進行與運算。若致能信號為第二位準，即邏輯1，則第三反相器407輸出經過與運算後的目標位址信號；若致能信號為邏輯0，則第三反相器407輸出邏輯0，即目標位址信號被遮罩。
本發明實施例中，第三反相器407可對輸出的目標位址信號進行驅動，減少目標位址信號在傳輸中的衰減。
需要說明的是，反及閘406可以更換為反或閘，更換後，在致能信號為邏輯0時，輸出接收到的目標位址信號，如此，也可以根據致能信號的位準，控制目標位址信號的輸出。對應的，後續模組可以對目標位址信號進行識別，若目標位址信號恒為邏輯1，則判定其為無效信號，不執列位址更新操作。上述變換都應涵蓋在本發明的保護範圍之內。
可以理解的是，反及閘406和第三反相器407可以對致能信號和目標位址信號進行與運算，在致能信號為邏輯1時輸出目標位址信號，而在致能信號為邏輯0時將目標位址信號遮罩。如此，實現了基於致能信號的位準，控制目標位址信號的輸出，從而可以調整目標位址信號的時序，改善信號的時序狀態。
在本發明的一些實施例中，如圖8所示，第二反相器405的輸出端作為選擇電路101的輸出端，連接到反及閘406的第二輸入端。
本發明實施例中，第一及閘401的輸入端接收冗餘位址信號和選通信號的反相信號，第二及閘403接收常規位址信號和選通信號，第一及閘401的輸出端和第二及閘403的輸出端分別連接到反或閘404的兩個輸入端。當選通信號為邏輯0時，第二反相器405將冗餘位址信號作為目標位址信號輸出到反及閘406的第一輸入端；當選通信號為邏輯1時，第二反相器405將常規位址信號作為目標位址信號輸出到反及閘406的第一輸入端。如此，在一個更新週期中的各個脈衝期間中，可以通過控制選通信號的位準，實現對冗餘行位址或常規行位址的更新。
反及閘406的第一輸入端接收目標位址信號，反及閘406的第二輸入端接收致能信號。當致能信號為邏輯1時，第三反相器407將目標位址信號輸出到解碼器301以進行解碼。如此，可以通過致能信號來調整目標位址信號的時序，改善信號的時序狀態。
圖9是本發明實施例提供的位址更新方法的一個可選的流程示意圖，將結合圖9示出的步驟進行說明。
S101、分別獲取選通信號、冗餘位址信號和常規位址信號。
本發明實施例中，選擇電路101可以分別獲取選通信號、冗餘位址信號和常規位址信號。其中，冗餘位址信號可以對應冗餘列位址，常規位址信號可以對應常規列位址。
S102、在第一脈衝期間和第二脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號；第一脈衝期間和第二脈衝期間屬於同一個更新週期，第二脈衝期間晚於第一脈衝期間。
本發明實施例中，脈衝期間表征了更新狀態，在脈衝期間可對應執行一次位址更新。也就是說，選擇電路101可以在第一脈衝期間和第二脈衝期間，分別對冗餘列位址和常規列位址中的一個進行更新，如此，可以在一個更新週期內，分別完成對冗餘位址信號和常規位址信號的更新。
S103、對目標位址信號進行解碼，得到並輸出解碼信號。
本發明實施例中，解碼電路102可以對目標位址信號進行解碼，得到並輸出解碼信號。解碼信號表徵了所要更新的列位址的位置資訊。根據解碼信號，可以確定並更新對應的列位址。
可以理解的是，本發明實施例可以在第一脈衝期間和第二脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號，以進行解碼。由於第一脈衝期間和第二脈衝期間同屬於一個更新週期，一個脈衝期間可以執行一次位址更新，因此，本發明實施例可以在一個更新週期內完成對常規列位址和冗餘列位址的更新，即採用一套電路便完成了對兩種列位址的更新，從而節約了消耗，提高了性能。
在本發明的一些實施例中，可以通過S1031來實現圖9示出的S103，將結合各步驟進行說明。
S1031、若所獲取的致能信號為第二位準，則對目標位址信號進行解碼，以得到並輸出解碼信號。
本發明實施例中，致能模組204能夠根據致能信號的位準，控制目標位址信號的輸出。參考圖6，致能模組204的第二輸入端接收致能信號，若致能信號為第二位準，則致能模組204輸出接收到的目標位址信號到解碼器301；解碼器301對目標位址信號解碼並輸出解碼信號。
可以理解的是，基於致能信號的位準，控制目標位址信號的輸出，如此，可以調整目標位址信號的時序，改善信號的時序狀態。
在本發明的一些實施例中，更新週期中還包括：第三脈衝期間；圖9示出的S101之後還包括S104，將結合各步驟進行說明。
S104、在第三脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號。
在本發明實施例中，一個更新週期中還可以包括更多的脈衝期間（如第三脈衝期間）。對應的，選擇電路101可以在第三脈衝期間，基於選通信號，分別選擇冗餘位址信號和常規位址信號中的一個作為目標位址信號。
可以理解的是，本發明實施例中的一個更新週期可以包括兩個以上脈衝期間，對應的更新模式為多脈衝更新。
在本發明的一些實施例中，可以通過圖10示出的S1021~S1022來實現圖9示出的S102，將結合各步驟進行說明。
S1021、若選通信號具有第一位準，則輸出冗餘位址信號作為目標位址信號。
在本發明實施例中，選擇電路101可以在選通信號具有第一位準時，輸出冗餘位址信號作為目標位址信號。
S1022、若選通信號具有第二位準，則輸出常規位址信號作為目標位址信號。
在本發明實施例中，選擇電路101可以在選通信號具有第二位準時，輸出常規位址信號作為目標位址信號。
需要說明的是，第一位準和第二位準分別為高位準或低位準。選擇電路101可以通過及閘或者或閘，來實現基於選通信號的位準狀態，選擇目標位址信號的過程，在此不做限制。
可以理解的是，基於選通信號的位準狀態，輸出對應的位址信號。如此，可以在每個脈衝期間輸出冗餘位址信號和常規位址信號中的一個，以完成更新，從而，可以在包含了第一脈衝期間和第二脈衝期間的更新週期內，分別完成對冗餘位址信號和常規位址信號的更新，從而節約了消耗，提高了性能。
在本發明的一些實施例中，第一位準表徵邏輯0；可以通過圖11示出的S201~S203來實現圖10示出的1021，將結合各步驟進行說明。
S201、將選通信號的第一位準反相，並和冗餘位址信號進行與運算，得到表徵為冗餘位址信號的第一中間信號。
本發明實施例中，參考圖5，選擇電路101可以通過第一反相器402將選通信號的邏輯0反相為邏輯1；而後，通過第一及閘401對邏輯1和冗餘位址信號進行與運算，得到表徵為冗餘位址信號的第一中間信號a。
S202、對選通信號的第一位準和常規位址信號進行與運算，得到置為第一位準的第二中間信號。
本發明實施例中，參考圖5，選擇電路101可以通過第二及閘403對選通信號的邏輯0和常規位址信號進行與運算，得到置為邏輯0的第二中間信號b，即遮罩常規位址信號。
S203、對表徵為冗餘位址信號的第一中間信號和置為第一位準的第二中間信號進行或運算，得到表徵為冗餘位址信號的目標位址信號。
本發明實施例中，參考圖5，選擇電路101可以通過反或閘404和第二反相器405對第一中間信號a和第二中間信號b進行或運算，得到並輸出冗餘位址信號作為目標位址信號。
在本發明的一些實施例中，第二位準表徵邏輯1；可以通過圖12示出的S301~S303來實現圖10示出的1022，將結合各步驟進行說明。
S301、將選通信號的第二位準反相，並和冗餘位址信號進行與運算，得到置為第一位準的第一中間信號。
本發明實施例中，參考圖5，選擇電路101可以通過第一反相器402將選通信號的邏輯1反相為邏輯0，第一及閘401對邏輯0和冗餘位址信號進行與運算，得到置為邏輯0的第一中間信號a，即遮罩冗餘位址信號。
S302、對選通信號的第二位準和常規位址信號進行與運算，得到表徵為常規位址信號的第二中間信號。
本發明實施例中，參考圖5，選擇電路101可以通過第二及閘403對選通信號的邏輯1和常規位址信號進行與運算，得到表徵為常規位址信號的第二中間信號b。
S303、對置為第一位準的第一中間信號和表徵為常規位址信號的第二中間信號進行或運算，得到表徵為常規位址信號的目標位址信號。
本發明實施例中，參考圖5，選擇電路101可以通過反或閘404和第二反相器405對第一中間信號a和第二中間信號b進行或運算，得到並輸出常規位址信號作為目標位址信號。
可以理解的是，通過第一及閘401、第一反相器402、第二及閘403、反或閘404和第二反相器405，可以基於選通信號的位準狀態，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號來輸出，從而可以在包含了第一脈衝期間和第二脈衝期間的更新週期內，分別完成對冗餘位址信號和常規位址信號的更新，節約了消耗，提高了性能。
在本發明的一些實施例中，第二位準表徵邏輯1；可以通過圖13示出的S401~S403來實現上述實施例中的1031，將結合各步驟進行說明。
S401、對目標位址信號和所獲取的致能信號進行與運算，若致能信號為第二位準，則輸出目標位址信號到解碼器。
本發明實施例中，參考圖7，當致能信號為邏輯1時，致能模組204可以通過反及閘406和第三反相器407對致能信號和目標位址信號進行與運算。若致能信號為第二位準，即邏輯1，則第三反相器407輸出經過與運算後的目標位址信號；若致能信號為邏輯0，則第三反相器407輸出邏輯0，即目標位址信號被遮罩。
S402、通過解碼器對目標位址信號進行解碼，以得到並輸出解碼信號。
本發明實施例中，解碼器301可以對目標位址信號進行解碼，得到並輸出解碼信號。
可以理解的是，通過反及閘406和第三反相器407可以對致能信號和目標位址信號進行與運算，如此，可以在致能信號為邏輯1時輸出目標位址信號，而在致能信號為邏輯0時將目標位址信號遮罩，實現了基於致能信號的位準，控制目標位址信號的輸出，從而可以調整目標位址信號的時序，改善信號的時序狀態。
本發明實施例還提供了一種記憶體80，如圖14所示，記憶體80包括了前述實施例的位址更新電路10，從而能夠節約消耗，提高性能。
在本發明的一些實施例中，圖14示出的記憶體80至少包括動態隨機存取記憶體DRAM。
本發明實施例還提供了一種電子設備90，如圖15所示，電子設備90包括記憶體80。
需要說明的是，在本發明中，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者裝置不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者裝置所固有的要素。在沒有更多限制的情況下，由語句“包括一個……”限定的要素，並不排除在包括該要素的過程、方法、物品或者裝置中還存在另外的相同要素。
上述本發明實施例序號僅僅為了描述，不代表實施例的優劣。本發明所提供的幾個方法實施例中所揭露的方法，在不衝突的情況下可以任意組合，得到新的方法實施例。本發明所提供的幾個產品實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的產品實施例。本發明所提供的幾個方法或設備實施例中所揭露的特徵，在不衝突的情況下可以任意組合，得到新的方法實施例或設備實施例。
以上所述，僅為本發明的具體實施方式，但本發明的保護範圍並不局限於此，任何熟悉本技術領域的技術人員在本發明揭露的技術範圍內，可輕易想到變化或替換，都應涵蓋在本發明的保護範圍之內。因此，本發明的保護範圍應以所述申請專利範圍的保護範圍為准。
10:位址更新電路 80:記憶體 90:電子設備 101:選擇電路 102:解碼電路 201:第一選擇模組 202:第二選擇模組 203:第三選擇模組 204:致能模組 301:解碼器 401:第一及閘 402:第一反相器 403:第二及閘 404:反或閘 405:第二反相器 406:反及閘 407:第三反相器 a:第一中間信號 b:第二中間信號 S101、S102、S103、S104、S201、S202、S203、S301、S302、S303、S401、S402、S403、S1031、S1021、S1022:步驟
圖1是本發明實施例提供的一種位址更新電路的結構示意圖一；
圖2是本發明實施例提供的一種位址更新電路的分析示意圖；
圖3是本發明實施例提供的一種位址更新電路的結構示意圖二；
圖4是本發明實施例提供的一種位址更新電路的結構示意圖三；
圖5是本發明實施例提供的一種位址更新電路的結構示意圖四；
圖6是本發明實施例提供的一種位址更新電路的結構示意圖五；
圖7是本發明實施例提供的一種位址更新電路的結構示意圖六；
圖8是本發明實施例提供的一種位址更新電路的結構示意圖七；
圖9是本發明實施例提供的一種位址更新方法的流程圖一；
圖10是本發明實施例提供的一種位址更新方法的流程圖二；
圖11是本發明實施例提供的一種位址更新方法的流程圖三；
圖12是本發明實施例提供的一種位址更新方法的流程圖四；
圖13是本發明實施例提供的一種位址更新方法的流程圖五；
圖14是本發明實施例提供的一種記憶體的結構示意圖；
圖15是本發明實施例提供的一種電子設備的結構示意圖。
10:位址更新電路
101:選擇電路
102:解碼電路

Claims (10)

  1. 一種位址更新電路，其中所述電路包括：選擇電路和解碼電路；其中， 所述選擇電路用於獲取選通信號、冗餘位址信號和常規位址信號，且用於在第一脈衝期間和第二脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號；所述第一脈衝期間和所述第二脈衝期間屬於同一個更新週期，所述第二脈衝期間晚於所述第一脈衝期間； 所述解碼電路，用於對所述目標位址信號進行解碼，得到並輸出解碼信號。
  2. 根據請求項1所述的位址更新電路，其中所述選擇電路包括： 第一選擇模組，用於接收所述冗餘位址信號和所述選通信號，若所述選通信號具有第一位準，則輸出所述冗餘位址信號； 第二選擇模組，用於接收所述常規位址信號和所述選通信號，若所述選通信號具有第二位準，則輸出所述常規位址信號； 其中，所述第一選擇模組包括第一及閘和第一反相器，所述第一及閘的第一輸入端與所述第一反相器的輸出端連接，所述第一反相器的輸入端用於接收所述選通信號，所述第一及閘的第二輸入端用於接收所述冗餘位址信號； 其中，所述第二選擇模組包括第二及閘，用於接收所述常規位址信號和所述選通信號； 所述選擇電路還包括：第三選擇模組；所述第三選擇模組的輸入端分別與所述第一及閘的輸出端和所述第二及閘的輸出端連接，所述第三選擇模組的輸出端與所述解碼電路的輸入端連接； 其中，所述第三選擇模組包括：反或閘和第二反相器； 所述反或閘的輸出端連接所述第二反相器的輸入端； 所述反或閘的輸入端作為所述第三選擇模組的輸入端，所述第二反相器的輸出端作為所述第三選擇模組的輸出端。
  3. 根據請求項1或2所述的位址更新電路，其中所述解碼電路包括： 致能模組，與所述選擇電路的輸出端連接，並用於接收致能信號，若所述致能信號為第二位準，則輸出接收到的所述目標位址信號； 解碼器，與所述致能模組的輸出端連接，用於對所述目標位址信號進行解碼，以得到並輸出所述解碼信號； 其中，所述致能模組包括：反及閘和第三反相器； 所述反及閘的第一輸入端作為所述致能模組的第一輸入端，接收所述致能信號；所述反及閘的第二輸入端作為所述致能模組的第二輸入端，連接所述選擇電路的輸出端； 所述反及閘的輸出端連接所述第三反相器的輸入端； 所述第三反相器的輸出端作為所述致能模組的輸出端，連接所述解碼器。
  4. 根據請求項1或2所述的位址更新電路，其中所述更新週期中還包括：第三脈衝期間； 所述選擇電路，還用於在所述第三脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號。
  5. 一種位址更新方法，其中所述方法包括： 分別獲取選通信號、冗餘位址信號和常規位址信號； 在第一脈衝期間和第二脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號；所述第一脈衝期間和所述第二脈衝期間屬於同一個更新週期，所述第二脈衝期間晚於所述第一脈衝期間； 對所述目標位址信號進行解碼，得到並輸出解碼信號。
  6. 根據請求項5所述的位址更新方法，其中所述對所述目標位址信號進行解碼，得到並輸出解碼信號，包括： 若所獲取的致能信號為第二位準，則對所述目標位址信號進行解碼，以得到並輸出所述解碼信號； 和/或， 其中，所述更新週期中還包括：第三脈衝期間；所述方法還包括： 在所述第三脈衝期間，基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號。
  7. 根據請求項5或6所述的位址更新方法，其中所述基於所述選通信號，分別選擇所述冗餘位址信號和所述常規位址信號中的一個作為目標位址信號，包括： 若所述選通信號具有第一位準，則輸出所述冗餘位址信號作為所述目標位址信號；或者， 若所述選通信號具有第二位準，則輸出所述常規位址信號作為所述目標位址信號； 其中，所述第一位準表徵邏輯0；所述若所述選通信號具有第一位準，則輸出所述冗餘位址信號作為所述目標位址信號，包括： 將所述選通信號的第一位準反相，並和所述冗餘位址信號進行與運算，得到表徵為所述冗餘位址信號的第一中間信號； 對所述選通信號的第一位準和所述常規位址信號進行與運算，得到置為第一位準的第二中間信號； 對所述表徵為所述冗餘位址信號的第一中間信號和所述置為第一位準的第二中間信號進行或運算，得到表徵為所述冗餘位址信號的所述目標位址信號； 和/或， 其中，所述第二位準表徵邏輯1；所述若所述選通信號具有第二位準，則輸出所述常規位址信號作為所述目標位址信號，包括： 將所述選通信號的第二位準反相，並和所述冗餘位址信號進行與運算，得到置為第一位準的第一中間信號； 對所述選通信號的第二位準和所述常規位址信號進行與運算，得到表徵為所述常規位址信號的第二中間信號； 對所述置為第一位準的第一中間信號和所述表徵為所述常規位址信號的第二中間信號進行或運算，得到表徵為所述常規位址信號的所述目標位址信號。
  8. 根據請求項6所述的位址更新方法，其中所述第二位準表徵邏輯1；所述若所獲取的致能信號為第二位準，則對所述目標位址信號進行解碼，以得到並輸出所述解碼信號，包括： 對所述目標位址信號和所獲取的致能信號進行與運算，若所述致能信號為第二位準，則輸出所述目標位址信號到解碼器； 通過所述解碼器對所述目標位址信號進行解碼，以得到並輸出所述解碼信號。
  9. 一種記憶體，其中所述記憶體包括如請求項1至7任一項所述的位址更新電路。
  10. 一種電子設備，其中所述電子設備包括如請求項9所述的記憶體。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3736779B2 (ja) * 1998-02-26 2006-01-18 株式会社日立製作所 ダイナミック型ｒａｍ
JP2000048567A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000285694A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置を搭載する半導体集積回路装置
KR20150026227A (ko) * 2013-09-02 2015-03-11 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102471525B1 (ko) * 2016-06-01 2022-11-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 리프레쉬 방법
US9805782B1 (en) * 2017-02-02 2017-10-31 Elite Semiconductor Memory Technology Inc. Memory device capable of determining candidate wordline for refresh and control method thereof
US10490250B1 (en) * 2018-08-14 2019-11-26 Micron Technology, Inc. Apparatuses for refreshing memory of a semiconductor device

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