TW202301615A - 電子封裝件及其製法 - Google Patents

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Abstract

一種電子封裝件，係將電子元件及被動元件配置於封裝模組中，再將該封裝模組及複數導電柱嵌埋於封裝層中，因而後續製程之封裝層內無需額外增加佈設該被動元件之空間，以利於控制封裝層內之佈設空間，有效縮減該電子封裝件之體積。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝製程，尤指一種電子封裝件及其製法。
為了確保電子產品和通信設備的持續小型化和多功能性，半導體封裝需朝尺寸微小化發展，以利於多引腳之連接，並具備高功能性。例如，於先進製程封裝中，常用的封裝型式如2.5D封裝製程、扇出(Fan-Out)佈線配合嵌埋橋接(Embedded Bridge)元件之製程(簡稱FO-EB)等，且FO-EB相對於2.5D封裝製程係具有低成本及材料供應商多等優勢。
圖1係習知FO-EB之半導體封裝件1之剖面示意圖。該半導體封裝件1係於一具有線路層140之基板結構14上設置第一半導體晶片11(藉由黏膠12)、被動元件19與複數導電柱13，再以一第一封裝層15包覆該半導體晶片11、被動元件19與該些導電柱13，之後於該第一封裝層15上形成一電性連接該第一半導體晶片11與該些導電柱13之線路結構10，以於該線路結構10上設置複數電性連接該線路結構10之第二半導體晶片16，並以一第二封裝層18包覆該些第二半導體晶片16，其中，該線路層140與該線路結構10係採用扇出型重佈線路層 (redistribution layer，簡稱RDL)之規格，且該第一半導體晶片11係作為嵌埋於該第一封裝層15中之橋接元件(Bridge die)，以電性橋接兩相鄰之第二半導體晶片16。
習知半導體封裝件1中，係以該基板結構14藉由複數銲球17接置於一電路板1a上，且該些導電柱13係電性連接該線路層140。
再者，該被動元件19可提供該第一半導體晶片11較佳的保護，且因該被動元件19鄰近該第一半導體晶片11，使該半導體封裝件1具有穩壓穩流的作用，並藉由該被動元件19之設置，可減少該第一封裝層15的體積，以減少應力的發生。
然而，習知半導體封裝件1中，該被動元件19獨立設於該基板結構14上，將佔用該基板結構14之上方之佈設空間，因而不利於縮減該半導體封裝件1之體積。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：封裝層；封裝模組，係嵌埋於該封裝層中，且該封裝模組係包含有至少一第一電子元件、至少一被動元件、及一包覆該第一電子元件之包覆層，其中，該被動元件係嵌埋於該包覆層中及/或結合於該第一電子元件上；複數導電柱，係嵌埋於該封裝層中；以及線路結構，係設於該封裝層上以電性連接該第一電子元件、複數導電柱及該被動元件。
本發明亦提供一種電子封裝件之製法，係包括：提供一封裝模組，其包含有至少一第一電子元件、至少一被動元件、及一包覆該第一電子元件之包覆層，其中，該被動元件係嵌埋於該包覆層中及/或結合於該第一電子元件上；將該封裝模組設於一承載件上，且該承載件上係形成有複數導電柱；形成封裝層於該承載件上，以令該封裝層包覆該封裝模組與該複數導電柱；形成線路結構於該封裝層上，以令該線路結構電性連接該第一電子元件、複數導電柱及該被動元件；以及移除該承載件。
前述之電子封裝件及其製法中，該被動元件係相對位於該第一電子元件之側面。
前述之電子封裝件及其製法中，該被動元件係疊合於該第一電子元件上。
前述之電子封裝件及其製法中，復包括於該線路結構上配置複數第二電子元件，且令該複數第二電子元件電性連接該線路結構。例如，該第一電子元件係作為橋接元件，以電性橋接該複數第二電子元件之相鄰兩者。
前述之電子封裝件及其製法中，該封裝層與該包覆層之間係形成有交界面。
前述之電子封裝件及其製法中，該被動元件係電性連接該第一電子元件。
由上可知，本發明之電子封裝件及其製法中，主要藉由將該被動元件配置於該封裝模組中，因而該封裝層內無需額外增加佈設該被動元件之空間，以利於控制該封裝層內之佈設空間，故相較於習知技術，本發明之製法有利於縮減該電子封裝件之體積。
1:半導體封裝件
1a:電路板
10,20:線路結構
11:第一半導體晶片
12:黏膠
13,23:導電柱
14:基板結構
140:線路層
15,25:第一封裝層
16:第二半導體晶片
17:銲球
18,28:第二封裝層
19,29,39:被動元件
2,3:電子封裝件
2a,3a:封裝模組
200:介電層
201:線路重佈層
202:電性接觸墊
21,31:第一電子元件
21a:作用面
21b,31b:非作用面
21c:側面
210,310:電極墊
211:導電體
22:包覆層
23a,23b:端面
24:導電元件
240:線路部
25a:第一表面
25b:第二表面
26:第二電子元件
260:底膠
27:導電凸塊
270:凸塊底下金屬層
390:電極部
9:承載板
9a:晶種層
9b:金屬層
90:離型層
91:絕緣層
L:切割路徑
S:交界面
圖1係為習知半導體封裝件之剖面示意圖。
圖2A至圖2G係為本發明之電子封裝件之製法之剖視示意圖。
圖3係為本發明之電子封裝件之另一實施例之剖視示意圖。
圖3-1係為圖3之局部上視示意圖。
圖3A、圖3B及圖3C係為圖3之其它不同態樣之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2G圖係為本發明之電子封裝件2之製法的剖面示意圖。
如圖2A所示，提供一封裝模組2a，其包含有第一電子元件21、一包覆該第一電子元件21之包覆層22及至少一嵌埋於該包覆層22中之被動元件29。
所述之第一電子元件21係為主動元件，如半導體晶片，其具有相對之作用面21a與非作用面21b，該作用面21a具有複數電極墊210，且該電極墊210上係結合並電性連接複數導電體211。例如，該導電體211係為如導電線路、銲球之圓球狀、或如銅柱、銲錫凸塊等金屬材之柱狀、或銲線機製作之釘狀(stud)導電件，但不限於此。
所述之包覆層22係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，且令該導電體211外露於該包覆層22。
所述之被動元件29係例如電阻、電容及電感，其間隔設於該第一電子元件21之側面21c旁並外露於該包覆層22。
如圖2B所示，提供一具有晶種層9a之承載板9，且該承載板9上係藉由該晶種層9a形成有複數導電柱23。接著，將該封裝模組2a設於該承載板9上。
於本實施例中，該承載板9例如為半導體材質(如矽或玻璃)之板體，其上以例如塗佈方式依序形成有一離型層90、如鈦/銅之金屬層9b與一如介電材或防銲材之絕緣層91，以供該晶種層9a設於該絕緣層91上。
再者，該封裝模組2a以其包覆層22設於該承載板9之絕緣層91上，且令該導電體211與該被動元件29外露於該包覆層22。
又，形成該導電柱23之材質係為如銅之金屬材或銲錫材，且形成該晶種層9a之材質係例如鈦/銅。
如圖2C所示，形成一第一封裝層25於該承載板9之絕緣層91上，以令該第一封裝層25包覆該封裝模組2a與該些導電柱23，其中，該第一封裝層25係具有相對之第一表面25a與第二表面25b，且令該被動元件29、該導電體211之端面與該導電柱23之端面23a外露於該第一封裝層25之第一表面25a，以及令該第一封裝層25以其第二表面25b結合至該承載板9之絕緣層91上。
再者，可藉由整平製程，使該第一封裝層25之第一表面25a齊平該被動元件29之表面、該導電柱23之端面23a與該導電體211之表面，以令該被動元件29、該導電柱23之端面23a與該導電體211之表面外露於該第一封裝層25之第一表面25a。例如，該整平製程係藉由研磨方式，移除該被動元件29之部分材質、該導電柱23之部分材質、該導電體211之部分材質與該第一封裝層25之部分材質。
又，該些導電柱23之另一端面23b(忽略該晶種層9a)亦可大致齊平該第一封裝層25之第二表面25b。
另外，因不同製程步驟，故該包覆層22與該第一封裝層25之間係形成有交界面S。
如圖2D所示，形成一線路結構20於該第一封裝層25之第一表面25a上，且令該線路結構20電性連接該被動元件29、該導電柱23與該導電體211。
於本實施例中，該線路結構20係包括複數介電層200及設於該介電層200上之複數線路重佈層(redistribution layer，簡稱RDL)201，且最外層之介電層200可作為防銲層，且令最外層之線路重佈層201外露於該防銲層，俾供作為電性接觸墊202，如微墊(micro pad，俗稱μ-pad)。或者，該線路結構20亦可僅包括單一介電層200及單一線路重佈層201。
再者，形成該線路重佈層201之材質係為銅，且形成該介電層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材、或如綠漆、油墨等之防銲材。
如圖2E所示，設置至少一第二電子元件26於該線路結構20上，再以一第二封裝層28包覆該第二電子元件26。
於本實施例中，該第二電子元件26係為主動元件、被動元件或其二者組合，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感，並無特別限制。於本實施例中，該第一電子元件21係作為橋接元件(Bridge die)，以電性橋接兩相鄰之第二電子元件26。
再者，該第二電子元件26係藉由複數導電凸塊27(如銲錫凸塊、銅凸塊)電性連接該電性接觸墊202，且該第二封裝層28可同時包覆該第二電子元件26與該些導電凸塊27。於本實施例中，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)270於該電性接觸墊202上，以利於結合該導電凸塊27。
又，該第二封裝層28係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、如環氧樹脂(epoxy)之封裝膠體或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該第一線路結構20上。應可理解地，形成該包覆層22、第一封裝層25及第二封裝層28之材質可相同或相異。
另外，亦可先形成底膠260於該第二電子元件26與該線路結構20之間以包覆該些導電凸塊27，再形成該第二封裝層28以包覆該底膠260與該第二電子元件26。
如圖2F所示，移除該承載板9及其上之離型層90與金屬層9b，並保留該絕緣層91。
於本實施例中，於剝離該離型層90時，藉由該金屬層9b作為阻障之用，以避免破壞該絕緣層91，且待移除該承載板9及其上之離型層90後，再以蝕刻方式移除該金屬層9b。
如圖2G所示，形成一線路部240於該絕緣層91上以電性連接該導電柱23，再沿如圖2F所示之切割路徑L進行切單製程，以獲取所需之電子封裝件2。
於本實施例中，該絕緣層91係藉由雷射方式形成有複數開孔，以令該些導電柱23之端面23b及該第一封裝層25之部分第二表面25b外露於該些開孔，俾供結合該線路部240。例如，該線路部240係為凸塊底下金屬層(UBM)，以結合如複數銲錫凸塊或銲球(其規格為C4型)之導電元件24。應可理解地，該線路部亦可藉由RDL製程形成於該絕緣層91上，以結合該導電元件24或UBM。
再者，可藉由整平製程，如研磨方式，移除該第二封裝層28之部分材質，使該第二封裝層28之上表面齊平該第二電子元件26之表面，以令該第二電子元件26外露於該第二封裝層28。
又，藉由提供具有絕緣層91之承載板9，以於移除該承載板9後，可利用該絕緣層91形成該線路部240，因而無需再佈設介電層，故能節省製程時間與製程步驟，以達到降低製程成本之目的。
另外，如圖3及圖3-1所示之電子封裝件3，其於該封裝模組3a中，該被動元件29亦可疊合於該第一電子元件21之作用面21a上。應可理解，該被動元件29可埋入該線路結構20之介電層200中，如圖3A所示，且省略該導電體211之製作，使該第一電子元件21之作用面21a齊平該包覆層22；或者，如圖3B所示，該被動元件39之電極部390可電性連接該第一電子元件21之電極墊310；亦或，如圖3C所示，該第一電子元件31之非作用面31b可齊平該包覆層22(或該第一封裝層25之第二表面25b)。
因此，本發明之製法中，主要藉由將該被動元件29,39配置於該封裝模組2a,3a中，因而該第一封裝層25內無需額外增加佈設該被動元件29,39之空間，以利於控制該第一封裝層25內之佈設空間，故相較於習知技術，本發明有利於縮減該電子封裝件2,3之體積。
本發明亦提供一種電子封裝件2,3，其包括：一第一封裝層25、一封裝模組2a,3a、複數導電柱23以及一線路結構20。
所述之第一封裝層25係具有相對之第一表面25a與第二表面25b。
所述之封裝模組2a,3a係嵌埋於該第一封裝層25中，且該封裝模組2a,3a係包含有第一電子元件21、至少一被動元件29,39、及一包覆該第一電子元件21之包覆層22，該被動元件29,39係嵌埋於該包覆層22中及/或結合於該第一電子元件21上，且該第一電子元件21上係結合並電性連接複數導電體211，其中，該導電體211係嵌埋於該包覆層22中，且令該被動元件29,39之表面及該導電體211之表面外露於該第一封裝層25之第一表面25a。
所述之導電柱23係嵌埋於該第一封裝層25中，且令該導電柱23之端面23a外露於該第一封裝層25之第一表面25a。
所述之線路結構20係設於該第一封裝層25之第一表面25a上且電性連接該被動元件29,39、該導電柱23與該導電體211。
於一實施例中，該被動元件29係相對位於該第一電子元件21之側面21c。
於一實施例中，該被動元件29,39係疊合於該第一電子元件21上。
於一實施例中，該線路結構20上係配置複數第二電子元件26，以令該第二電子元件26電性連接該線路結構20。例如，該第一電子元件21係作為橋接元件，以電性橋接該複數第二電子元件26之相鄰兩者。
於一實施例中，該第一封裝層25與該包覆層22之間係形成有交界面S。
於一實施例中，該被動元件39係電性連接該第一電子元件21。
綜上所述，本發明之電子封裝件及其製法，係藉由該封裝模組配置有被動元件，因而該第一封裝層內無需額外增加佈設該被動元件之空間，以利於控制該第一封裝層內之佈設空間，故本發明之製法有利於縮減該電子封裝件之體積。另外，因被動元件鄰近第一電子元件使該封裝件具有穩壓穩流的作用。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
2a:封裝模組
20:線路結構
21:第一電子元件
211:導電體
22:包覆層
23:導電柱
23b:端面
24:導電元件
240:線路部
25:第一封裝層
26:第二電子元件
27:導電凸塊
28:第二封裝層
29:被動元件
91:絕緣層

Claims (14)

  1. 一種電子封裝件，係包括：
    封裝層；
    封裝模組，係嵌埋於該封裝層中，且該封裝模組係包含有至少一第一電子元件、至少一被動元件、及一包覆該第一電子元件之包覆層，其中，該被動元件係嵌埋於該包覆層中及/或結合於該第一電子元件上；
    複數導電柱，係嵌埋於該封裝層中；以及
    線路結構，係設於該封裝層上以電性連接該第一電子元件、複數導電柱及該被動元件。
  2. 如請求項1所述之電子封裝件，其中，該被動元件係相對位於該第一電子元件之側面。
  3. 如請求項1所述之電子封裝件，其中，該被動元件係疊合於該第一電子元件上。
  4. 如請求項1所述之電子封裝件，其中，該線路結構上係配置複數第二電子元件，且令該複數第二電子元件電性連接該線路結構。
  5. 如請求項4所述之電子封裝件，其中，該第一電子元件係作為橋接元件，以電性橋接該複數第二電子元件之相鄰兩者。
  6. 如請求項1所述之電子封裝件，其中，該封裝層與該包覆層之間係形成有交界面。
  7. 如請求項1所述之電子封裝件，其中，該被動元件係電性連接該第一電子元件。
  8. 一種電子封裝件之製法，係包括：
    提供一包含有至少一第一電子元件、至少一被動元件、及一包覆該第一電子元件之包覆層的封裝模組，其中，該被動元件係嵌埋於該包覆層中及/或結合於該第一電子元件上；
    將該封裝模組設置於一承載件上，其中，該承載件上係形成有複數導電柱；
    形成封裝層於該承載件上，以令該封裝層包覆該封裝模組與該複數導電柱；
    形成線路結構於該封裝層上，以令該線路結構電性連接該第一電子元件、複數導電柱及該被動元件；以及
    移除該承載件。
  9. 如請求項8所述之電子封裝件之製法，其中，該被動元件係相對位於該第一電子元件之側面。
  10. 如請求項8所述之電子封裝件之製法，其中，該被動元件係疊合於該第一電子元件上。
  11. 如請求項8所述之電子封裝件之製法，復包括於該線路結構上配置複數第二電子元件，且令該複數第二電子元件電性連接該線路結構。
  12. 如請求項11所述之電子封裝件之製法，其中，該第一電子元件係作為橋接元件，以電性橋接該複數第二電子元件之相鄰兩者。
  13. 如請求項8所述之電子封裝件之製法，其中，該封裝層與該包覆層之間係形成有交界面。
  14. 如請求項8所述之電子封裝件之製法，其中，該被動元件係電性連接該第一電子元件。
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