TW202249251A - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置及其製造方法。半導體裝置包括著陸墊以及設置於著陸墊上且與著陸墊電性連接的電容器。電容器包括圓柱形底電極、介電層以及頂電極。圓柱形底電極設置於著陸墊上且與著陸墊接觸，其中圓柱形底電極的內表面包括多個凸部，且圓柱形底電極的外表面包括多個凹部。介電層共形地設置在圓柱形底電極的內表面及外表面上，且覆蓋圓柱形底電極的多個凸部及多個凹部。頂電極共形地設置在圓柱形底電極的內表面及外表面上方的介電層上。

Description

半導體裝置及其製造方法
本發明係有關於一種半導體裝置，且特別是有關於一種增加電容密度的電容器的半導體裝置及其製造方法。
在傳統動態隨機存取記憶體(dynamic random-access memory，DRAM)中，電容器是作為儲存數位資料的儲存單元。舉例來說，寫入儲存單元的數位資料是藉由對電容器進行充電及放電步驟來執行的。眾所周知，增加金屬-絕緣體-金屬(metal-insulator-metal，MIM)電容器的電容即可以提高DRAM電容密度。
本發明提供一種半導體裝置及其製造方法，從而可顯著增加半導體器件中電容器的表面積，以增加其電容。
本發明提供一種半導體裝置，其包括著陸墊以及電容器。電容器設置於著陸墊上且與著陸墊電性連接，其中電容器包括圓柱形底電極、介電層以及頂電極。圓柱形底電極設置於著陸墊上且與著陸墊接觸，其中圓柱形底電極的內表面包括多個凸部，且圓柱形底電極的外表面包括多個凹部。介電層共形地設置在圓柱形底電極的內表面及外表面上，且覆蓋圓柱形底電極的多個凸部及多個凹部。頂電極共形地設置在圓柱形底電極的內表面及外表面上方的介電層上。
本發明更提供一種半導體裝置的製造方法。其方法包括下列步驟。提供著陸墊。交替地形成支撐層及氧化層於著陸墊上。圖案化支撐層及氧化層，以形成圓柱形開口，其中支撐層被圖案化以形成支撐結構。形成多個島狀結構於支撐結構與氧化層上及圓柱形開口的側壁上。共形地形成導電層於多個島狀結構上及圓柱形開口內。圖案化導電層以形成圓柱形底電極，其中圓柱形底電極的內表面包括多個凸部，且圓柱形底電極的外表面包括多個凹部。剝離氧化層並移除未被支撐結構覆蓋的多個島狀結構。共形地形成介電層於圓柱形底電極的內表面及外表面上，且覆蓋圓柱形底電極的多個凸部及多個凹部。共形地形成頂電極於圓柱形底電極的內表面及外表面上方的介電層上。
基於上述，本發明的半導體裝置及其製造方法包括至少一個著陸墊及設置在著陸墊上並與著陸墊電性連接的電容器。電容器包括圓柱形底電極、介電層以及頂電極。由於圓柱形底電極由凸部及凹部構成，且介電層及頂電極共形地形成在圓柱形底電極的內表面及外表面上，可顯著地增加電容器的表面積，進而提升電容器的電容，並改善半導體裝置的效能。
以下實施例中描述的方法可被視為製造半導體裝置的方法。半導體裝置可為動態隨機存取記憶體(DRAM)裝置的著陸墊及電容器，但本發明不限於此。
圖1A至圖1I是依照本發明所揭露的第一實施例的製造半導體裝置的方法的示意性截面圖和上視圖。請參照圖1A，提供著陸墊102。著陸墊102可以為半導體裝置的基板(未繪示)上的導電墊。著陸墊102的材料可包括氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦鎢(TiW)、鋁(Al)、銅(Cu)、矽化物(silicide)、釕(Ru)或鉑(Pt)。著陸墊102嵌入介電層104或被介電層104包圍。介電層104的材料可包括氧化矽、氮化矽、多晶矽或其他類似材料或其組合。此外，著陸墊102的頂表面基本上可與介電層104的頂表面共平面。
如圖1A所繪示，多個支撐層106及多個氧化層108交替地形成在著陸墊102上及介電層104上。換句話說，多個氧化層108被支撐層106彼此分離，而多個支撐層106被氧化層108彼此分離。此外，支撐層106的材料由氮化矽製成，而氧化層108的材料由氧化矽製成，且堆疊的最頂層為支撐層106。然而，本揭露並不限於此。在其他實施例中，支撐層106可由任何與氧化層108具有不同的蝕刻選擇率的材料所製成。
請參照圖1B，在隨後的步驟中，圖案化支撐層106和氧化層108以形成多個圓柱形開口OP1(例如從上視圖來看，具有圓形輪廓)。圓柱形開口OP1露出著陸墊102的頂表面102-TS。雖然在此僅繪示兩個圓柱形開口OP1，但圓柱形開口OP1在製造過程中形成的數量並不限於此。舉例來說，此處形成的圓柱形開口OP1的數量可以對應於形成在半導體裝置中的電容器(圓柱形電容器)的數量，其數量可以根據產品需求進行調整。另外，在圖案化製程後，支撐層106被圖案化以形成支撐結構106’。支撐結構106’可在後續蝕刻步驟中保留，以作為後續形成的電容器的支撐。
請參照圖1C，在形成圓柱形開口OP1之後，形成多個島狀結構110於支撐結構106’上及氧化層108上。此外，島狀結構110形成在圓柱形開口OP1內，且形成在圓柱形開口OP1的側壁上及著陸墊102上。島狀結構110由鈦製成，且島狀結構110可在後續步驟中(例如在形成底電極的期間)被氧化成為氧化鈦。
請參照圖1D，在隨後的步驟中，移除位在著陸墊102上的島狀結構110，而保留位在圓柱形開口OP1的側壁上的島狀結構110。請參照圖1E，在隨後的步驟中，共形地形成導電層112在島狀結構110上及圓柱形開口OP1內。導電層112覆蓋且接觸島狀結構110，並覆蓋且接觸著陸墊102。導電層112包括氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦鎢(TiW)、鋁(Al)、銅(Cu)、矽化物(silicide)、釕(Ru)或鉑(Pt)。
請參照圖1F，在形成導電層112之後，圖案化導電層112以形成圓柱形底電極BE，並剝離氧化層108，同時移除氧化層108上的島狀結構110(氧化鈦)。換句話說，當執行微影及乾蝕刻製程以圖案化導電層112時，氧化層108連同島狀結構110被移除，而支撐結構106’連同島狀結構110仍被留下。由於島狀結構110被氧化以形成氧化鈦，可執行單一蝕刻製程以連同島狀結構110一起移除氧化層108。
如圖1F所繪示，已形成的圓柱形底電極BE與著陸墊102接觸，且其由多個凸部BE-PT及多個凹部BE-CV構成。凸部BE-PT位於圓柱形底電極BE的內表面(例如向內凸出)，而凹部BE-CV位於圓柱形底電極BE的外表面。凸部BE-PT在內表面的位置可對應於凹部BE-CV在圓柱形底電極BE的外表面的位置。此外，多個凸部BE-PT彼此分離，且多個凹部BE-CV彼此分離。舉例而言，圓柱形底電極BE可包括平面(非凸出)部分與多個凸部BE-PT連接在一起，並與多個凹部BE-CV連接在一起。
進一步如圖1F所繪示，在剝離氧化層108及部分島狀結構110後，支撐結構106’被保留以支撐圓柱形底電極BE。舉例來說，支撐結構106’自圓柱形底電極BE的外表面支撐圓柱形底電極BE。支撐結構106’可包括支撐圓柱形底電極BE的底部的第一部分、支撐所述圓柱形底電極BE的中間部的第二部分以及支撐所述圓柱形底電極BE的頂部的第三部分。此外，夾設在支撐結構106’與圓柱形底電極BE的外表面之間的島狀結構110在微影/蝕刻製程之後被保留。
請參照圖1G，在隨後的步驟中，介電層114共形地形成在支撐結構106’上，且共形地形成在圓柱形底電極BE的內表面及外表面上。介電層114覆蓋圓柱形底電極BE的多個凸部BE-PT及多個凹部BE-CV。由於介電層114是共形地形成在凸部BE-PT及凹部BE-CV上，介電層114在其對應位置可能也包括凸出部分及凹入部分(未標號)。在一些實施例中，介電層114為high-k材料層，其材料例如為下列元素的氧化物，例如鉿(Hf)、鋯(Zr)、鋁(Al)、矽(Si)、鈦(Ti)、鑭(La)、釔(Y)、釓(Gd)、鉭(Ta)、氮化鋁(AlN)或其組合。
請參照圖1H，在形成介電層114之後，頂電極TE共形地形成於支撐結構106’上，且共形地形成於所述圓柱形底電極的所述內表面及所述外表面上方的介電層114上。由於頂電極TE是共形地形成於介電層114上，其在對應於凸部BE-PT及凹部BE-CV的位置可能也包括凸出部分及凹入部分(未標號)。頂電極TE例如包括氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、鈦鎢(TiW)、鋁(Al)、銅(Cu)、矽化物(silicide)、釕(Ru)或鉑(Pt)。至此，大致完成本發明所揭露的第一實施例的半導體裝置100。在本實施例中，頂電極TE、介電層114及圓柱形底電極BE一起構成半導體裝置100的電容器CP。
圖1I為圖1H的半導體裝置100沿剖線A-A’的上視圖。如圖1H及圖1I所示，介電層114及頂電極TE形成在圓柱形底電極BE的內表面及外表面上，以環繞圓柱形底電極BE。由於圓柱形底電極BE由凸部BE-PT及凹部BE-CV構成，且介電層114及頂電極TE共形地形成在圓柱形底電極BE的內表面及外表面上，所形成的電容器CP(MIM結構)可具有顯著增加的表面積。如此一來，在半導體裝置100中的電容器CP的電容可顯著提升，進而改善半導體裝置100(例如DRAM裝置)的更新效能。
圖2A至圖2H是依照本發明所揭露的第二實施例的製造半導體裝置的方法的示意性截面圖和上視圖。圖2A至圖2H所示的方法類似於圖1A至圖1I所示的方法，因此，其相同或相似的構件以相同的標號表示，並省略描述。
請參照圖2A，可執行同圖1A至圖1B的步驟以形成支撐結構106’及氧化層108於介電層104上。支撐層106可被圖案化以形成支撐結構106’。此外，藉由圖案化支撐層106和氧化層108，以形成多個圓柱形開口OP1(例如從上視圖來看，具有圓形輪廓)。
請參照圖2B，在隨後的步驟中，形成多個島狀結構111在支撐結構106’上及氧化層108上。島狀結構111形成在圓柱形開口OP1內，並形成在圓柱形開口OP1的側壁上及著陸墊102上。在示例性實施例中，島狀結構111例如由氧化矽製成。
請參照圖2C，在隨後的步驟中，移除位在著陸墊102上的島狀結構111，而保留位在圓柱形開口OP1的側壁上的島狀結構111。隨後，如圖2D所示，共形地形成導電層112於島狀結構111上及圓柱形開口OP1內。舉例來說，導電層112覆蓋且接觸島狀結構111，並覆蓋且接觸著陸墊102。
請參照圖2E，在形成導電層112之後，圖案化導電層112以形成圓柱形底電極BE，並剝離氧化層108，同時移除氧化層108上的島狀結構111(氧化矽)。由於島狀結構111是由氧化矽組成，可執行單一蝕刻製程以連同島狀結構111一起移除氧化層108。需注意的是，可以其他種類的氧化物(並不限於氧化矽或氧化鈦)作為島狀結構110/111，以使其可與氧化層108一起適當地移除。
如圖2E所示，類似於前述實施例，已形成的圓柱形底電極BE與著陸墊102接觸，且其由多個凸部BE-PT及多個凹部BE-CV構成。夾設在支撐結構106’與圓柱形底電極BE的外表面之間的島狀結構111在微影/蝕刻製程之後被保留。
請參照圖2F，可執行同圖1G及圖1H的步驟以共形地形成介電層114及頂電極TE於圓柱形底電極BE上。頂電極TE、介電層114及圓柱形底電極BE一起構成電容器CP。請參照圖2G，導電層107例如矽鍺(SiGe)及/或鎢(W)可用來填滿電容器CP和支撐結構106’之間的間隙。至此，大致完成本揭露第二實施例的半導體裝置100’。
圖2H為圖2G的半導體裝置100’沿剖線A-A’的上視圖。如圖2G及圖2H所示，類似於前述實施例，介電層114及頂電極TE形成在圓柱形底電極BE的內表面及外表面上，以環繞圓柱形底電極BE。由於圓柱形底電極BE由凸部BE-PT及凹部BE-CV構成，且介電層114及頂電極TE共形地形成在圓柱形底電極BE的內表面及外表面上，所形成的電容器CP(MIM結構)可具有顯著增加的表面積。如此一來，在半導體裝置100’中的電容器CP的電容可顯著提升，進而改善半導體裝置100’(例如DRAM裝置)的更新效能。
圖3A至圖3E是依照本揭露的第三實施例的製造半導體裝置的方法的示意性截面圖和上視圖。圖3A至圖3E所示的方法類似於圖1A至圖1I所示的方法，因此，其類似的構件以相同的標號表示，並省略描述。
請參照圖3A，可執行同圖1A至圖1B的步驟以形成支撐結構106’及氧化層108於介電層104上。支撐層106可被圖案化以形成支撐結構106’，且多個圓柱形開口OP1(例如從上視圖來看，具有圓形輪廓)形成於支撐結構106’ 及氧化層108中。
請參照圖3B，在隨後的步驟中，形成多個島狀結構110在支撐結構106’上及氧化層108上。此外，島狀結構110選擇性地形成於圓柱形開口OP1內，形成在圓柱形開口OP1的側壁上，但不形成在著陸墊102上。換句話說，執行區域選擇性沉積(area selective deposition，ASD)以在選擇的區域中形成島狀結構110。如此一來，省略了從著陸墊102移除島狀結構110的需要 ，島狀結構110例如由氧化鈦製成。然而，值得注意的是，相同的區域可應用至其他材料的島狀結構(例如島狀結構111是由氧化矽製成)。
請參照圖3C，可執行同圖1E至圖1I的步驟以形成圓柱形底電極BE、介電層114及頂電極TE，以形成半導體裝置100的電容器CP。之後，請參照圖3D及圖3E，導電層107例如矽鍺(SiGe)及/或鎢(W)可用來填滿電容器CP和支撐結構106’之間的間隙。至此，大致完成本揭露第三實施例的半導體裝置100。
類似於前述實施例，由於圓柱形底電極BE由凸部BE-PT及凹部BE-CV構成，且介電層114及頂電極TE共形地形成在圓柱形底電極BE的內表面及外表面上，所形成的電容器CP(MIM結構)可具有顯著增加的表面積。如此一來，在半導體裝置100中的電容器CP的電容可顯著提升，進而改善半導體裝置100(例如DRAM裝置)的更新效能。
在上述所提的實施例中，半導體裝置包括至少一個著陸墊及設置在著陸墊上並與著陸墊電性連接的電容器。電容器由圓柱形底電極構成，其圓柱形底電極具有位在內表面的凸部及位在外表面的凹部。如此一來，當介電層及頂電極形成於圓柱形底電極的內表面及外表面上時，可自圓柱形電容器的兩側達到顯著的表面積增加。總體來說，在半導體裝置中電容器的電容可顯著增加，並可改善半導體裝置 (例如DRAM裝置)的更新效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100’:半導體裝置 102:著陸墊 102-TS:頂表面 104:介電層 106:支撐層 106’:支撐結構 107:導電層 108:氧化層 110、111:島狀結構 112:導電層 114:介電層 A-A’:剖線 BE:圓柱形底電極 BE-CV:凹部 BE-PT:凸部 CP:電容器 OP1:圓柱形開口 TE:頂電極
圖1A至圖1I、圖2A至圖2H及圖3A至圖3E是依照本揭露的三個不同實施例的製造半導體裝置的方法的示意性截面圖和上視圖。
100:半導體裝置
102:著陸墊
104:介電層
106’:支撐結構
110:島狀結構
114:介電層
A-A’:剖線
BE:圓柱形底電極
CP:電容器
TE:頂電極

Claims (11)

  1. 一種半導體裝置，包括： 著陸墊；以及 電容器，設置於所述著陸墊上且與所述著陸墊電性連接，其中所述電容器包括： 圓柱形底電極，設置於所述著陸墊上且與所述著陸墊接觸，其中所述圓柱形底電極的內表面包括多個凸部，且所述圓柱形底電極的外表面包括多個凹部； 介電層，共形地設置在所述圓柱形底電極的所述內表面及所述外表面上，且覆蓋所述圓柱形底電極的所述多個凸部及所述多個凹部；以及 頂電極，共形地設置在所述圓柱形底電極的所述內表面及所述外表面上方的所述介電層上。
  2. 如請求項1所述的半導體裝置，其中所述多個凸部彼此分離，且所述多個凹部彼此分離。
  3. 如請求項1所述的半導體裝置，更包括支撐結構，其自所述圓柱形底電極的所述外表面支撐所述電容器。
  4. 如請求項3所述的半導體裝置，其中所述支撐結構包括： 第一部分，支撐所述圓柱形底電極的底部；以及 第二部分，支撐所述圓柱形底電極的中間部。
  5. 如請求項3所述的半導體裝置，更包括多個島狀結構，其夾設在所述支撐結構與所述圓柱形底電極的所述外表面之間。
  6. 如請求項5所述的半導體裝置，其中所述多個島狀結構是由鈦或氧化矽製成。
  7. 一種半導體裝置的製造方法，包括： 提供著陸墊； 交替地形成支撐層及氧化層於所述著陸墊上； 圖案化所述支撐層及所述氧化層，以形成圓柱形開口，其中所述支撐層被圖案化以形成支撐結構； 形成多個島狀結構於所述支撐結構與所述氧化層上及所述圓柱形開口的側壁上； 共形地形成導電層於所述多個島狀結構的上及所述圓柱形開口內； 圖案化所述導電層以形成圓柱形底電極，其中所述圓柱形底電極的內表面包括多個凸部，且所述圓柱形底電極的外表面包括多個凹部； 剝離所述氧化層並移除未被所述支撐結構覆蓋的所述多個島狀結構； 共形地形成介電層於所述圓柱形底電極的所述內表面及所述外表面上，且覆蓋所述圓柱形底電極的所述多個凸部及所述多個凹部；以及 共形地形成頂電極於所述圓柱形底電極的所述內表面及所述外表面上方的所述介電層上。
  8. 如請求項7所述的方法，其中所述多個島狀結構是由氧化矽製成，且其中剝離所述氧化層並移除未被所述支撐結構覆蓋的所述多個島狀結構的方法，包括執行單一蝕刻製程，以連同所述多個島狀結構移除所述氧化層。
  9. 如請求項7所述的方法，其中所述多個島狀結構是由鈦製成，且所述多個島狀結構被氧化以形成氧化鈦，其中剝離所述氧化層並移除未被所述支撐結構覆蓋的所述多個島狀結構的方法，包括執行單一蝕刻製程，以連同所述多個島狀結構移除所述氧化層。
  10. 如請求項7所述的方法，其中所述多個島狀結構形成在所述圓柱形開口的所述側壁上及所述著陸墊上，且在形成所述導電層之前，移除位於所述著陸墊上的所述多個島狀結構。
  11. 如請求項7所述的方法，其中所述多個島狀結構選擇性地形成在所述圓柱形開口的所述側壁上，且不形成在所述著陸墊上。
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JP2006190765A (ja) * 2005-01-05 2006-07-20 Elpida Memory Inc 半導体装置及びその製造方法
KR101902468B1 (ko) * 2012-04-19 2018-11-13 삼성전자주식회사 커패시터, 이를 포함하는 반도체 장치, 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
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KR102668454B1 (ko) * 2018-12-28 2024-05-23 삼성전자주식회사 캐패시터를 갖는 반도체 소자 및 그 형성 방법
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