TW202240868A - 記憶體的底部電極介面結構 - Google Patents

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Abstract

本揭露的各種實施例係針對一鐵電隨機存取記憶體(FeRAM)晶胞或某一其他記憶體晶胞的適合型式，包含一底部電極介面結構。該記憶體晶胞還包含一底部電極、一在該底部電極之上的切換層以及一在該切換層之上的頂部電極。該底部電極介面結構將該底部電極以及該切換層彼此分開。再者，該介面結構係介電質以及係組構以阻擋或其他方式抵抗在該底部電極的數個金屬原子及/或數個雜質擴散至該切換層。藉由阻擋或其他方式抵抗這種擴散，可降低洩漏電流。還可增加該記憶體晶胞的耐久性。

Description

記憶體的底部電極介面結構
本發明實施例係關於一種記憶體的底部電極介面結構。
現代許多的電子裝置包含非揮發性記憶體。非揮發性記憶體係電子記憶體(electronic memory)，能夠在無電力下儲存資料。下一代非揮發性記憶體的某些有前景的適合者包含鐵電隨機存取記憶體(FeRAM； ferroelectric random-access memory)。FeRAM具有一相對簡單的結構以及能與互補式金屬氧化物半導體(CMOS)的邏輯製造過程相容。
本揭露提供一種包含一記憶體晶胞的積體電路晶片，其中該記憶體晶胞包含：一底部電極；一切換層，在該底部電極之上；一頂部電極，在該切換層之上；以及一介面結構，將該底部電極以及該切換層彼此分開，其中該介面結構係介電質以及係組構以阻擋在該底部電極中的數個金屬原子及/或數個雜質擴散至該切換層。
本揭露提供一種包含一鐵電隨機存取記憶體晶胞的積體電路晶片，其中該FeRAM晶胞包含：一底部電極；一鐵電切換層，在該底部電極之上；一頂部電極，在該鐵電切換層之上；以及一介面結構，將該底部電極以及該鐵電切換層分開，其中該介面結構係介電質以及包含一金屬元素以及一非金屬元素，其中該介面結構以及該底部電極有共同的該金屬元素，以及其中該非金屬元素的濃度係從該介面結構的一頂部至該介面結構的一底部減少。
本揭露提供一種製造積體電路晶片的方法，包含：沉積一底部電極層，覆蓋於一導線上以及電耦合至該導線；電漿處理該底部電極層的一頂部表面以形成一介面層，其覆蓋於該底部電極層上；使用一前驅氣體沉積一切換層，其覆蓋於該介面層上，其中該介面層係組構以阻擋該前驅氣體擴散至該底部電極層以及與該底部電極層的相互作用；沉積一頂部電極層在該切換層之上；以及圖案化該底部電極層、該頂部電極層、該切換層、該介面層以形成一記憶體晶胞。
本揭露提供用於實施本揭露的實施例的不同特徵的許多不同實施例或示範例。下文描述組件以及配置的特定示範例以簡化本揭露。當然，這些組件以及配置僅為示範例以及不意以為限制。舉例而言，在以下描述中，第一特徵在第二特徵之上或上的形成可包含直接接觸地形成第一特徵以及第二特徵的實施例，以及亦可包含附加特徵可形成於第一特徵與第二特徵之間，使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種示範例中重複元件符號及/或字母。此重複是出於簡化以及清楚的目的，以及本身並不指示所論述的各種實施例及/或組態之間的關係。
再者，為便於描述，可在本揭露中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或特徵與另一(些)元件或特徵之關係，如圖中繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本揭露中使用之空間相對描述符同樣可相應地解釋。
一鐵電隨機存取記憶體(FeRAM；ferroelectric random-access memory)晶胞可覆蓋於一積體電路(IC；integrated circuit)晶片的一互連結構中的一導線上。該FeRAM晶胞可包含一底部電極、一在該底部電極之上的鐵電切換層以及一覆蓋於該鐵電切換層上的頂部電極層。該底部電極通過一阻障層朝該導線延伸以及電耦合該導線。該阻障層將該導線從該底部電極分開以及阻擋材料從該導線遷移至該底部電極。
對FeRAM晶胞的考驗係為由該阻障層來的數個活性金屬原子可能會擴散至該底部電極。再者，在該底部電極中的數個活性金屬原子及/或數個雜質可能會從該底部電極擴散至該鐵電切換層。舉例而言，該數個活性金屬原子具有一高的擴散係數以及可包含數個銅原子、數個鉭(tantalum)原子、其他適合的金屬原子或前述的任何組合。舉例而言，在該鐵電切換層的沉積期間，該數個雜質可能已擴散進入該底部電極以及可能包含由數個前驅物(使用在該鐵電切換層的沉積期間)來的氯離子及/或其他適合的數個離子。該數個活性金屬原子及/或該數個雜質可能增加洩漏電流以及可能因此劣化資料保存。
本揭露的各種實施例係針對FeRAM晶胞或某一其他適合的記憶體晶胞型式，其包含一底部電極介面結構。該記憶體晶胞覆蓋於一IC晶片中的一互連結構的一導線上以及還包含一底部電極以及一切換層。在該記憶體晶胞係一FeRAM晶胞的情況下，該切換層可為一鐵電切換層。該底部電極通過一阻障層朝該導線延伸以及電耦合該導線。該阻障層將該底部電極從該導線分開以及係組構以阻擋或其他方式減少該數個活性金屬原子從該導線擴散至該底部電極。該切換層覆蓋於該底部電極上以及係藉由該底部電極介面結構從該底部電極分開。該底部電極介面結構係介電質以及係組構以阻擋或其他方式減少該數個活性金屬原子及/或數個雜質從該底部電極擴散至該切換層。舉例而言，這種數個活性金屬原子可從該阻障層遷移至該底部電極或可以其他方式起源(originate)在該底部電極。
藉由阻擋或其他方式減少數個活性金屬原子及/或數個雜質從該阻障層及/或該底部電極擴散至該切換層，該底部電極介面結構可減少在該切換層的洩漏電流。藉由減少在該切換層的洩漏電流，該底部電極介面結構可增強該記憶體晶胞增強資料保存以及可因此增強該記憶體晶胞的可靠度。再者，該底部電極介面結構還可組構以阻擋或其他方式減少該導線的數個活性金屬原子擴散至該切換層，使得該阻障層可被省略。藉由省略該阻障層，可減少材料以及製程的成本。
參閱圖1，提供一記憶體晶胞102的某些實施例的一橫剖面圖100，該記憶體晶胞102包含一底部電極介面結構104。如上述，該底部電極介面結構104係組構以阻擋或其他方式減少數個雜質及/或數個活性金屬原子從一底部電極106擴散至一切換層108。這可減少洩漏電流以及可因此增強耐久性。
舉例而言，該記憶體晶胞102覆蓋於一底部金屬結構110上以及可為一FeRAM晶胞、一電阻性隨機存取記憶體(RRAM；Resistive Random Access Memory)晶胞或某一其他適合型式的記憶體晶胞。舉例而言，該底部金屬結構110可為一導線、一通路(vial)、一接點(contact)或某一其他適合結構。該記憶體晶胞102包含堆疊在該底部金屬結構110之上的一底部電極阻障層112、該底部電極106、該底部電極介面結構104、該切換層108以及一頂部電極114。
該底部電極106、該底部電極阻障層112、該頂部電極114以及該底部金屬結構110係導電的以及該底部電極阻障層112係介電質。再者，在該記憶體晶胞102係一FeRAM晶胞的情況下，該切換層108係鐵電。該底部電極阻障層112覆蓋於該底部金屬結構110上，以及該底部電極106覆蓋於該底部電極阻障層112上，使得底部電極阻障層112將該底部電極106從該底部金屬結構110分開。該底部電極介面結構104覆蓋於該底部電極106上，以及該切換層108覆蓋於該底部電極介面結構104上，使得該底部電極介面結構104從該切換層108分開該底部電極106。該頂部電擊覆蓋於該切換層108上。
該底部電極介面結構104係介電質以及係與該底部電極106以及該切換層108不同的一材料。該底部電極介面結構104係組構以阻擋或其他方式抵抗材料(在形成該切換層108的期間使用)擴散或其他方式遷移進入該底部電極106以及在該底部電極106中造成數個雜質。舉例而言，該切換層108可藉由原子層沉積(ALD；atomic layer deposition)或某一適合的沉積製程(使用數個氣體前驅物)而形成。在該沉積製程期間，該底部電極介面結構104可以阻擋或其他方式抵抗該數個氣體前驅物擴散進入該底部電極106。
缺少該底部電極介面結構104時，在形成該切換層108期間，所使用的材料可能會擴散進入該底部電極106以及可能會在該底部電極106造成數個雜質。舉例而言，數個氯化物及/或氧化物前驅物可能會擴散進入該底部電極106以及可能會造成數個雜質，其包含氯離子(例如Cl -)及/或氧離子(例如O -)。再者，缺少該底部電極介面結構104時，在形成該切換層108之後，該數個雜質可能會從該底部電極106擴散至該切換層108。這可能造成洩漏電流的增加，劣化該記憶體晶胞102的資料保存以及因此劣化該記憶體晶胞102的可靠度。因此，該底部電極介面結構104可藉由防止在該底部電極106的數個雜質來減少洩漏電流。這能增強該記憶體晶胞102的資料保存以及因此增強該記憶體晶胞102的可靠度。再者，藉由減少洩漏電流，可增加該記憶體晶胞102的崩潰電壓(breakdown voltage)。
在某些實施例中，該底部電極介面結構104對於該切換層108的形成期間所使用的材料係惰性的。所謂惰性，係指該底部電極介面結構104不與該材料反應及/或比該底部電極106依靠更多能量與該材料反應。在數個實施例中，該切換層108係藉由ALD沉積，該惰性允許該數個前驅物完全地或更完整地彼此反應。這接著減少了非反應性的數個前驅物汙染該切換層108以及因此增加洩漏電流的可能性。因此，該底部電極介面結構104還可減少在該切換層108的洩漏電流，這可增強該記憶體晶胞102的資料保存以及因此增強該記憶體晶胞102的可靠度。
在某些實施例中，數個雜質在該底部電極106的形成期間及/或該底部電極106以及該切換層108的形成期間之間進入該底部電極106。該底部電極介面結構104還組構以阻擋或其他方式抵抗數個雜質從該底部電極106擴散至該切換層108以進一步減少洩漏電流。如上述，藉由減少洩漏電流，可增強該記憶體晶胞102的資料保存以及因此增強該記憶體晶胞102的可靠度。
在某些實施例中，該底部電極阻障層112包含數個活性金屬原子，以及該底部電極106及/或該底部電極介面結構104係組構以阻擋或其他方式抵抗該數個活性金屬原子擴散至該切換層108。如本文所述，數個活性金屬原子係具有一高擴散係數的數個金屬原子。舉例而言，一高擴散係數可係一超過約10 -13平方公分秒 (cm 2s -1)、10 -12cm 2s -1、10 -11cm 2s -1或某一適合數量的擴散係數。舉例而言，數個活性金屬原子的數個非限制示範例包含數個銅原子、數個鉭原子及類似原子等。藉由阻擋或其他方式抵抗該數個活性金屬原子從該底部電極阻障層112擴散至該切換層108、該底部電極106及/或該底部電極介面結構104可減少洩漏電流。藉由減少洩漏電流，可增強該記憶體晶胞102的資料保存以及因此增強該記憶體晶胞102的可靠度。
在某些實施例中，該底部電極106包含數個活性金屬原子，以及該底部電極介面結構104係組構以阻擋或其他方式抵抗該數個活性金屬原子擴散至該切換層108。藉由阻擋或其他方式抵抗該數個活性金屬原子從該底部電極106、該底部電極介面結構104擴散可減少洩漏電流。藉由減少洩漏電流，可增強該記憶體晶胞102的資料保存以及因此增強該記憶體晶胞102的可靠度。
在某些實施例中，該底部電極106阻擋或其他方式抵抗數個活性金屬原子從該底部電極阻障層112擴散，藉由：1)比該底部電極阻障層112更為非晶型的及/或較少的晶型；2)具有一比該底部電極阻障層112更大或更小的平均結晶晶粒尺寸(average crystalline grain size)；3)具有一與該底部電極阻障層112不同的晶格常數(lattice constant)；4) 由原子半徑更大及/或更小於該數個活性金屬原子的數個原子組成；或5)前述的任何組合。舉例而言，該底部電極106可為或包含氮化鈦，具有約50％或某一適合的百分比的一氮原子百分比，而底部電極阻障層112可為或包含鉭及/或氮化鉭。然而，其他適合的材料係可接受的。
舉例而言，本揭露全文所述的非晶型以及結晶度可藉由X光繞射(XRD)、電子背向散射繞射(EBSD；electron backscatter diffraction)、示差掃描熱析法(DSC；differential scanning calorimetry)或任何其他適合的技術來量化。舉例而言，這種量化還可使用於非晶型以及結晶度之間的相對比較，這已描述在本揭露全文。
在某些實施例中，該底部電極介面結構104以阻擋或其他方式抵抗數個活性金屬原子及/或數個雜質從該底部電極106擴散或擴散至該底部電極106，藉由：1)比該底部電極106更為非晶型的及/或較少的晶型；2)具有一比該底部電極106更大或更小的平均結晶晶粒尺寸；3)具有一與該底部電極106不同的晶格常數；4)由原子半徑更大及/或更小於該數個活性金屬原子及/或該數個雜質的數個原子組成；或5)前述的任何組合。在某些實施例中，該底部電極介面結構104係非晶型，以及該底部電極106係晶型。
該底部金屬結構110為或包含數個活性金屬原子，以及該底部電極阻障層112係組構以阻擋或其他方式抵抗該數個活性金屬原子從該底部金屬結構110擴散至該底部電極106。在某些實施例中，該底部電極阻障層112藉由以下方式達成：1)比該底部金屬結構110更為非晶型的及/或較少的晶型；2)具有一比該底部金屬結構110更大或更小的平均結晶晶粒尺寸；3)具有一與該底部金屬結構110不同的晶格常數；4)由原子半徑更大及/或更小於該數個活性金屬原子的數個原子組成；或5)前述的任何組合。
在至少某些實施例中，在該底部電極阻障層112包含數個活性金屬原子，該底部金屬結構110的數個活性金屬原子對應於與該底部電極阻障層112的該數個活性金屬原子係不同的一金屬元素。舉例而言，該底部金屬結構110的該數個活性金屬原子可對應於銅，以及該底部電極阻障層112的該數個活性金屬原子可以對應於鉭。然而，其他適合的數個元素是可以接受的。在某些實施例中，該底部電極阻障層112的該數個活性金屬原子具有一第一擴散係數以及該底部金屬結構110的該數個活性金屬原子具有較大的一第二擴散係數。
該切換層108具有一特性，用於表示一位元資料(a bit of data)以及組構為在一第一狀態以及一第二狀態之間可逆地切換。舉例而言，該第一狀態可表示二進制的“1”，而該第二狀態可以表示二進制的“0”，反之亦然。舉例而言，該特性可對應於電阻、剩磁極化(remanent polarization)、某一適合的特性或前述的任何組合。
在該記憶體晶胞102為一FeRAM晶胞的數個實施例中，該切換層108具有一剩磁極化。該剩磁極化的一第一狀態表示二進制“1”，而該剩磁極化的一第二狀態代表二進制“0”，反之亦然。藉由從該頂部電極114向該底部電極106施加超過矯頑電壓(coercive voltage)的一第一電壓，可將該剩磁極化設置為該第一狀態。該剩磁極化還可藉由從該頂部電極114向該底部電極106施加超過矯頑電壓的一第二電壓(具有與該第一電壓相反的極性)而設置為該第二狀態。可藉由將該剩磁極化設置為該第一狀態以電性決定(electrically determined)該剩磁極化的該狀態。若該剩磁極化係處在該第二狀態，產生一電流脈衝。否則，不會產生電流脈衝。
在某些實施例中，該底部電極106為或包含氮化鉭、鉬、氮化鈦、氮化鎢、銥、釕等。在某些實施例中，該底部電極106的一厚度T be係約50-500埃(angstroms)、約50-275埃、約275-500埃或某一適合的值。
在某些實施例中，該底部電極106為或包含數個非活性金屬原子。在某些實施例中，該底部電極106還基本上由數個非活性金屬原子組成及/或在該底部電極106中的所有金屬原子中，該數個金屬原子基本上由數個非活性金屬原子組成。如本文所用，數個非活性金屬原子係具有一低擴散係數的數個金屬原子。舉例而言，一低擴散係數可為小於約10 -13cm 2s -1、10 -14cm 2s -1或某一適合量的一擴散係數。
在某些實施例中，該底部電極106為或包含數個活性金屬原子。在某些實施例中，該底部電極106還基本上由數個活性金屬原子組成及/或在該底部電極106中的所有金屬原子中，該數個金屬原子基本上由數個活性金屬原子組成。舉例而言，具有數個活性金屬原子的材料的非限制示範例包含鉭、銅等。
在某些實施例中，該底部電極阻障層112為或包含鉭、氮化鉭、某些其他適合的材料或前述的任何組合。在某些實施例中，該底部電極阻障層112係一單層膜。在數個替代實施例中，該底部電極阻障層112係一多層膜。舉例而言，該底部電極阻障層112可為一兩層膜，包含一氮化鉭層以及一覆蓋於該氮化鉭層的鉭層上。在某些實施例中，該底部金屬結構110為或包含銅、鋁銅、鉭、某些其他適合的材料或前述的任何組合。
在某些實施例中，該切換層108係一高介電常數介電質(high k dielectric)及/或為或包含一金屬氧化物。在某些實施例中，該切換層108為或包含在正交晶相(orthorhombic phase)中的一基於氧化鉿的膜(a hafnium oxide-based film)、一基於氧化鋯的膜或類似等。舉例而言，該切換層108可為或包含鉿鋯氧化物(例如HfZrO或HZO)、鉿鋁氧化物(例如HfAlO)、鉿鑭氧化物(例如HfLaO)、鉿鈰氧化物(例如HfCeO)、鉿氧化物(例如HfO)、鉿矽氧化物(例如HfSiO)、鉿釓氧化物(例如HfGdO)等。在某些實施例中，該切換層108係摻雜有一原子百分比為或小於約50％、40％、25％或某一適合百分比的數個摻雜劑。舉例而言，該數個摻雜劑可為或包含鋁(例如Al)、矽(例如Si)、鑭(例如La)、鈧(例如Sc)、鈣(例如Ca)、鋇(例如Ba)、釓(例如Gd)、釔(例如Y)、鍶(例如Sr)、某些其他適合的元素，或前述的任何組合。在記憶體晶胞102係一FeRAM晶胞以及因此該切換層108係鐵電的某些實施例中，該切換層108的正交、四方以及立方晶相與正交、四方、立方以及單斜晶相的比率大於大約0.5或某一適合的值。
在某些實施例中，該切換層108的一厚度T sl係約20-500埃、約20-260埃、約260-500埃或某一適合的值。若該厚度T sl太小(例如小於約20埃)，該切換層108的結晶(crystallization)可能不佳，從而該切換層108可能具有一低崩潰電壓。易言之，若該厚度T sl太大(例如大於約500埃)，該記憶體晶胞102的運作電壓(operating voltages)可能為高的。
在某些實施例中，該底部電極介面結構104為或包含一金屬氧化物、一金屬氮化物、一金屬氮氧化物等。舉例而言，該底部電極介面結構104可為或包含氧化鈦、氮化鈦、氮氧化鈦、氧化鉭、氮化鉭、氮氧化鉭等。在該底部電極106係或包含氮化鈦的至少某些實施例中，該底部電極介面結構104係或包含氮氧化鈦等。在該底部電極106係或包含氮化鉭的至少某些實施例中，該底部電極介面結構104係或包含氮氧化鉭等。
在某些實施例中，該底部電極介面結構104係或包含數個活性金屬原子的一氧化物或氮氧化物。在其他數個實施例中，該底部電極介面結構104係或包含數個非活性金屬原子。在某些實施例中，該底部電極介面結構104還基本上由數個非活性金屬原子組成及/或在該底部電極介面結構104中的所有金屬原子中，該數個金屬原子基本上由數個非活性金屬原子組成。在某些實施例中，該底部電極介面結構104以及該底部電極106共用一共同金屬，其可為活性的或非活性的。在某些實施例中，在該底部電極介面結構104中的數個非金屬元素(例如氮、氧等)的濃度從底部電極介面結構104的一頂部至該底部電極介面結構104的一底部減少。濃度可從該頂部至該底部連續地或不連續地減少。
在某些實施例中，該底部電極介面結構104包含或基本上由一金屬元素以及一第一非金屬元素組成。在某些實施例中，該底部電極106共用該金屬元素，以及該底部電極106沒有該第一非金屬元素。另外，在某些實施例中，該底部電極介面結構104還包含不同於該第一非金屬元素的一第二非金屬元素。在某些實施例中，該底部電極106共用該金屬元素以及該第二非金屬元素，以及該底部電極106沒有該第一非金屬元素。舉例而言，該第一非金屬元素以及該第二非金屬元素可各自為氧、氮或某一適合的元素。
在某些實施例中，在該切換層108的一底部表面的一介面具有比在省略該底部電極介面結構104的時存在的一較小的算術平均粗糙度(arithmetic average roughness)。具有該底部電極介面結構104時，該介面係在該底部電極介面結構104以及該切換層108之間。沒有該底部電極介面結構104時，該介面在該底部電極106以及該切換層108之間。在某些實施例中，該較小的算術平均粗糙度係約3埃、小於約3埃、約2-3埃或某一適合的值。舉例而言，該算術平均粗糙度可藉由原子力顯微鏡(AFM；atomic force microscopy)等測量。該較小的算術平均粗糙度可增強跨過該切換層108的電場均勻性(electric field uniformity)以及可因此增強耐久性。
在某些實施例中，該底部電極介面結構104的一厚度T ifs係約20-200埃、約20-110埃、約110-200埃或某些其他適合的值。若該厚度T ifs太小(例如小於約20埃)，該底部電極介面結構104可能無法防止數個活性金屬原子及/或數個雜質通過該底部電極介面結構104擴散。以此，該底部電極介面結構104可能無法減少洩漏電流。若該厚度T ifs太大(例如超過約200埃)，可能會發生製程上的考驗。
在某些實施例中，該頂部電極114係或包含氮化鉭、鉬、氮化鈦、氮化鎢、銥、釕等。在某些實施例中，該頂部電極114係或包含一與底部電極106相同的材料。在其他實施例中，該頂部電極114係與該底部電極106不同的材料。在某些實施例中，該頂部電極114係或包含數個非活性金屬原子。在某些實施例中，該頂部電極114還基本上由數個非活性金屬原子組成及/或在該頂部電極114中的所有金屬原子中，該數個金屬原子基本上由數個非活性金屬原子組成。在某些實施例中，該頂部電極114係或包含數個活性金屬原子的一氮化物。在某些實施例中，該頂部電極114的一厚度係約50-500埃、約50-275埃、約275-500埃或某一適合的值。
參閱圖2A至圖2C，提供了圖1的該記憶體晶胞102的某些替代實施例的橫剖面圖200A至200C。
在圖2A中，省略該底部電極阻障層112以及該底部電極106直接接觸該底部金屬結構110。以此，該底部電極106及/或該底部電極介面結構104係組構以阻擋或其他方式抵抗該底部金屬結構110的數個活性金屬原子擴散至該切換層108。藉由阻擋或其他方式抵抗該數個活性金屬原子擴散至該切換層108，該底部電極106及/或該底部電極介面結構104可減少洩漏電流。藉由減少洩漏電流，可增強該記憶體晶胞102的資料保存以及因此增強該記憶體晶胞102的可靠度。還可能增加崩潰電壓。
在一些實施例中，該底部電極106藉由以下方式阻擋或其他方式抵抗數個活性金屬原子的擴散：1)比該底部金屬結構110更為非晶型的及/或較少的晶型；2)具有一比該底部金屬結構110更大或更小的平均結晶晶粒尺寸；3)具有一與該底部金屬結構110不同的晶格常數；4)由原子半徑更大及/或更小於該數個活性金屬原子的數個原子組成；或5)前述的任何組合。舉例而言，該底部電極106可為或包含具有約50％或某一適合百分比的氮原子百分比的氮化鈦，而該底部金屬結構110可為或包含銅及/或鋁銅。然而，其他適合的材料也是可接受的。在某些實施例中，該底部電極介面結構104藉由以下方式阻擋或其他方式抵抗該底部金屬結構110的數個活性金屬原子的擴散：1)比該底部電極106更為非晶型的及/或較少的晶型；2)具有一比該底部電極106更大或更小的平均結晶晶粒尺寸；3)具有一與該底部電極106不同的晶格常數；4)由原子半徑更大及/或更小於該數個活性金屬原子及/或該數個雜質的數個原子組成；或5)前述的任何組合。
在圖2B中，該底部電極介面結構104包含堆疊在該底部電極106以及該切換層108之間的複數個介面層104a至104c。在數個替代實施例中，該底部電極介面結構104包含數個附加介面層。在數個替代實施例中，還省略一個或多個介面層104a至104c。該數個介面層104a至104c係如關於圖1所描述的該底部電極介面結構104各自獨立。
在某些實施例中，該數個介面層104a至104c係、包含或基本上由一組共同的元素組成，包含一或多個金屬元素以及一或多個非金屬元素。舉例而言，該一或多個非金屬元素可包含氧、氮等，或前述的任何組合。在至少某些這樣的實施例中，該數個介面層104a至104c具有不同原子百分比的非金屬元素並以及還具有不同原子百分比的金屬元素。舉例而言，一第一介面層104a可具有該非金屬元素的一第一原子百分比，一第二介面層104b可具有該非金屬元素的一第二原子百分比，以及一第三介面層104c可具有該非金屬元素的一第三原子百分比，其中該第一原子百分比、該第二原子百分比以及該第三原子百分比係不同。在某些實施例中，該非金屬元素的原子百分比從該切換層108至該底部電極106不連續地減小。舉例而言，繼續前面的示範例，該第一原子百分比可小於該第二原子百分比，其可小於該第三個原子百分比。
在某些實施例中，該數個介面層104a至104c係或包含氧化鈦或氮化物以及具有從該切換層108至該底部電極106不連續地減小的單獨原子百分比的氧或氮化物。在某些實施例中，該數個介面層104a至104c係或包含氮氧化鈦以及具有從該切換層108至該底部電極106不連續地減小的氮氧化物的單獨的原子百分比。
在圖2C中，一頂部電極介面結構202將該切換層108從該頂部電極114分開。一頂部金屬結構204以及一頂部電極阻障層206還堆疊在該頂部電極114之上，以及該頂部電極阻障層206將該頂部金屬結構204從該頂部電極114分開。在數個替代實施例中，省略該頂部電極阻障層206以及該頂部金屬結構204直接接觸該頂部電極114。
該頂部電極介面結構202係如關於圖1所描述的該底部電極介面結構104，除了該頂電極介面結構202阻擋或抵抗數個雜質及/或數個活性金屬原子從該頂部電極介面結構202的上方擴散至該切換層108。舉例而言，這種數個雜質及/或數個活性金屬原子可起源自該頂部電極114、該頂部金屬結構204、該頂部電極阻障層206或前述的任何組合。在數個替代實施例中，該底部電極介面結構104包含如關於圖2B所述的複數個介面層104a至104c及/或該頂部電極介面結構202包含如關於圖2B所述對於該底部電極介面結構104的複數個介面層。
舉例而言，該頂部電極114可為如關於圖1所述的該底部電極106。舉例而言，該頂部金屬結構204可為如關於圖1所述的該底部金屬結構110。舉例而言，該頂電極阻障層206可為如關於圖1述的該底部電極阻障層112。
雖然圖2A描述了圖1的一種變化，其中省略該底部電極阻障層112，但該變化可應用於圖2B以及圖2C中任一者。因此，舉例而言，可從圖2B及/或圖2C中省略該底部電極阻障層112。雖然圖2B描述了圖1的一變化，其中該底部電極介面結構104包含複數個介面層104a至104c，但該變化可應用於圖2以及圖2C中任一者。因此，舉例而言，該底部電極阻障層112可包括圖2A及/或圖2B中的複數個介面層104a至104c。雖然圖2C描述了圖1的一變化，其中一頂部電極介面結構202將該頂部電極114從該切換層108分開，但該變異可應用於圖2A以及圖2B中任一者。因此，該頂部電極介面結構202可將該頂部電極114從圖2A及/或2B中的該切換層108分開。雖然圖2C描述了一頂部金屬結構204以及一頂部電極阻擋層206堆疊在該頂部電極114之上，在圖1、圖2A以及圖2B的某些實施例中，該頂部金屬結構204以及該頂部電極阻障層206可堆疊在該頂部電極114之上。
參閱圖3，提供了圖1的該記憶體晶胞102的某些實施例的一橫剖面圖300，其中該記憶體晶胞102係在一IC晶片的一互連結構302中，垂直地在一底部電極導線304b以及一頂部電極導線304t之間。舉例而言，應注意該底部電極導線304b可如對應於關於圖1以及圖2A至圖2C所描述的該底部金屬結構110。
一頂部電極通路306t從該頂部電極導線304t向下朝該該頂部電極114延伸，以及一頂部電極阻障層206環繞該頂部電極通路306t的一底部以將該頂部電極通路306t從該頂部電極114分開。舉例而言，應注意該頂部電極通路306t可對應於如關於圖2C所描述的該頂部金屬結構204及/或舉例而言，該頂部電極阻障層206可對應於其如關於圖2C所描述的對應元件。該頂部電極通路306t以及該頂部電極阻障層206還延伸通過在該頂部電極114頂上的一硬遮罩(hard mask)308。在數個替代實施例中，省略該硬遮罩308。
在某些實施例中，該硬遮罩308係或包含氮化矽及/或某些適合的介電質。舉例而言，在某些實施例中，該頂部電極導線304t、該底部電極導線304b以及該頂部電極通路306t係或包含銅、鋁銅、某些適合的金屬或前述的任何組合。
該底部電極106具有一T形輪廓以及向下朝該底部電極導線304b突出，從而形成一底部電極通路310。該底部電極阻障層112還環繞該底部電極通路310以將該底部電極通路310從該底部電極導線304b分開以及因此將該底部電極106從該底部電極導線304b。在數個替代實施例中，省略該底部電極阻障層112，使得該底部電極通路310直接接觸該底部電極導線304b。
該底部電極106、該底部電極介面結構104、該切換層108、該頂部電極114以及該硬遮罩308共用一共同的寬度。在數個替代實施例中，寬度會變化。該底部電極106、該底部電極介面結構104、該切換層108、該頂部電極114以及該硬遮罩308分別在該記憶體晶胞102的數個相對側上形成數個共同側壁。該數個共同側壁具有一平面輪廓(planar profile)，但在數個可替代實施例中可具有曲面的(curved)或某些適合的輪廓。該數個共同側壁還係藉由一側壁間隔結構(sidewall spacer structure)312加襯(lined)。該側壁間隔結構312具有複數個間隔件，其從頂部至底部單獨以及分別加襯該數個共同側壁。在某些實施例中，該側壁間隔結構312係或包含氮化矽及/或某些適合的介電質。在某些實施例中，該側壁間隔結構312還係與該硬遮罩308的材料相同。
複數個金屬間介電(IMD；intermetal dielectric)層314分別圍繞該底部電極導線304b以及該頂部電極導線304t，以及一通路介電層316分開該數個IMD層314以及圍繞該底部電極通路310。一蝕刻停止層(etch stop layer)318還覆蓋該通路介電層316以及該記憶體晶胞102，以及將該數個IMD層314的上一層從該通路介電層316以及該記憶體晶胞102分開。
在某些實施例中，該數個IMD層314係或包含一極低介電常數介電質(extreme low k dielectric)及/或某些適合的介電質。在某些實施例中，該通路介電質層316係或包含碳化矽及/或某些適合的介電質。在某些實施例中，該蝕刻停止層318係或包含碳化矽、四乙氧基矽烷(TEOS)氧化物、某些適合的介電質或前述的任何組合。
參閱圖4A至圖4E，提供了圖3的該記憶體晶胞102的數個替代實施例的橫剖面圖400A至400F。
在圖4A中，省略該側壁間隔結構312。該底部電極106以及該底部電極介面結構104還共用一第一寬度，而該頂部電極114以及該硬遮罩308共用小於第一寬度的一第二寬度。在數個替代實施例中，寬度在該底部電極106以及該底部電極介面結構104之間變化及/或在頂部電極114以及該硬遮罩308之間變化。
該底部電極106以及該底部電極介面結構104分別在該記憶體晶胞102的該數個相對側形成數個第一共同側壁，而該頂部電極114以及該硬遮罩308分別在該數個相對側形成數個第二共同側壁。該數個第一共同側壁以及該數個第二共同側壁具有數個平面輪廓，但曲面的或其他適合的輪廓係可接受的。該切換層108分別在該記憶體晶胞102的數個相對側上具有從該數個第一共同側壁至該數個第二共同側壁分別向內朝向彼此呈弧狀的數個側壁。以此，該切換層108的一寬度從該底部電極介面結構104至該頂部電極114減小。
在圖4B中，該底部電極106以及該底部電極介面結構104共用一第一寬度，而該切換層108、該頂部電極114以及硬遮罩308共用較小的一第二寬度。在數個替代實施例中，寬度在該底部電極106以及該底部電極介面結構104之間變化及/或在該切換層108、該頂部電極114以及硬遮罩308之間變化。該底部電極106以及底部電極介面結構104還分別在該記憶體晶胞102的數個相對側形成數個第一共同側壁，而該切換層108、該頂部電極114以及該硬遮罩308分別在該數個相對側形成數個第二共同側壁。該數個第一共同側壁以及該數個第二共同側壁具有數個平面輪廓，但曲面或其他合適的輪廓是可接受的。
該側壁間隔結構312橫向於該數個第一共同側壁之間覆蓋於該底部電極界介結構104上。該側壁間隔結構312還加襯該數個第二共同側壁。特別是，該數個間隔件從頂部至底部係單獨以及分別加襯該數個第二共同側壁。
在圖4C中，該底部電極阻障層112、該底部電極106、該底部電極介面結構104、該切換層108、該頂部電極114以及該硬遮罩308在該底部電極通路310處凹入(indented)。
該底部電極阻障層112、該底部電極106、該底部電極介面結構104以及該切換層108共用一第一寬度，而該頂部電極114以及該硬遮罩308共用較小的一第二寬度。在數個替代實施例中，寬度在該底部電極阻障層112、該底部電極106、該底部電極介面結構104以及該切換層108之間變化及/或在該頂部電極114以及該硬遮罩308之間變化。該底部電極阻擋層112、該底部電極106、該底部電極介面結構104以及該切換層108分別在該記憶體晶胞102的數個相對側形成數個第一共同側壁，而該頂部電極114以及該硬遮罩308分別在該數個相對側形成數個第二共同側壁。該數個第一共同側壁以及該數個第二共同側壁具有數個平面輪廓，但曲面或其他適合的輪廓是可接受的。
該側壁間隔結構312橫向於該數個第一共同側壁之間覆蓋於該切換層108上。該側壁間隔結構312還加襯該數個第二共同側壁。特別是，該數個間隔件從頂部至底部單獨以及分別加襯數個第二共同側壁。
在圖4D中，該記憶體晶胞102如同在圖4C中所描述，除了該記憶體晶胞102係更直線形的(rectilinear)以及該記憶體晶胞102的組成物具有不同的比例。該頂部電極通路306t係移位至該記憶體晶胞102的一側而不是位在該記憶體晶胞102的一寬度方向的中心(width-wise center)。
在圖4E中，省略該底部電極通路310、硬遮罩308以及該側壁間隔結構312，以及該底部電極阻障層112、該底部電極106、該底部電極介面結構104以及該切換層108具有環繞乾該頂部電極114的一底部的數個U形輪廓。該底部電極阻障擋層112、該底部電極106、該底部電極介面結構104、該切換層108以及該頂部電極114還被該蝕刻停止層318覆蓋以及具有彼此齊平的單獨的頂部表面。
雖然圖3以及圖4A至圖4E係使用圖1中的該記憶體晶胞102的數個實施例來圖示。圖3以及圖4A至圖4E可替代地使用圖2A至圖2C中的任何實施例。舉例而言，該底部電極阻障層112可如關於圖2A所繪示以及描述地從圖3以及圖4A至圖4E中之任一者省略。
參閱圖5A，提供了該數個記憶體晶胞102的某些實施例的一橫剖面圖500A，其中該數個記憶體晶胞102包含單獨的數個底部電極介面結構104以及被集成至單獨的數個一電晶體一電容(1T1R)式晶胞502中的一IC晶片中。圖5A中的該數個記憶體晶胞102中之每一者係與圖4D所繪示以及描述的該記憶體晶胞102一樣。該數個1T1R式晶胞502包含單獨的數個汲極區(drain region)504以及單獨的數個汲極側導電路徑(drain-side conductive paths)506。
該數個汲極區504係一基板508的數個摻雜區(doped regions)以及每一者具有該基板508的一鄰接區(adjoining region)的一相反摻雜類型(doping type)。該數個汲極區504還藉由一溝槽隔離結構(trench isolation structure)510彼此電性分開以及部分地界定數個存取電晶體(access transistors)512(部分示出)，其用於單獨選擇該數個記憶體晶胞102。該溝槽隔離結構510延伸進入該基板508的一頂部以及包含氧化矽及/或某些適合的介電材料。舉例而言，該溝槽隔離結構510可為一淺溝槽隔離(STI；shallow trench isolation)結構或某一適合的溝槽隔離結構。舉例而言，該基板508可為一主體矽基板(bulk silicon substrate)、一絕緣體上矽(SOI；silicon-on-insulator)基板或某一適合的半導體基板。
該數個汲極側導電路徑506將該數個汲極區504電耦合至該記憶體晶胞102。該數個汲極側導電路徑506還係藉由該互連結構302形成，該互連結構302包含複數個導線304以及複數個通路306。該複數個導線304包含數個頂部電極導線304t以及數個底部電極導線304b。在某些實施例中，該數個頂部電極導線304t對應於數個位元線(bit lines)BL。該複數個通路306包含該數個頂部電極通路306t。最靠近該基板508的通路306的一層係在一層間介電質(ILD；interlayer dielectric)層514中，而該數個通路306的以及該數個導線304的其餘的數個層係在該數個IMD層314中。舉例而言，該數個導線304以及該數個通路306可為或包含銅、某些適合的導電材料或前述的任何組合。
該數個1T1R式晶胞502的一側的一週邊區516容納數個週邊裝置518(僅部分示出)。舉例而言，該數個週邊裝置518可為數個金屬氧化物半導體場效電晶體(MOSFETs)、數個鰭式場效電晶體(finFETs)、數個閘極全環繞場效電晶體(GAA FETs)或某一適合的半導體裝置的型式。該數個週邊裝置518中之一者包含在該基板508中的一對源極/汲極區520(僅示出其中一者)以及源極/汲極區520之間一的閘結構(未示出)。該源極/汲極區520係該基板508的數個摻雜區，以及每一者具有與該基板508的一鄰接區相反的一摻雜類型。
參閱圖5B，提供圖5A的該IC晶片的某些實施例的一橫剖面圖500B，沿著與圖5A的該橫剖面圖500A所沿著的軸而正交的軸截取。該數個1T1R式晶胞502包含單獨的數個記憶體晶胞102、單獨的數個汲極側導電路徑506、單獨的數個存取電晶體512以及單獨的數個源極側導電路徑522。圖5B的該數個記憶體晶胞102之每一者係與圖4D所繪示以及描述的該記憶體晶胞102相同。
該數個存取電晶體512在該基板508上，在該基板508以及該互連結構302之間，以及係藉由該溝槽隔離結構510電性分開。該數個存取電晶體512包含單獨的數個汲極區504、單獨的數個源極區524、單獨的數個閘極介電層526以及單獨的數個閘極電極528。該數個閘極電極528分別覆蓋於該數個閘極介電層526上，以及在某些實施例中，形成字元線(word lines)WL。該數個汲極區504以及數個源極區524係該基板508的數個摻雜區以及每一者具有與該基板508的一鄰接區相反的一摻雜類型。該數個汲極區504分別接壤該數個閘極電極528的數個汲極側，以及該數個源極區524分別接壤該數個閘極電極528的數個源極側。舉例而言，該數個存取電晶體512可為MOSFETs、finFETs、GAA FETs或某一適合類型的半導體裝置。
該數個汲極側導電路徑506將該數個汲極區504電耦合至該記憶體晶胞102，以及該數個源極側導電路徑522將該源極區524電耦合至數個源極線(source line)SL。該數個汲極側導電路徑506以及該數個源極側導電路徑522係藉由在該互連結構302中的複數個導線304以及複數個通路306所形成。
參閱圖6，提供了圖5A以及圖5B的該IC晶片的某些實施例的一頂部佈局600。舉例而言，圖5A以及圖B5的橫剖面圖500A、500B可分別沿著線A以及線B或其他合適的數個位置截取。該IC晶片包含在複數個列複數個行的複數個1T1R式晶胞502，從而形成一記憶體陣列602。該數個週邊裝置518在該IC晶片的一週邊區516圍繞該記憶體陣列602。舉例而言，該數個週邊裝置518可實施讀/寫電路及/或其他適合的電路來運作該數個1T1R式晶胞502。
在某些實施例中，該記憶體陣列602具有一NOR記憶體架構(NOR memory architecture)。以此，任何給定行(column)的該數個1T1R式晶胞502共用一共同位元線(例如參閱圖5A以及圖5B的該數個位元線BL)以及一共同源極線(例如參閱圖5B的該數個源極線SL)以及係從該共同位元線並聯電耦合(electrically coupled in parallel)該共同源極線。舉例而言，圖5A以及圖5B可對應於這種記憶體架構。在數個替代實施例中，該記憶體陣列602具有一NAND記憶體架構。以此，任何給定行的該數個1T1R式晶胞502共用一共同位元線(例如參閱圖5A以及圖5B的該數個位元線BL)以及一共同的源極線(例如參閱圖5B的該數個源極線SL)，從該共同位元線串聯電耦合該共同源極線。舉例而言，圖5A以及圖5B中的該數個導線304以及該數個通路306的佈局，在此記憶體架構中可能係不同的。
雖然圖5A以及圖5B是使用圖4D中的數個記憶體晶胞實施例來繪示，圖1、圖2A至圖2C、圖3、圖4A至圖4C以及4E中任一者或組合中的數個記憶體晶胞實施例可替代地用在圖5A以及圖5B。舉例而言，圖4E中的數個記憶體晶胞實施例可替代地用在圖5A以及圖5B。作為另一示範例，可替代地使用圖2A中的數個記憶體晶胞實施例，使得可在圖5A以及圖5B中省略該數個底部電極阻障層112。作為又一示示範例，圖5A中的數個記憶體晶胞102中之一者可如圖4D所示，而圖5A的數個記憶體晶胞102中的另一者可如圖3中所示。
參閱圖7，提供了圖5A的該IC晶片的某些替代實施例的一橫剖面圖700，其中該記憶體晶胞102具有不同的數個佈局。一第一記憶體晶胞102a如圖3中組構，而一第二記憶體晶胞102b如圖4D中組構。在數個替代實施例中，該第一記憶體晶胞102a係組構如圖1、圖2A至圖2C、圖4A至圖4C以及圖4E所示之任一者或其組合，及/或該第二記憶體晶胞102b係組構如圖1、圖2A至圖2C、圖4A至圖4C以及圖4E的任一者或其組合。
參閱圖8至圖19，提供了形成該數個記憶體晶胞的一方法的某些實施例的一系列橫剖面圖800至1900，其中該數個記憶體晶胞包含單獨的數個底部電極介面結構以及被集成至一IC晶片中的數個1T1R式晶胞中。舉例而言，該數個橫剖面圖800至1900可對應於圖5A以及因此可圖示如圖5A以及圖5B中的該IC晶片的形成。舉例而言，該數個橫剖面圖800至1900還可如沿著圖6中的線A截取。
如圖8的該橫剖面圖800所圖示，一溝槽隔離結構510係形成延伸至一基板508的一頂部。該溝槽隔離結構510單獨地圍繞以及劃分(demarcate)該基板508的數個區域(其形成該數個1T1R式晶胞502)，以及還圍繞以及劃分該IC晶片的一週邊區516。
由圖8的該橫剖面圖800亦圖示，在基板508上形成複數個半導體裝置。該複數個半導體裝置包含數個存取電晶體512，其獨立於以及分別於在形成的該數個1T1R式晶胞502處。該複數個半導體裝置還包含在該IC晶片的該週邊區516的數個週邊裝置518。該數個存取電晶體512包含在該機板508中的獨立的數個汲極區504以及單獨的數個源極區(未示出)。該數個存取電晶體512還包含單獨的數個閘極結構(未示出)。該數個閘極結構具有分別與該數個汲極區504接壤的單獨的數個汲極側，以及還具有分別與該數個源極區接壤的單獨的數個源極側。該數個週邊裝置518在該基板508中包含單獨的源極/汲極區520對(每一對中僅示出其中一個)以及還包含在該源極/汲極區520之間以及與源極/汲極區520接壤的單獨的數個閘極結構(未示出)。
圖8的橫剖面圖800亦圖示，一互連結構302係部分地形成在該數個半導體裝置(例如該數個存取電晶體512以及該數個週邊裝置518)之上以及電耦合至該數個半導體裝置。該互連結構302包含一介電結構，以及還包含堆疊在該介電結構中的複數個導線304以及複數個通路306。該介電結構包含一ILD層514以及在該ILD層514之上的複數個IMD層314。該複數個導線304包含沿著該互連結構302的一頂部表面的複數個底部電極導線304b。該數個底部電極導線304b係單獨的以及分別於在形成的該數個1T1R式晶胞502處。該數個底部電極導線304b還藉由下伏於數個導線以及數個通路而分別電耦合至該存取電晶體512的數個汲極區504。
該數個導線304(包含該數個底部電極導線304b)包含數個活性金屬原子。如本文所述，數個活性金屬原子係具有一高擴散係數的數個金屬原子。舉例而言，一高擴散係數可為超過約10 -13cm 2s -1、10 -12cm 2s -1、10 -11cm 2s -1或某一適合的數量。數個活性金屬原子的非限制示範例包含數個銅原子、數個鉭原子等。
如圖9的該橫剖面圖900所圖示，在互連結構302上沉積或以其他方式形成一通路介電層316。應注意，為了繪圖緊緻，該互連結構302的一下部分在此以及後續的圖式中省略。舉例而言，該通路介電層316可為或包含碳化矽、富矽氧化物(silicon-rich oxide)、某些適合的介電質或前述的任何組合。
如圖10的該橫頗面圖1000所圖示，該通路介電層316係被圖案化以形成獨立於以及分別位於在形成的該數個1T1R式晶包50處的數個通路開口1002。該數個通路開口1002延伸通過該通路介電層316以及分別暴露(expose)該底部電極導線304b。舉例而言，該圖案化可藉由光微影技術(photolithography)/蝕刻製程或一些其他適合的圖案化製程來執行。
如圖11的橫剖面圖1100所圖示，一底部電極阻障層112以及一底部電極層1102係沉積以覆蓋該通路介電層316以及加襯該數個通路開口1002。在數個替代實施例中，省略該底部電極阻障層112。在該通路開口1002中的該底部電極阻障層112以及該底部電極層1102的數個部分至少部分地形成數個底部電極通路310。
該底部電極阻障層112係組構以阻擋或其他方式抵抗該數個底部電極導線304b的該數個活性金屬原子從該數個底部電極導線304b擴散至該底部電極層1102。在某些實施例中，該底部電極阻障層112藉由以下方式阻擋或其他方式抵抗該擴散：1)比該數個底部電極導線304b更為非晶型的及/或較少的晶型；2)具有一比該數個底部電極導線304b更大或更小的平均結晶晶粒尺寸；3)具有一與該數個底部電極導線304b不同的晶格常數；4)由原子半徑更大及/或更小於該數個活性金屬原子的數個原子組成；或5)前述的任何組合。
在某些實施例中，該底部電極阻障層112係或包含數個非活性金屬原子。在某些實施例中，底部電極阻障層112還基本上由數個非活性金屬原子組成及/或在該底部電極阻擋層112中的所有金屬原子中，該數個金屬原子基本上由數個非活性金屬原子組成。如本文所述，數個非活性金屬原子係具有一低擴散係數的數個金屬原子。舉例而言，一低擴散係數可為小於約10 -13cm 2s -1、10 -14cm 2s -1、10 -15cm 2s -1或某適合的數量。
在某些實施例中，該底部電極阻障層112係或含包含數個活性金屬原子。在某些實施例中，底部電極阻障層112還基本上由數個活性金屬原子組成及/或在該底部電極阻障層112中的所有金屬原子中，該數個金屬原子基本上由數個活性金屬原子組成。數個活性金屬原子係具有一高擴散係數的數個金屬原子。舉例而言，一高擴散係數可以是超過約10 -13cm 2s -1或某一適合的數量。
在該底部電極阻障層112包含數個活性金屬原子的某些實施例中，該底部電極導線304b的數個活性金屬原子對應於與該底部電極阻障層112的該數個活性金屬原子不同的一金屬元素。舉例而言，該底部電極線304b的該數個活性金屬原子可以對應於銅，而該底部電極阻障層112的該數個活性金屬原子可對應於鉭。然而，其他適合的數個金屬元素係可接受的。在某些實施例中，該底部電極阻障層112的該數個活性金屬原子具有一第二擴散係數，其係大於或不同於該第一擴散係數。
在該底部電極阻障層112包含數個活性金屬原子的某些實施例中，該底部電極層1102阻擋或其他方式抵抗該數個活性金屬原子的擴散。在某些實施例中，該底部電極阻障層1102藉由以下方式阻擋或其他方式抵抗該擴散：1)比該底部電極阻障層112更為非晶型的及/或較少的晶型；2)具有一比該底部電極阻障層112更大或更小的平均結晶晶粒尺寸；3)具有一與該底部電極阻障層112不同的晶格常數；4)由原子半徑更大及/或更小於該數個活性金屬原子的數個原子組成；或5)前述的任何組合。
在某些實施例中，該底部電極層1102係或包含氮化鉭、鉬、氮化鈦、氮化鎢、銥、釕等。應明白的是，此種材料阻擋或其他方式抵抗數個活性金屬原子的擴散，包含銅、鉭等。在某些實施例中，該底部電極層1102係或包含具有約50％或某一適合百分比的一氮原子百分比的氮化鈦，而該底部電極阻障層112係或包含鉭及/或氮化鉭。然而，其他適合的材料也是可接受的。
在該底部電極層1102阻擋或其他方式抵抗數個活性金屬原子擴散的情況下，該底部電極層1102可防止該數個活性金屬原子擴散至一切換層以及污染隨後沉積在該底部電極層1102之上的該切換層。以該數個活性金屬原子汙染該切換層可能會導致增加洩漏電流，這會對在形成的該數個記憶體晶胞的可靠度、崩潰電壓以及其他適合的特性有負面影響。因此，藉由阻擋或其他方式抵抗該擴散，該底部電極層1102可減少洩漏電流以及增強在形成的該數個記憶體晶胞的性能。
在該底部電極阻障層112包含數個活性金屬原子的某些實施例中，該底部電極層1102透過或其他方式使該數個活性金屬原子能夠擴散以及因此不阻擋或其他方式抵抗該數個活性金屬原子的擴散。在某些實施例中，該底部電極阻障層112係或包含數個非活性金屬原子。在某些實施例中，該底部電極阻障層112還基本上由數個非活性金屬原子組成及/或在該底部電極阻障層112中的所有金屬原子中，該數個金屬原子基本上由數個非活性金屬原子組成。在某些實施例中，該底部電極層1102係或包含數個活性金屬原子。在某些實施例中，該底部電極層1102基本上由數個活性金屬原子組成及/或在該底部電極層1102中的所有金屬原子中，該數個金屬原子基本上由數個活性金屬原子組成。
如圖12的橫剖面圖1200所圖示，一底部電極介面層1202形成在該底部電極層1102之上以及加襯該數個通路開口1002。該底部電極介面層1202係介電質以及係與該底部電極層1102的材料不同。該底部電極介面層1202係組構以阻擋或其他方式抵抗數個活性金屬原子及/或數個雜質擴散通過該底部電極介面層1202。在某些實施例中，該底部電極介面層1202藉由以下方式阻擋或其他方式抵抗擴散：1)比該底部電極層1102更為非晶型的及/或較少的晶型；2)具有一比該底部電極層1102更大或更小的平均結晶晶粒尺寸；3)具有一與該底部電極層1102不同的晶格常數；4)由原子半徑更大及/或更小於該數個活性金屬原子及/或數個雜質的數個原子組成；或5)前述的任何組合。
如下文所見，一切換層係隨後形成以覆蓋於該底部電極介面層1202上。藉由阻擋或其他方式抵抗擴散，該底部電極介面層1202防止該數個活性金屬原子及/或數個雜質擴散至進入該切換層。在該數個活性金屬原子及/或數個雜質擴散進入該切換層的情況下，可能增加洩漏電流以及因此可能降低耐久性。因此，藉由阻擋或其他方式抵抗擴散，該底部電極介面層1202可減少洩漏電流。減少洩漏電流接著增強可靠度以及增加在形成的該記憶體晶胞的崩潰電壓。
在某些實施例中，該底部電極介面層1202係或包含一金屬氧化物、一金屬氮化物、一金屬氮氧化物等。舉例而言，該底部電極介面層1202可為或包含氧化鈦、氮化鈦、氮氧化鈦、氧化鉭、氮化鉭、氮氧化鉭等。在該底部電極層1102係或包含氮化鈦的至少某些實施例中，該底部電極介面層1202係或包含氮氧化鈦等。在該底部電極層1102係或包含氮化鉭的至少某些實施例中，該底部電極介面層1202係或包含氮氧化鉭等。
在某些實施例中，該底部電極介面層1202包含數個非活性金屬原子及/或在該底部電極介面層1202中的所有金屬原子中，該數個金屬原子基本上由數個非活性金屬原子組成。在某些實施例中，該底部電極介面層1202包含數個活性金屬原子及/或在該底部電極介面層1202中的所有金屬原子中，該數個金屬原子基本上由數個活性金屬原子組成。在某些實施例中，該底部電極介面層1202與底部電極層1102共用一共同金屬元素。在某些實施例中，該底部電極介面層1202係沒有剩磁極化以及因此不是鐵電的。至少當在形成的數個記憶體晶胞係數個FeRAM晶胞以及數個RRAM晶胞時，可能發生這樣的實施例。
在某些實施例中，一形成該底部電極介面層1202的製程係或包含該底部電極層1102的電漿處理。舉例而言，該電漿處理可被執行以將氮氧化及/或引導進入該底部電極層1102的一頂部部分中，從而從該頂部部分形成該底部電極介面層1202。在某些實施例中，該電漿處理降低在該頂部部分的結晶度及/或增加非晶性，以及因此降低在該底部電極介面層1202的結晶度及/或增加非晶性。該電漿處理包含從一製程氣體產生電漿以及將該底部電極層1102暴露於該電漿。在某些實施例中，該電漿處理以如下方式執行：1)大於約600瓦(watts)或某一適合值的一製程功率；2)約200-500攝氏溫度(°C)、約200-350°C、約350-500°C或某一適合的值的一製程溫度；3)一製程氣體為或包含氨(例如NH 3)、氮氣(例如N 2)、一氧化二氮(例如N 2O)、氧氣(例如O 2)、某些適合的氣體，或前述的任何組合；4)約1-10托、約1-5.5托、約5.5-10托或某一適合的值的一製程溫度；5)或前述的任何組合。
如圖13的該橫剖面圖1300所圖示，在該底部電極介面層1202之上沉積或其他方式形成一切換層108。該切換層108具有一特性，用於表示一位元資料(a bit of data)以及組構為在一第一狀態以及一第二狀態之間可逆地切換。舉例而言，該切換層108可為鐵電的，由此該切換層108的一剩磁極化可用於表示該位元資料。該剩磁極化的一第一狀態表示二進制的“1”，而剩磁極化的第一二狀態表示二進制的“0”，反之亦然。
在某些實施例中，該切換層108係或包含在正交晶相中的一基於氧化鉿的膜、一基於氧化鋯的膜等。舉例而言，切換層108可為或包含鉿鋯氧化物(例如HfZrO或HZO)、鉿鋁氧化物(例如HfAlO)、鉿鑭氧化物(例如HfLaO)、鉿鈰氧化物(例如HfCeO)、鉿氧化物(例如HfO)、鉿矽氧化物(例如HfSiO)、鉿釓氧化物(例如HfGdO)等。在某些實施例中，該切換層108係摻雜有一原子百分比為或小於約50％、40％、25％或某一適合百分比的數個摻雜劑。舉例而言，該數個摻雜劑可為或包含鋁(例如Al)、矽(例如Si)、鑭(例如La)、鈧(例如Sc)、鈣(例如Ca)、鋇(例如Ba)、釓(例如，Gd)、釔(例如，Y)、鍶(例如，Sr)、某些適合的元素，或前述元素的任何組合。在某些實施例中，該切換層108係一高介電常數介電質及/或一金屬氧化物。於在形成的該數個記憶體晶胞係數個FeRAM晶胞以及因此該切換層108係鐵電的數個實施例中，該切換層108的正交、四方以及立方晶相與正交、四方、立方以及單斜晶相的比率大於大約0.5或某一適合的值。
該切換層108可藉由ALD、化學氣相沉積(CVD)或某些適合的沉積製程來沉積。在該切換層108係藉由ALD沉積的至少某些實施例中，該底部電極介面層1202係暴露於數個氣體前驅物。舉例而言，該數個氣體前驅物可為或包含氯前驅物、氧化物前驅物、其他適合的氣體前驅物或前述的任何組合。
該底部電極介面層1202係組構以阻擋或其他方式抵抗該數個氣體前驅物的擴散。缺少該底部電極介面層1202時，該數個氣體前驅物可能會擴散進入該底部電極層1102以及可能在該底部電極層1102中造成數個雜質。舉例而言，該數個氯化物及/或氧化物前驅物可能會擴散進入該底部電極層1102以及可能造成包含氯離子(例如，Cl -)及/或氧離子(O -)的雜質。另外，缺少該底部電極介面層1202時，在沉積該切換層108之後，該數個雜質可能從該底部電極層1102擴散至該切換層108。這可能造成洩漏電流的增加，其可能劣化資料保存以及因此劣化在形成的該數個記憶體晶胞的可靠性。據此，藉由防止前述行為，該底部電極介面層1202可減少洩漏電流。這可接著增強資料保存以及因此增強在形成的數個記憶體晶胞的可靠度。
在某些實施例中，該底部電極介面層1202藉由以下方式阻擋或其他方式抵抗擴散：1)比該底部電極層1102及/或該切換層108更為非晶型的及/或較少的晶型；2)具有一比該底部電極層1102及/或該切換層108更大或更小的平均結晶晶粒尺寸；3)具有一與該底部電極層1102及/或該切換層108不同的晶格常數；4)由原子半徑更大及/或更小於被阻擋或其他方式抵抗的數個擴散原子的數個原子組成；或5)前述的任何組合。
在某些實施例中，該底部電極介面層1202對於在該切換層108的沉積期間所使用的數個氣體前驅物也是惰性的。對於惰性，係是指該底部電極介面層1202不與該數個氣體前驅物反應及/或比該底部電極1102依靠更多能量與該數個氣體前驅物反應。因為惰性，該數個氣體前驅物可以更完整地彼此反應，從而降低未反應的數個前體物或部分反應的數個前驅物污染該切換層108的可能性以及增加洩漏電流的可能性。因此，該底部電極介面層1202還可減少洩漏電流，這可增強資料保存以及因此增強在形成的數個記憶體晶胞的可靠度。
在某些實施例中，該底部電極層1102係與該數個氣體前驅物反應，而該底部電極介面層1202係惰性的及/或不與該數個氣體前驅物反應。在至少某些這樣的實施例中，省略該底部電極介面層1202可能導致不反應或部分地與該數個前驅物反應，這可能污染該切換層108以及可能因此增加洩漏電流。
如圖14的橫剖面圖1400所圖示，一頂部電極層1402係沉積在該切換層108之上。舉例而言，該頂部電極層1402可藉由物理氣相沉積(PVD)、CVD、某些適合的數個沉積製程，或前述的任何組合。
亦如圖14的該橫剖面圖1400所圖示，形成單獨以及分別於數個1T1R式晶胞502的數個硬遮罩308。如下文所見，該數個硬遮罩308具有該數個1T1R式晶胞502的數個記憶體晶胞的圖案。舉例而言，該數個硬遮罩308可藉由在該頂部電極層1402之上沉積一硬遮罩層以及隨後將該數個硬遮罩層圖案化為該數個硬遮罩308。舉例而言，該圖案化可藉由一光微影技術/蝕刻製程或某一適合的圖案化製程來執行。
如圖15的該橫剖面圖1500所圖示，在該數個硬遮罩308就位下對該頂部電極層1402(例如參閱圖14)執行一第一蝕刻製程。該第一蝕刻製程在該切換層108上停止以及將該數個硬遮罩308的數個圖案轉移至頂部電極層1402以形成單獨以及分別位於該數個1T1R式晶胞502處的數個頂部電極114。
如圖16的該橫剖面圖1600所圖示，在由該數個硬遮罩308以及該數個頂部電極114形成的數個共同側壁上，形成覆蓋於該切換層108上的該數個側壁間隔結構312。舉例而言，形成該側壁間隔結構312的製程可包含：1)沉積一間隔層(spacer layer)，覆蓋於以及加襯該切換層108以及該數個硬遮罩308，以及還加襯該數個共同側壁；以及2)回蝕刻該間隔層。然而，其他適合的製程也是可接受的。
如圖17的該橫剖面圖1700所圖示，在該數個側壁間隔結構312以及該數個硬遮罩308就位下，對該切換層108、該底部電極介面層1202、該底部電極層1102以及該電極阻障層112執行一第二蝕刻製程。該第二蝕刻製程在該通路介電層316上停止以及將該數個硬遮罩308以及該數個側壁間隔結構312的數個圖案轉移至該切換層108、該底部電極介面層1202、該底部電極層1102以及該底部電極阻障層112。該第二蝕刻製程將該切換層108、該底部電極介面層1202、該底部電極層1102以及該底部電極阻障層112分割(divide)單獨於以及分別位於該數個1T1R式晶胞502處的數個區段(segments)。
該底部電極層1102的該數個區段在下文中係稱為底部電極106，而該底部電極介面層1202的該數個區段在下文中係稱為底部電極介面結構104。該數個底部電極106以及頂部電極114以及該數個底部電極介面結構104與該切換層108以及該底部電極阻障層112的該數個區段分別在該數個1T1R式晶胞502處共同地形成數個記憶體晶胞102。在該切換層108係鐵電的數個實施例中，該數個記憶體晶胞102可為數個FeRAM晶胞。
如圖18以及圖19的該橫剖面圖1800、1900所圖示，該互連結構302係在該數個記憶體晶胞102之上完成(completed)。在圖18，一蝕刻停止層318係沉積在該數個記憶體晶胞102之上並為其加襯。一附加IMD層314還沉積在該蝕刻停止層318之上。在圖19，複數個附加導線304以及複數個附加通路306形成在該數個記憶體晶胞102之上，嵌入至該數個記憶體晶胞102上方該附加IMD層314中。該複數個附加導線304包含數個頂部電極導線304t，單獨於以及分別覆蓋於該數個記憶體晶胞102上。複數個附加通路306包含單獨以及分別覆蓋於該數個記憶體晶胞102上的頂部電極通路306t。該數個頂部電極通路306t還分別從該數個頂部電極導線304t延伸而分別至該數個記憶體晶胞102。
參閱圖8至圖19描述的一方法，將明白圖8至圖19中所示的結構不限於該方法，而是可以獨立於該方法。雖然圖8至圖19被描述為一系列動作，但應明白的是，在其他數個實施例中可以替換動作的順序。雖然圖8至圖19說明以及描述一組特定的動作，在其他數個實施例中可以省略所圖示及/或描述的某些動作。另外，未圖示及/或描述的動作可包含在其他實施例中。圖8至圖19用圖4D中的該數個記憶體晶胞102的數個實施例繪示了該方法，該方法的數個替代實施例可執行於圖1、圖2A至圖2C、圖3以及圖4A至圖4C的任一或組合中的數個記憶體晶胞102的實施例。
參閱圖20，提供了圖8至圖19的該方法的某些實施例的一方塊圖2000。
在步驟2002，一互連結構係部分地形成在一基板之上，其中該互連結構包含一底部電極導線。舉例而言，參閱圖8。
在步驟2004，在該互連結構之上沉積一通路介電層。舉例而言，參閱圖9。
在步驟2006，該通路介電層係圖案化以形成覆蓋於該底部電極導線上以及暴露該底部電極導線的一通路開口。舉例而言，參閱圖10。
在步驟2008，一底部電極阻障層以及一底部電極層係沉積覆蓋該通路介電層以及加襯該通路開口。舉例而言，參閱圖11。
在步驟2010，一底部電極介面層係形成以覆蓋於該底部電極層上，其中該底部電極介面層係組構以阻擋或抵抗數個活性金屬元素及/或數個雜質的擴散。舉例而言，參閱圖12。
在步驟2012，一切換層以及一頂部電極層係沉積堆疊覆蓋於該底部電極介面層上，其中該切換層係在該頂部電極層以及該底部電極介面層之間。舉例而言，參閱圖13以及圖14。在某些實施例中，在形成的該記憶體晶胞係一FeRAM晶胞，由此該切換層係鐵電。在其他數個實施例中，該記憶體晶胞係某一適合型式的記憶體晶胞，由此該切換層是某一適合型式的材料。
在步驟2014，該數個底部電極層以及數個頂部電極層、該底部電極介面結構以及該FSL係圖案化以形成一記憶體晶胞，其覆蓋於該底部電極線上以及電耦合該底部電極線。舉例而言，參閱圖15至圖17。
在步驟2016，該互連結構係完成在該記憶體晶胞之上以及圍繞該記憶體晶胞。舉例而言，參閱圖18以及圖19。
雖然圖20的方塊圖2000在本文中係繪示以及描述為一系列動作或事件，應明白的是，圖示出的這些動作或事件的順序不應被解讀為一種限制意義。舉例而言，某些動作可以不同的順序發生及/或與除了在此圖示及/或描述的那些動作或事件之外的其他動作或事件同時發生。另外，並非所有圖示的動作都需要實施本文描述的一或多個態樣或實施例，以及在本文描繪的一或多個動作中可在一個或多個分開的動作及/或階段中實行。
在某些實施例中，本揭露提供一包含一記憶體晶胞的IC晶片，其中該記憶體晶胞包含：一底部電極；一切換層，在該底部電極之上；一頂部電極，在該切換層之上；以及一介面結構，將該底部電極以及該切換層彼此分開，其中該介面結構係介電質以及係組構以阻擋在該底部電極中的數個金屬原子及/或數個雜質擴散至該切換層。在某些實施例中，該介面結構相較該底部電極係更為非晶型。在某些實施例中，該切換層係鐵電。在某些實施例中，該底部電極以及該介面結構共用一共同金屬元素。在某些實施例中，該介面結構係一金屬氧化物、一金屬氮化物或一金屬氮氧化物。在某些實施例中，該底部電極係一金屬氮化物，以及其中該介面結構係一金屬氮氧化物。在某些實施例中，該IC晶片進一步包含：一導線，下伏於該底部電極；以及一阻障層，將該導線從該底部電極分開以及組構以阻擋該導線的材料擴散至該底部電極；其中該阻障層包含數個活性金屬原子，其具有一超過約10 -13平方公分秒(cm 2s -1)的擴散係數，以及其中該底部電極係組構以阻擋該數個活性金屬原子的擴散。在某些實施例中，該IC晶片進一步包含：一導線，下伏於該底部電極；以及一阻障層，將該導線從該底部電極分開以及組構以阻擋該導線的材料擴散至該底部電極；其中該阻障層包含鉭，以及其中該底部電極包含鉬、氮化鈦、氮化鎢、銥、釕。
在某些實施例中，本揭露提供一包含一FeRAM晶胞的IC晶片，其中該FeRAM晶胞包含：一底部電極；一鐵電切換層，在該底部電極之上；一頂部電極，在該鐵電切換層之上；以及一介面結構，將該底部電極以及該鐵電切換層分開，其中該介面結構係介電質以及包含一金屬元素以及一非金屬元素，其中該介面結構以及該底部電極有共同的該金屬元素，以及其中該非金屬元素的濃度從該介面結構的一頂部至該介面結構的一底部減少。在某些實施例中，該底部電極係無非金屬元素。在某些實施例中，該介面結構進一步包含一第二非金屬元素，該介面結構以及該底部電極有共同的該第二非金屬元素。在某些實施例中，該濃度從該頂部至該底部不連續地改變。在某些實施例中，該非金屬元素包含氧或氮。在某些實施例中，該IC晶片進一步包含：一附加介面結構，將該頂部電極以及該鐵電切換層彼此分開，其中該附加介面結構係介電質以及係組構以阻擋在該頂部電極的數個金屬原子及/或數個雜質擴散至該鐵電切換層。在某些實施例中，該IC晶片進一步包含：一導線，下伏於該底部電極以及直接接觸該底部電極；其中該導線以及該底部電極包含數個活性金屬原子，其具有一超過約10 -13平方公分秒(cm 2s -1)的擴散係數，以及其中該介面結構係組構以阻擋該數個活性金屬原子擴散至該鐵電切換層。
在某些實施例中，本揭露提供一種製造積體電路(IC)晶片的方法，包含：沉積一底部電極層，覆蓋於一導線上以及電耦合至該導線；電漿處理該底部電極層的一頂部表面以形成一介面層，其覆蓋於該底部電極層上；使用一前驅氣體沉積一切換層，其覆蓋於該介面層上，其中該介面層係組構以阻擋該前驅氣體擴散至該底部電極層以及與該底部電極層的相互作用；沉積一頂部電極層在該切換層之上；以及圖案化該底部電極層、該頂部電極層、該切換層、該介面層以形成一記憶體晶胞。在某些實施例中，該介面層比該底部電極層依靠更多能量以與該前驅氣體反應。在某些實施例中，該電漿處理步驟包含從一氣體產生電漿，該氣體包含氧及/或氮。在某些實施例中，該電漿處理步驟從該底部電極層的一頂部部分形成該介面層以及降低在該頂部部分的結晶度。在某些實施例中，該方法進一步包含：沉積一阻障層，覆蓋於該導線上以及包含數個金屬原子；其中該底部電極層係沉積在該阻障層之上，其中該數個金屬原子從該阻障層擴散至該底部電極層，以及其中該介面層係組構以阻擋該數個金屬原子從該底部電極層遷移至該切換層。
前述概述了幾個實施例的特徵，以便本領域技術之人士可更佳地理解本揭露的態樣。本領域技術之人士應當明白其可容易地使用本揭露作為設計或修改其他製程以及結構的基礎，以實現與本文介紹的實施例相同的目的及/或達成相同的優勢。本領域技術之人士也應該理解，這樣的等效構造並不脫離本揭露的精神以及範圍，以及在不脫離本揭露的精神以及範圍下，可對本揭露進行各種改變、替換和替代。
100:橫剖面圖 102:記憶體晶胞 102a:第一記憶體晶胞 102b:第二記憶體晶胞 104:底部電極介面結構 104a:第一介面層/介面層 104b:第二介面層/介面層 104c:第三介面層/介面層 106:底部電極 108:切換層 110:底部金屬結構 112:底部電極阻障層 114:頂部電極 200A:橫剖面圖 200B:橫剖面圖 200C:橫剖面圖 202:頂部電極介面結構 204:頂部金屬結構 206:頂部電極阻障層 300:橫剖面圖 302:互連結構 304:導線 304b:底部電極導線 304t:頂部電極導線 306:通路 306t:頂部電極通路 308:硬遮罩 310:底部電極通路 312:側壁間隔結構 314:金屬間介電層/ IMD層 316:通路介電層 318:蝕刻停止層 400A:橫剖面圖 400B:橫剖面圖 400C:橫剖面圖 400D:橫剖面圖 400E:橫剖面圖 500A:橫剖面圖 500B:橫剖面圖 502:一電晶體一電容式晶胞/1T1R式晶胞 504:汲極區 506:汲極側導電路徑 508:基板 510:溝槽隔離結構 512:存取電晶體 514:層間介電質層/ILD層 516:週邊區 518:週邊裝置 520:源極/汲極區 522:源極側導電路徑 524:源極區 526:閘極介電層 528:閘極電極 600:頂部佈局 602:記憶體陣列 700:橫剖面圖 800:橫剖面圖 900:橫剖面圖 1000:橫剖面圖 1002:通路開口 1100:橫剖面圖 1102:底部電極層 1200:橫剖面圖 1202:底部電極介面層 1300:橫剖面圖 1400:橫剖面圖 1402:頂部電極層 1500:橫剖面圖 1600:橫剖面圖 1700:橫剖面圖 1800:橫剖面圖 1900:橫剖面圖 2000:方塊圖 2002:步驟 2004:步驟 2006:步驟 2008:步驟 2010:步驟 2012:步驟 2014:步驟 2016:步驟 A:線 B:線 BL:位元線 SL:源極線 T be:厚度 T ifs:厚度 T sl:厚度 WL:字元線
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種特徵未按比例繪製。具體言之，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1繪示了一包含一底部電極介面結構的記憶體晶胞的某些實施例的橫剖面圖。
圖2A至圖2C繪示了圖1的記憶體晶胞的某些替代實施例的橫剖面圖。
圖3繪示了圖1的記憶體晶胞的某些實施例的分解橫剖面圖，其中該記憶體晶胞係在一積體電路(IC；integrated circuit)晶片的一互連結構中。
圖4A至圖4E繪示了圖3的記憶體晶胞的某些替代實施例的橫剖面圖。
圖5A以及圖5B繪示了一IC晶片的某些實施例的橫剖面圖，其中記憶體晶胞係與單獨的一電晶體一電容(1T1R)式晶胞整合以及包含單獨的底部電極介面結構。
圖6繪示了圖5A以及圖5B的IC晶片的某些實施例的頂部佈局(layout)。
圖7繪示了圖5A的IC晶片的某些替代實施例的橫剖面圖，其中記憶體晶胞具有不同的佈局。
圖8至圖19繪示了形成記憶體晶胞之方法的某些實施例的一系列橫剖面圖，記憶體晶胞與1T1R式晶胞整合以及包含底部電極介面結構。
圖20繪示了圖8至圖19之方法的某些實施例的方塊圖。
102:記憶體晶胞
104:底部電極介面結構
106:底部電極
108:切換層
112:底部電極阻障層
114:頂部電極
302:互連結構
304:導線
304b:底部電極導線
304t:頂部電極導線
306:通路
306t:頂部電極通路
308:硬遮罩
312:側壁間隔結構
314:金屬間介電層/IMD層
316:通路介電層
318:蝕刻停止層
500A:橫剖面圖
502:一電晶體一電容式晶胞/1T1R式晶胞
504:汲極區
506:汲極側導電路徑
508:基板
510:溝槽隔離結構
512:存取電晶體
514:層間介電質層/ILD層
516:週邊區
518:週邊裝置
520:源極/汲極區
BL:位元線

Claims (20)

  1. 一種包含一記憶體晶胞的積體電路(IC)晶片，其中該記憶體晶胞包含： 一底部電極； 一切換層，在該底部電極之上； 一頂部電極，在該切換層之上；以及 一介面結構，將該底部電極以及該切換層彼此分開，其中該介面結構係介電質以及係組構以阻擋在該底部電極中的數個金屬原子及/或數個雜質擴散至該切換層。
  2. 如請求項1所述的IC晶片，其中該介面結構相較該底部電極係更為非晶型。
  3. 如請求項1所述的IC晶片，其中該切換層係鐵電。
  4. 如請求項1所述的IC晶片，其中該底部電極以及該介面結構共用一共同金屬元素。
  5. 如請求項1所述的IC晶片，其中該介面結構係一金屬氧化物、一金屬氮化物或一金屬氮氧化物。
  6. 如請求項1所述的IC晶片，其中該底部電極係一金屬氮化物，以及其中該介面結構係一金屬氮氧化物。
  7. 如請求項1所述的IC晶片，進一步包含： 一導線，下伏於該底部電極；以及 一阻障層，將該導線從該底部電極分開以及組構以阻擋該導線的材料擴散至該底部電極； 其中該阻障層包含數個活性金屬原子，其具有一超過約10 -13平方公分秒 (cm 2s -1)的擴散係數，以及其中該底部電極係組構以阻擋該數個活性金屬原子的擴散。
  8. 如請求項1所述的IC晶片，進一步包含： 一導線，下伏於該底部電極；以及 一阻障層，將該導線從該底部電極分開以及組構以阻擋該導線的材料擴散至該底部電極； 其中該阻障層包含鉭，以及其中該底部電極包含鉬、氮化鈦、氮化鎢、銥、釕。
  9. 一種包含一鐵電隨機存取記憶體(FeRAM)晶胞的積體電路(IC)晶片，其中該FeRAM晶胞包含： 一底部電極； 一鐵電切換層，在該底部電極之上； 一頂部電極，在該鐵電切換層之上；以及 一介面結構，將該底部電極以及該鐵電切換層分開，其中該介面結構係介電質以及包含一金屬元素以及一非金屬元素，其中該介面結構以及該底部電極有共同的該金屬元素，以及其中該非金屬元素的濃度係從該介面結構的一頂部至該介面結構的一底部減少。
  10. 如請求項9所述的IC晶片，其中該底部電極係無非金屬元素。
  11. 如請求項10所述的IC晶片，其中該介面結構進一步包含一第二非金屬元素，該介面結構以及該底部電極有共同的該第二非金屬元素。
  12. 如請求項9所述的IC晶片，其中該濃度從該頂部至該底部不連續地改變。
  13. 如請求項9所述的IC晶片，其中該非金屬元素包含氧或氮。
  14. 如請求項9所述的IC晶片，進一步包含： 一附加介面結構，將該頂部電極以及該鐵電切換層彼此分開，其中該附加介面結構係介電質以及係組構以阻擋在該頂部電極的數個金屬原子及/或數個雜質擴散至該鐵電切換層。
  15. 如請求項9所述的IC晶片，進一步包含： 一導線，下伏於該底部電極以及直接接觸該底部電極； 其中該導線以及該底部電極包含數個活性金屬原子，其具有一超過約10 -13平方公分秒(cm 2s -1)的擴散係數，以及其中該介面結構係組構以阻擋該數個活性金屬原子擴散至該鐵電切換層。
  16. 一種方法，包含： 沉積一底部電極層，覆蓋於一導線上以及電耦合至該導線； 電漿處理該底部電極層的一頂部表面以形成一介面層，其覆蓋於該底部電極層上； 使用一前驅氣體沉積一切換層，其覆蓋於該介面層上，其中該介面層係組構以阻擋該前驅氣體擴散至該底部電極層以及與該底部電極層的相互作用； 沉積一頂部電極層在該切換層之上；以及 圖案化該底部電極層、該頂部電極層、該切換層、該介面層以形成一記憶體晶胞。
  17. 如請求項16所述的方法，其中該介面層比該底部電極層依靠更多能量以與該前驅氣體反應。
  18. 如請求項16所述的方法，其中該電漿處理步驟包含從一氣體產生電漿，該氣體包含氧及/或氮。
  19. 如請求項16所述的方法，其中該電漿處理步驟從該底部電極層的一頂部部分形成該介面層以及降低在該頂部部分的結晶度。
  20. 如請求項16所述的方法，進一步包含： 沉積一阻障層，覆蓋於該導線上以及包含數個金屬原子； 其中該底部電極層係沉積在該阻障層之上，其中該數個金屬原子從該阻障層擴散至該底部電極層，以及其中該介面層係組構以阻擋該數個金屬原子從該底部電極層遷移至該切換層。
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