TW202238848A - 具有蕭特基二極體之非揮發性記憶體元件 - Google Patents

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Abstract

一種非揮發性記憶體元件，包含：絕緣層，為電性絕緣；蕭特基二極體，形成於絕緣層上之一單晶半導體層，其材料可以是矽、鍺、六方氮化硼或砷化鎵；寫入導線，具有導電性，且該寫入導線與該蕭特基二極體之前端電連接；記憶單元，位於蕭特基二極體上，該記憶單元與該蕭特基二極體之後端電連接；以及選擇導線，位於記憶單元上，與記憶單元電連接；其中，於該非揮發性記憶體元件被選擇寫入一資料時，一電流流經該蕭特基二極體，以將該資料寫入該記憶單元。

Description

具有蕭特基二極體之非揮發性記憶體元件
本發明係有關一種非揮發性記憶體元件，特別是指一種以蕭特基二極體作為選擇器之非揮發性記憶體元件。
圖1A與圖1B分別顯示一種典型的相變化隨機存取記憶體(phase change random access memory, PCRAM)元件10的剖視示意圖與3D(three dimensional)示意圖。PCRAM元件10為一種非揮發性記憶體元件，用於電子電路中，以儲存資料(datum)，且在電子電路關閉而停止供應電源後，所儲存的資料仍存於其中之相變化區而不會消失。
如圖1A與圖1B所示，PCRAM元件10形成於基板11上，其包括源極/汲極12、雙向選擇器13、金屬栓141與142、相變化區15、接地導線16以及位元導線17。PCRAM元件10 經由雙向選擇器13與位元導線17定址而決定將資料寫入的特定之相變化區15之位址，藉由控制雙向選擇器13，而導通源極/汲極12之間的通道，並藉由控制位元導線17的電壓，而控制流經金屬栓141、源極/汲極12與前述通道、金屬栓142、相變化區15至接地導線16的電流，以改變相變化區15中材料的結晶狀態，不同的結晶狀態使相變化區15具有不同的電阻值，亦即示意不同的儲存資料；其中，相變化區15中的材料例如為鍺-銻-鍗（GeSbTe，GST）合金，其結晶與非結晶(amorphous)狀態下具有不同的阻值，PCRAM元件10以前述的定址與改變相變化區15的阻值，而將代表｢1」或/及｢0」之資料寫入相變化區15中，此為本領域中具有通常知識者所熟知，在此不予贅述。
圖2A與圖2B分別顯示一種典型的自旋轉移磁矩(spin transfer torque, STT)磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)元件20的剖視示意圖與3D(three dimensional)示意圖。STT-MRAM元件20為MRAM元件的一種，也是一種非揮發性記憶體元件，用於電子電路中，以儲存資料，且在電子電路關閉而停止提供電源後，所儲存的資料仍存於其中之磁性區不會消失。MRAM元件包括上電極與下電極，皆為鐵磁性材料，上下電極中間夾著一層氧化層(例如氧化鎂)，當上下鐵磁層之磁化方向由平行變成反平行時，其電阻阻值將會變大；相反地若由反平行變成平行時，其電阻阻值將會變小°，由此機制進而改變該磁性區的阻值，以示意不同的儲存資料。
如圖2A與圖2B所示，STT-MRAM元件20形成於基板21，其包括源極/汲極22、雙向選擇器23、金屬栓241與242、磁性區25、連接導線261與262以及位元(bit)導線27。STT-MRAM元件20經由雙向選擇器23與位元導線27定址而決定將資料寫入的磁性區25之位址，藉由控制雙向選擇器23，而導通源極/汲極22之間的通道，並藉由控制位元導線27的電壓，而控制流經磁性區25、連接導線261、金屬栓241、源極/汲極22與源極/汲極22之間的通道、另一金屬栓242而至連接導線262的電流，以改變磁性區25中材料的磁化方向。如前所述，在上下電極中，鐵磁層之磁化方向不同使磁性區25具有不同的電阻值，亦即示意不同的儲存資料；其中，上下電極的材料例如為鈷鐵（CoFe）或鈷鐵硼（CoFeB）， STT-MRAM元件20以此機制而將代表｢1」或/及｢0」之資料寫入磁性區25中，此為本領域中具有通常知識者所熟知，在此不予贅述。
圖3A與圖3B分別顯示一種典型的電阻變化隨機存取記憶體(resistive random access memory, RRAM)元件30的剖視示意圖與3D(three dimensional)示意圖。RRAM元件30為一種非揮發性記憶體元件，用於電子電路中，以儲存資料(datum)，且在電子電路關閉而停止提供電源後，所儲存的資料仍存於其中之電阻變化區而不會消失。
如圖3A與圖3B所示，RRAM元件30形成於基板31上，其包括源極/汲極32、雙向選擇器33、金屬栓341與342、電阻變化區35、接地導線36以及位元導線37。RRAM元件30 經由雙向選擇器33與位元導線37定址而決定將資料寫入的特定電阻變化區35之位址，藉由控制雙向選擇器33，而導通源極/汲極32之間的通道，並藉由控制位元導線37的電壓，而控制流經金屬栓341、源極/汲極32與極/汲極32之間通道、另一金屬栓342、電阻變化區35至接地導線36的電流，以改變電阻變化區35中的阻值，亦即示意不同的儲存資料；其中，電阻變化區35包括兩層金屬層，兩層金屬層間由介電層隔開，金屬層的材料例如為碲化銅（copper telluride, CuTe）或銅鍺(copper germanium, CuGe)合金，RRAM元件30以前述的定址與改變電阻變化區35的阻值，而將代表｢1」或/及｢0」之資料寫入電阻變化區35中，此為本領域中具有通常知識者所熟知，在此不予贅述。
傳統控制非揮發性記憶體元件，寫入資料儲存單元的選擇器(selector)，都是雙向的開關，如前述的雙向選擇器15、25與35，其例如為金屬氧化半導體(metal  oxide semiconductor, MOS)元件。因此，非揮發性記憶體元件採用雙向選擇器至少有以下缺點：一，以MOS元件作為雙向選擇器為例，因為需要源極、閘極與汲極，相對於二極體，例如蕭特基二極體，MOS元件的面積較大，在微縮的技術進展上，傳統非揮發性記憶體元件基礎條件較差；二，導通電流也受限於MOS元件電性特徵，MOS元件在操作上具有飽和區，相對於二極體，例如蕭特基二極體，MOS元件的導通電流相對較低。以MRAM元件為例，以MOS元件作為雙向選擇器時，將資料寫入磁性區的電流通常必須達到10 7A/cm 2，要達到此電流，MOS元件的面積與蕭特基二極體相比，將相對的非常大；三，MOS元件的通道形成於半導體基板中，具有相對較高的漏電流。在非揮發性記憶體元件技術朝著體積微縮與單位面積電流增加的趨勢上，傳統控制非揮發性記憶體元件之雙向選擇器的應用範圍受到很大的限制。
另一相關技術請參閱10.1109/IEDM.2006.346905由J.H. Oh等人所提出的90nm之512Mb PCRAM元件，該論文揭示一種基於標準CMOS製程步驟所製造之PCRAM元件。其中，此先前技術PCRAM元件於N型雜質重摻雜之矽基板上，形成磊晶矽層，再於該磊晶矽層中，形成PN二極體作為該PCRAM元件之選擇器。在此PCRAM元件中，由於PN二極體形成於磊晶矽層中，因此其導通電阻值高於形成於單晶矽層中之PN二極體；此外，該PCRAM元件之N型雜質重摻雜之矽基板，無法與其他元件作有效的電型隔絕，因此，漏電流相對較大。並且在半導體製程演進的微縮製程上會有困難。
有鑑於此，本發明即針對上述先前技術之不足，提出一種具有蕭特基二極體之非揮發性記憶體元件，可降低非揮發性記憶體元件的面積，並提高單位面積電流，而增加非揮發性記憶體元件的應用範圍。
就其中一個觀點言，本發明提供了一種非揮發性記憶體元件，包含：一絕緣層，為電性絕緣；一第一蕭特基二極體，形成於該絕緣層上之一單晶半導體層，其材料可以是矽、鍺、六方氮化硼層或砷化鎵；一第一寫入導線，具有導電性，且該第一寫入導線與該第一蕭特基二極體之一第一前端電連接；一記憶單元，位於該第一蕭特基二極體上，該記憶單元與該第一蕭特基二極體之一第一後端電連接；以及一選擇導線，具有導電性，位於該記憶單元上，與該記憶單元電連接；於該非揮發性記憶體元件被選擇寫入一第一資料時，一第一電流流經該第一蕭特基二極體，以將該第一資料寫入該記憶單元。
就另一個觀點言，本發明提供了一種非揮發性記憶體裝置，包含：一非揮發性記憶體元件陣列，由複數非揮發性記憶體元件組成；以及一控制電路，用以控制該非揮發性記憶體元件陣列，而對該非揮發性記憶體元件進行讀寫操作；其中，該非揮發性記憶體元件包括：一絕緣層，為電性絕緣；一第一蕭特基二極體，形成於該絕緣層上之一單晶半導體層，其材料可以是矽、鍺、六方氮化硼或砷化鎵；一第一寫入導線，具有導電性，且該第一寫入導線與該第一蕭特基二極體之一第一前端電連接；一記憶單元，位於該第一蕭特基二極體上，該記憶單元與該第一蕭特基二極體之一第一後端電連接；以及一選擇導線，具有導電性，位於該記憶單元上，與該記憶單元電連接； 其中，於該非揮發性記憶體元件被選擇寫入一第一資料時，一第一電流流經該第一蕭特基二極體，以將該第一資料寫入該記憶單元。
在一種較佳的實施型態中，該第一蕭特基二極體堆疊並連接於該絕緣層上。
在一種較佳的實施型態中，該第一寫入導線堆疊並連接於該絕緣層上，且該第一蕭特基二極體堆疊並連接於該第一寫入導線上。
在一種較佳的實施型態中，該非揮發性記憶體元件，更包含：一第二蕭特基二極體，形成於該絕緣層上之該單晶半導體層, 其材料可以是矽、鍺、六方氮化硼或砷化鎵；以及一第二寫入導線，具有導電性，且該第二寫入導線與該第二蕭特基二極體之一第二前端電連接；其中，於該非揮發性記憶體元件被選擇寫入一第二資料時，一第二電流流經該第二蕭特基二極體，以將該第二資料寫入該記憶單元。
在一種較佳的實施型態中，該第二蕭特基二極體堆疊並連接於該絕緣層上。
在一種較佳的實施型態中，該第二寫入導線堆疊並連接於該絕緣層上，且該第二蕭特基二極體堆疊並連接於該第二寫入導線上。
在一種較佳的實施型態中，該非揮發性記憶體元件更包含：一第一連接導電單元，用以將該記憶單元與該第一蕭特基二極體之該第一後端電連接，其中該第一連接導電單元之一部分堆疊並連接於該第一後端；以及一第二連接導電單元，用以將該第一連接導電單元與該第二蕭特基二極體之該第二後端電連接，以將該記憶單元與該第二後端電連接；其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一前端堆疊並連接於該第一寫入導線上，且該第一後端堆疊並連接於該第一前端上；其中該第二連接導電單元之一第一部份堆疊並連接於該絕緣層上，且該第二連接導電單元之一第二部份堆疊並連接於該第一部份上，且該第一連接導電單元之另一部分堆疊並連接於該第二部份上；其中該第二後端堆疊並連接於該第一部份上，且該第二前端堆疊並連接於該第二後端上，且該第二寫入導線堆疊並連接於該第二前端上；其中該第一導線與該第一部份由同一金屬沉積製程步驟所形成；其中該第一前端與該第二後端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成；其中該第一後端與該第二前端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。
在一種較佳的實施型態中，該非揮發性記憶體元件，更包含一第一連接導電單元，電連接於該第一蕭特基二極體與該記憶單元之間，以將該記憶單元與該第一蕭特基二極體之該第一後端電連接。
在一種較佳的實施型態中，該非揮發性記憶體元件，更包含一第二連接導電單元，電連接於該第二蕭特基二極體與該記憶單元之間，以將該記憶單元與該第二蕭特基二極體之該第二後端電連接。
在一種較佳的實施型態中，該非揮發性記憶體元件為相變化隨機存取記憶體(phase change random access memory, PCRAM) 、磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)或電阻式隨機存取記憶體(resistive random access memory, RRAM)。
在一種較佳的實施型態中，該第一寫入導線為金屬導線。
在一種較佳的實施型態中，該第一寫入導線與該第二寫入導線為金屬導線。
在一種較佳的實施型態中，該非揮發性記憶體元件形成於一絕緣層上半導體基板(semiconductor-on-insulator, SOI, substrate) 或一絕緣層-金屬層上半導體基板(semiconductor-on-metal-insulator, SMOI, substrate)。
在一種較佳的實施型態中，該第一連接導電單元與該第二寫入導線由同一金屬沉積製程步驟所形成。
底下藉由具體實施例詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
有關本發明之前述及其他技術內容、特點與功效，在以下配合參考圖式之較佳實施例的詳細說明中，將可清楚的呈現。本發明中的圖式均屬示意，主要意在表示相關元件結構各層之間之上下次序關係，至於形狀、厚度與寬度則並未依照比例繪製。
圖4A與4B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D(three dimensional)示意圖。根據本發明之非揮發性記憶體元件40形成於半導體基板41上，非揮發性記憶體元件40包括絕緣層42、蕭特基二極體43、寫入導線44、記憶單元45以及選擇導線46。絕緣層42形成於半導體基板41上，為電性絕緣。蕭特基二極體43，形成於絕緣層42上之一單晶半導體層, 其材料可以是矽(silicon, Si)、鍺(germanium, Ge)、六方氮化硼(hexagonal boron nitride, hBN)或砷化鎵(gallium arsenide, GaAs)，前端43a為金屬，與該單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層形成蕭特基接觸，並例如以離子植入製程步驟，於後端43b(該單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層中)，以加速離子的形式，例如植入N型雜質(也可以植入P型雜質，但N型雜質較佳)，而形成蕭特基二極體43。寫入導線44，具有導電性，且寫入導線44與蕭特基二極體43之前端43a(在本實施例中為金屬端)電連接，且蕭特基二極體43於操作時單向導通。記憶單元45位於蕭特基二極體43上，且記憶單元45與蕭特基二極體43之後端43b(在本實施例中為N型半導體端)電連接。選擇導線46具有導電性，位於記憶單元45上，與記憶單元45電連接；其中，於非揮發性記憶體元件40被選擇，而將一資料寫入其中的記憶單元45時，第一電流I0流經該蕭特基二極體43，以將該資料寫入記憶單元45。
非揮發性記憶體元件40經由選擇導線46與寫入導線44定址而決定將資料寫入特定位址的記憶單元45，並調整選擇導線46與寫入導線44的電位，而導通蕭特基二極體43，並使第一電流I0流經寫入導線44、蕭特基二極體43、記憶單元45至選擇導線46，以將資料寫入記憶單元45。其中，記憶單元45可以是PCRAM元件的相變化區、MRAM元件的磁性區或是RRAM元件的電阻變化區。所謂的資料，例如為代表｢1」或｢0」之電子特性，例如材料的結晶狀態、磁化方向或是電阻等。此為本領域中具有通常知識者所熟知，在此不予贅述。
需說明的是，因為蕭特基二極體包含金屬端及半導體端，為方便描述，本文以下所述｢前端｣可以是金屬端，或是半導體端；本文以下所述｢後端｣也可以是金屬端，或是半導體端，惟，前端與後端形成蕭特雞接觸。另外，蕭特基二極體的金屬端與半導體端，都是經由歐姆接觸 (contact) 以和其他導線連接。其中，導線例如為寫入導線、選擇導線或導電單元等，也不贅述。
圖4C顯示如圖4A與4B所示之非揮發性記憶體元件40在同一選擇導線46排列方式之一種實施方式的剖視示意圖。如圖4C所示，複數非揮發性記憶體元件40例如可以在同一選擇導線46上連續排列，而由複數選擇導線46形成由複數非揮發性記憶體元件40排列之非揮發性記憶體元件陣列。
圖4D顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。本實施例與圖4A與4B所示之實施例不同之處，在於本實施例之寫入導線44堆疊並連接於蕭特基二極體43之前端43a(在本實施例中為金屬端)上，而非如圖4A所示，寫入導線44於橫向上連接蕭特基二極體43之前端43a。圖4D旨在說明導線44不僅可以如圖4A所示，在橫向上與前端43a連接；導線44也可以如圖4D所示，在縱向上與前端43a連接。
圖4E顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。根據本發明之非揮發性記憶體元件40’形成於半導體基板41’上，非揮發性記憶體元件40’包括絕緣層42’、蕭特基二極體43’、寫入導線44’、記憶單元45’以及選擇導線46’。絕緣層42’形成於半導體基板41’上，為電性絕緣。蕭特基二極體43’，形成於絕緣層42’上之單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層中，後端43b’為金屬，與該單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層形成蕭特基接觸，並例如以離子植入製程步驟，於前端43a’(該單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層中)，以加速離子的形式，例如植入N型雜質(也可以植入P型雜質，但N型雜質較佳)，而形成蕭特基二極體43’。寫入導線44’，具有導電性，且寫入導線44’與蕭特基二極體43’之前端43a’(在本實施例中為N型半導體端)電連接，且蕭特基二極體43’於操作時單向導通。記憶單元45’位於蕭特基二極體43’上，且記憶單元45’與蕭特基二極體43’之後端43b’(在本實施例中為金屬端)電連接。選擇導線46’具有導電性，位於記憶單元45’上，與記憶單元45’電連接；其中，於非揮發性記憶體元件40’被選擇，而將一資料寫入其中的記憶單元45’時，第一電流I0’流經該蕭特基二極體43’，以將該資料寫入記憶單元45’。
本實施例與圖4A與4B所示之實施例不同之處，在於本實施例之前端43a’為N型半導體端，後端43b’為金屬端，而非如圖4A所示，前端43a為金屬端，後端43b為N型半導體端。圖4E旨在說明蕭特基二極體應用於本發明之非揮發性記憶體元件之選擇器時，其導通電流方向與蕭特基接觸可以根據所需要的應用而改變。
本發明優於先前技術之處，至少有以下幾點：一，根據本發明，非揮發性記憶體元件採用單向導通的選擇器(即蕭特基二極體)，不需要如先前技術採用雙向導通的選擇器，可以節省選擇器所佔據的空間，面積較小；二，根據本發明，非揮發性記憶體元件採用單向導通的選擇器(蕭特基二極體)可不受限於雙向導通的選擇器例如MOS元件電性特徵，例如本發明可採用蕭特基二極體作為選擇器，其導通電流較MOS元件高，應用範圍較廣；三，根據本發明，非揮發性記憶體元件採用單向導通的選擇器(蕭特基二極體)，可直接與寫入導線44電連接，相對於先前技術採用雙向導通的選擇器例如MOS元件，根據本發明的蕭特基二極體可以大大的降低漏電流；且寫入導線可以更進一步形成於絕緣層之上，可更進一步降低漏電流，例如在本實施例中，非揮發性記憶體元件40之寫入導線44，在一種較佳的實施方式中，可以形成於一絕緣層42上，而與其他的導電區域，有較佳的電性隔絕，具有相較於先前技術更好的絕緣效果，降低非揮發性記憶體元件40操作時的漏電流；四，蕭特基二極體的順向導通電壓相較於PN二極體更低(大約低0.3V)，另外，一般而言，非揮發性記憶體元件相對於揮發性記憶體元件，寫入資料的電流較高；而且，蕭特基二極體在與PN二極體相同的導通飽和電流情況下，蕭特基二極體的電壓降比PN二極體的電壓降又再更低(約0.37V)，因此，採用蕭特基二極體的非揮發性記憶體元件，相較採用PN二極體的非揮發性記憶體元件，可以進一步降低操作電壓，達成寫入資料的目的；當然，相較於採用MOS元件作為選擇器的非揮發性記憶體元件，本發明降低操作電壓的幅度更大。而且本發明應用於複數個蕭特基二極體的實施例時(將於後詳述)，可取代雙向通道或應用於多向控制(如SOT -MRAM元件) ，以使雙向通道的電流大致上相等；五，蕭特基二極體的反應時間極快，約為 100ps，適合於快速應用。
關於前述本發明優點中的第四點，採用蕭特基二極體作為非揮發性記憶體元件的選擇器，可以降低操作電壓的細節詳述如下：首先，PN二極體的電流公式如下：
Figure 02_image001
-1) 其中，Jd為流經PN二極體的電流； Jds為PN二極體的飽和電流，大約為10 -11~10 -12A； Vd為PN二極體導通時的跨壓，大約為0.7V； Vt為熱電壓，常溫下約為26mV； n為理想因子，對矽而言約為1~2。 對比蕭特基二極體，蕭特基二極體的電流公式如下：
Figure 02_image003
-1) 其中，Jd為流經蕭特基二極體的電流； Jss為蕭特基二極體的飽和電流，大約為10 -5A； Vd為蕭特基二極體導通時的跨壓，大約為0.3V； Vt為熱電壓，常溫下約為26mV； n為理想因子，對矽而言約為1~2。 由上公式可知，除了蕭特基二極體導通時的跨壓比PN二極體導通時的跨壓還低了大約0.4V，當Jd=Js時，因為Jss大約為Jds的10 6~10 7倍，如以10 6計算，蕭特基二極體要達到與PN二極體相同的導通電流，操作電壓可以再低0.06*6=0.36V ，因此，採用蕭特基二極體作為非揮發性記憶體元件的選擇器，相較於採用PN二極體作為非揮發性記憶體元件的選擇器，操作電壓可以降低0.3V+0.36V=0.66V。
圖4F顯示根據本發明的非揮發性記憶體裝置之一種實施方式的示意圖。如圖所示，根據本發明之非揮發性記憶體裝置4包含非揮發性記憶體元件陣列400以及控制電路410。其中，非揮發性記憶體元件陣列400由複數非揮發性記憶體元件40組成。控制電路410用以控制非揮發性記憶體元件陣列400，而對非揮發性記憶體元件40進行讀寫操作。其中，非揮發性記憶體元件如前所述，包括：絕緣層42，為電性絕緣；蕭特基二極體43，形成於絕緣層42上之單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層中；寫入導線46具有導電性，且寫入導線46與蕭特基二極體43之前端43a電連接；記憶單元45，位於蕭特基二極體43上，記憶單元45與蕭特基二極體43之後端43b電連接；以及選擇導線46，具有導電性，位於記憶單元45上，與記憶單元45電連接； 其中，於非揮發性記憶體元件40被選擇寫入資料時，第一電流I0流經蕭特基二極體43，以將資料寫入記憶單元45。
圖5A與5B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。根據本發明之非揮發性記憶體元件50形成於半導體基板51上，非揮發性記憶體元件50包括絕緣層52、蕭特基二極體53、寫入導線54、記憶單元55、選擇導線56以及連接導電單元57。絕緣層52形成於半導體基板51上，為電性絕緣。蕭特基二極體53，形成於絕緣層52上之一單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層中，前端53a為金屬，與該單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層形成蕭特基接觸，並例如以離子植入製程步驟，於後端53b(該單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層中)，以加速離子的形式，植入P型雜質或N型雜質(在本實施例中，例如為N型雜質)，而形成蕭特基二極體53。寫入導線54，具有導電性，且寫入導線54與蕭特基二極體53之前端53a(在本實施例中為金屬端)電連接，且蕭特基二極體53於操作時單向導通。記憶單元55位於蕭特基二極體53上，且記憶單元55與蕭特基二極體53之後端53b(在本實施例中為N型半導體端)電連接。選擇導線56具有導電性，位於記憶單元55上，與記憶單元55電連接；其中，於非揮發性記憶體元件50被選擇，而將一資料寫入其中的記憶單元55時，第一電流I0流經該蕭特基二極體53，以將該資料寫入記憶單元55。
本實施例與圖4A與4B顯示之實施例，不同之處在於，在本實施例中，非揮發性記憶體元件50更包含連接導電單元57，具有導電性，用以將記憶單元55與蕭特基二極體53之後端53b(在本實施例中為N型端)電連接，其中，連接導電單元57與蕭特基二極體53之後端53b(在本實施例中為N型半導體端)，形成歐姆接觸，此為本領域中具有通常知識者所熟知，在此不予贅述。在本實施例中，如圖5A與5B所示，連接導電單元57例如但不限於堆疊並連接於蕭特基二極體53之後端53b上，且記憶單元55堆疊並連接於連接導電單元57上。
圖6A顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。根據本發明之非揮發性記憶體元件60形成於半導體基板61上，非揮發性記憶體元件60包括絕緣層62、蕭特基二極體63、寫入導線64、記憶單元65、選擇導線66以及連接導電單元67。絕緣層62形成於半導體基板61上，為電性絕緣。蕭特基二極體63，形成於絕緣層62上之一單晶半導體層, 其材料可以是矽、鍺、六方氮化硼或砷化鎵。前端63a為金屬，與該單晶半導體層形成蕭特基接觸，並例如以離子植入製程步驟，於後端63b(該單晶半導體層)，以加速離子的形式，植入P型雜質或N型雜質(在本實施例中，例如為N型雜質)，而形成蕭特基二極體63。寫入導線64，具有導電性，且寫入導線64與蕭特基二極體63之前端63a(在本實施例中為金屬端)電連接，且蕭特基二極體63於操作時單向導通。記憶單元65位於蕭特基二極體63上，且記憶單元65經由連接導電單元67與蕭特基二極體63之後端63b(在本實施例中為N型半導體端)電連接。選擇導線66具有導電性，位於記憶單元65上，與記憶單元65電連接；其中，於非揮發性記憶體元件60被選擇，而將一資料寫入其中的記憶單元65時，第一電流I0流經該蕭特基二極體63，以將該資料寫入記憶單元65。
本實施例與圖4A與4B顯示之實施例，不同之處在於，在本實施例中，非揮發性記憶體元件60更包含連接導電單元67，具有導電性，用以將記憶單元65與蕭特基二極體63之後端63b(在本實施例中為N型半導體端)電連接，其中，連接導電單元67與蕭特基二極體63之後端63b(在本實施例中為N型半導體端)，形成歐姆接觸，此為本領域中具有通常知識者所熟知，在此不予贅述。連接導電單元67，例如為金屬導線或是金屬連接栓(plug)，用以將記憶單元65與與蕭特基二極體63之後端73b電連接。此外，在本實施例中，如圖6所示，寫入導線64例如但不限於堆疊於絕緣層62上，且蕭特基二極體63堆疊並連接於寫入導線64上。關於如何在金屬層上形成單晶矽層，可參閱US 2010/0044670A1。
圖6B顯示根據本發明的非揮發性記憶體元件之另一種實施方式的剖視示意圖。不同與圖6A之處在於，在本實施例之非揮發性記憶體元件60中，蕭特基二極體63之前端63a為N型半導體端，而後端63b為金屬端，位於前端63a(N型半導體端)之上方，而與連接導電單元67形成電連通。實際操作時，第一電流I0往下，流入N型半導體，再進入寫入導線64。
圖7A與7B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。根據本發明之非揮發性記憶體元件70形成於半導體基板71上，非揮發性記憶體元件70包括與絕緣層72、寫入導線741與742、蕭特基二極體731及732、記憶單元75、選擇導線76以及連接導電單元77。絕緣層72形成於半導體基板71上，為電性絕緣。蕭特基二極體731及732，形成於絕緣層72上之單晶半導體層中，前端731a與後端732b為金屬，與該單晶半導體層形成蕭特基接觸，並例如以離子植入製程步驟，於後端731b及前端732a(該單晶半導體層)，以加速離子的形式，例如植入N型雜質(也可以植入P型雜質，但N型雜質較佳)，而形成蕭特基二極體731及732。
在本實施例中，蕭特基二極體731堆疊並連接於絕緣層72上，且蕭特基二極體731之前端731a與後端731b例如但不限於在橫向上鄰接。本實施例之非揮發性記憶體元件70例如更包含蕭特基二極體732，形成於絕緣層72上，前端732a之形成於前述該單晶半導體層，並例如以離子植入製程步驟，於前端732a，以加速離子的形式，例如但不限於植入N型雜質，且前端732a與金屬之後端732b形成蕭特基接觸，而形成蕭特基二極體732。在本實施例中，蕭特基二極體732堆疊並連接於絕緣層72上，且蕭特基二極體732之前端732a與後端732b例如但不限於在橫向上鄰接。
寫入導線741，具有導電性，且寫入導線741與蕭特基二極體731之前端731a電連接，在本實施例中，寫入導線741例如但不限於橫向連接於前端731a。寫入導線742，具有導電性，且寫入導線742與蕭特基二極體732之前端732a電連接，在本實施例中，寫入導線742例如但不限於堆疊並連接於前端732a上。記憶單元75位於蕭特基二極體731及732上，且記憶單元75與蕭特基二極體731及732之後端731b及732b經由連接導電單元77電連接。在本實施例中，連接導電單元77在橫向上介於後端731b及732b之間。在本實施例中，選擇導線76位於記憶單元75上，與記憶單元75電連接。
於非揮發性記憶體元件70被選擇寫入一資料時，第一電流I0流經該蕭特基二極體731，以將該資料寫入記憶單元75。於非揮發性記憶體元件70被選擇寫入另一資料時，第二電流I1流經該蕭特基二極體732，以將該另一資料寫入記憶單元75。需說明的是，第一電流I0與第二電流I1在流經記憶單元75時為彼此反向。
需說明的是，在本實施例中蕭特基二極體731及732，其蕭特基接面的方向，可以根據電路設計而調整，而不限於如圖所示之N型半導體區在左，蕭特基金屬區在右；也可以為蕭特基金屬區在上，N型半導體區在下；或是蕭特基金屬區在下而N型半導體區在上(即上下排列，而非橫向排列)。在一種較佳的實施例中，寫入導線741及742為金屬導線，其例如但不限於包括鋁、銅或鋁銅合金等金屬材料所形成。在一種較佳的實施例中，本發明所述之選擇導線與寫入導線，例如但不限於為金屬導線。
根據本發明，在一種較佳的實施例中，如本實施例所示，非揮發性記憶體元件形成於絕緣層上半導體基板(semiconductor-on-insulator, SOI, substrate) 或絕緣層-金屬層上半導體基板(semiconductor-on-metal-insulator, SMOI, substrate)，其中SOI基板及SMOI基板為本領域中具有通常知識者所熟知，再此不予贅述。
需說明的是，在不同非揮發性記憶體元件的應用中，第一電流I0的電流路徑也可以不同。舉例而言，如圖7A所示，當非揮發性記憶體元件70為RRAM元件時，記憶單元75為電阻變化區，則第一電流I0的電流路徑，如圖7A所示，例如會經由蕭特基二極體731，經過連接導電單元77而流至記憶單元75，以改變記憶單元75中材料的狀態，此時選擇導線76例如電連接至接地電位。當非揮發性記憶體元件70為自旋軌道轉矩(spin orbit torque, SOT) MRAM元件時，記憶單元75為磁性區，則第一電流I0的電流路徑，例如會經由蕭特基二極體731，而至連接導電單元77，並不流經記憶單元75，藉以改變記憶單元75中電極的磁化方向，而改變記憶單元75之電阻，以將資料寫入記憶單元75中。
圖8A、8B與8C分別顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。如圖8A與8B所示，根據本發明之非揮發性記憶體元件80為一種三端元件，形成於半導體基板81上，非揮發性記憶體元件80包括絕緣層82、寫入導線841及842、蕭特基二極體831及832、記憶單元85、選擇導線86以及連接導電單元87。其中，非揮發性記憶體元件80之三端分別為寫入導線841及842與選擇導線86。其中，連接導電單元87包括第一部分871、第二部分872及第三部分873。蕭特基二極體831包括前端831a與後端831b。蕭特基二極體832包括前端832a與後端832b。
絕緣層82形成於半導體基板81上，為電性絕緣。蕭特基二極體831及832，形成於絕緣層82上之單晶矽層中。寫入導線841及842，具有導電性，且寫入導線841及842分別與蕭特基二極體831及832之前端831a(在本實施例中為蕭特基金屬端)及832a(在本實施例中為N型端)電連接，且蕭特基二極體831及832單向導通。記憶單元85位於蕭特基二極體831及832上，且記憶單元85與蕭特基二極體831及832之後端831b(在本實施例中為N型端)及832b(在本實施例中為蕭特基金屬端) 經由連接導電單元87電連接。其中連接導電單元87包括第一部分871、第二部分872與第三部分873。選擇導線86具有導電性，位於記憶單元85上，與記憶單元85電連接。其中，於非揮發性記憶體元件80被選擇，而將一資料寫入其中的記憶單元85時，第一電流I0流經該蕭特基二極體831，以將該資料寫入記憶單元85。於非揮發性記憶體元件80被選擇，而將另一資料寫入其中的記憶單元85時，第二電流I1流經該蕭特基二極體832，以將該另一資料寫入記憶單元85。在本實施例中，第一電流I0與第二電流I1流經記憶單元85的方向相反。
舉例而言，如圖8C之操作表所示，非揮發性記憶體元件80被定址而將代表｢0」之資料寫入記憶單元85中時，例如將寫入導線841電連接於一寫入電壓Vw，並將選擇導線86電連接於接地電位，而產生第一電流I0，由寫入導線841，流經蕭特基二極體831(蕭特基金屬端在上而半導體N型端在下)後，再流經連接導電單元87(第一部分871與第三部分873)，再流經記憶單元85，而到達選擇導線86，在此過程中，改變記憶單元85材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表｢0」之資料寫入記憶單元85中。寫入導線842則電性浮接，而在其他未被選取的非揮發性記憶體元件80中，其寫入導線841及842與選擇導線86，例如也電性浮接。
另一方面，非揮發性記憶體元件80被定址而將代表｢1」之資料寫入磁性區85中時，例如將選擇導線86電連接於寫入電壓Vw，並將寫入導線842電連接於接地電位，而產生第二電流I1，由選擇導線86，流經記憶單元85後，再流經連接導電單元87(第三部分873與第二部分872)，再流經蕭特基二極體832(蕭特基金屬端在上而半導體N型端在下)後，而到達寫入導線842，在此過程中，改變記憶單元85材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表｢1」之資料寫入記憶單元85中。寫入導線841則電性浮接，而在其他未被選取的非揮發性記憶體元件80中，其寫入導線841及842與選擇導線86，例如也電性浮接。其中，寫入電壓Vw例如為一正電壓，且至少高於蕭特基二極體的順向導通電壓(forward voltage)，且使得電流由電連接於寫入電壓Vw之一端，流至與接地電位電連接之另一端。
在一種較佳的實施例中，讀取記憶單元85中的資料時，例如將選擇導線86電連接於讀取電壓Vr，而根據寫入導線842的電壓，判斷記憶單元85中的資料為｢0」或｢1」。
圖8D顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。根據本發明之非揮發性記憶體元件80’為一種三端元件，形成於半導體基板81’上，非揮發性記憶體元件80’包括絕緣層82’、寫入導線841’及842’、蕭特基二極體831’及832’、記憶單元85’、選擇導線86’以及連接導電單元87’。其中，非揮發性記憶體元件80’之三端分別為寫入導線841’及842’與選擇導線86’。其中，連接導電單元87’包括第一部分871’、第二部分872’及第三部分873’。蕭特基二極體831’包括前端831a’與後端831b’。蕭特基二極體832’包括前端832a’與後端832b’。本實施例與圖8A與8B所示之實施例不同之處，在於本實施例之寫入導線841’與蕭特基二極體831’橫向連接，且前端831a與後端831b橫向連接。寫入導線842’ 與蕭特基二極體832’之前端832a’橫向連接。
圖9A、9B與9C顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。如圖9A與9B所示，根據本發明之非揮發性記憶體元件90形成於半導體基板91上，非揮發性記憶體元件90包括絕緣層92、寫入導線942及971、蕭特基二極體931及932、記憶單元95、選擇導線96以及連接導電單元94及972。本實施例例如但不限於應用於SOT-MRAM元件或是雙向 RRAM元件。
絕緣層92形成於半導體基板91上，為電性絕緣。寫入導線942與971具有導電性，且寫入導線942與971分別與蕭特基二極體931之前端931a(在本實施例中為N型端)與蕭特基二極體932之前端932a(在本實施例中為蕭特基金屬端)電連接。蕭特基二極體931及932分別形成於絕緣層92與第一導體層940上之一單晶半導體層，其材料可以是矽、鍺、六方氮化硼或砷化鎵。記憶單元95位於蕭特基二極體931及932上方，且記憶單元95與蕭特基二極體931及932之後端931b(在本實施例中為蕭特基金屬端)及932b(在本實施例中為N型端)電連接。選擇導線96位於記憶單元95上，與記憶單元95電連接。於非揮發性記憶體元件90被選擇寫入一資料時，第一電流I0流經蕭特基二極體931，以將該資料寫入記憶單元95。於非揮發性記憶體元件90被選擇寫入另一資料時，第二電流I1流經蕭特基二極體932，以將該另一資料寫入記憶單元95。在本實施例中，第一電流I0與第二電流I1流經記憶單元95的方向相反。
在本實施例中，連接導電單元972用以將記憶單元95與蕭特基二極體931之後端931b電連接，其中連接導電單元972之一部分堆疊並連接於後端931b。連接導電單元94用以將連接導電單元972與蕭特基二極體932之後端932b電連接，以將記憶單元95與後端932b電連接。其中寫入導線942堆疊並連接於絕緣層92上，且前端931a堆疊並連接於第一寫入導線942上，且後端931b堆疊並連接於前端931a上。其中連接導電單元94之第一部份941堆疊並連接於絕緣層92上，且連接導電單元94之第二部分921堆疊並連接於第一部份941上，且連接導電單元972之另一部分堆疊並連接於第二部分921上。其中蕭特基二極體932之後端932b堆疊並連接於第一部份941上，且其中蕭特基二極體932之前端932a堆疊並連接於後端932b上，且寫入導線971堆疊並連接於前端932a上。
其中寫入導線942與第一部份941由同一金屬沉積製程步驟所形成。其中前端931a與後端932b由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。其中後端931b與前端932a由同一金屬沉積製程步驟所形成。其中連接導電單元972與寫入導線971例如但不限於由同一金屬沉積製程步驟所形成。舉例而言，寫入導線942與連接導電單元94之第一部分941形成於第一導體層940，具有導電性。其中，第一導體層940位於絕緣層92上並連接絕緣層92。
須說明的是，所謂｢同一金屬沉積製程步驟」係指單一個金屬沉積製程步驟所形成之金屬層，並經由同一微影(lithography)製程步驟，使用同一光罩(mask)，定義出該金屬沉積製程步驟所形成之金屬層的佈線設計(layout)，再經由同一蝕刻製程步驟，所形成之金屬導線與區域。而所謂的｢同一離子植入製程步驟」係指以相同的單一個或單一組(包含複數個)具有相同種類(species)的雜質、相同的加速電壓所形成的離子束，於一半導體層之相同深度所形成之雜質摻雜製程步驟。其中，磊晶製程步驟係指在原有單晶矽層上長出新結晶以製成新半導體層的製程步驟，又稱磊晶成長（epitaxial growth）製程步驟。以上製程步驟皆為本領域中具有通常知識者所熟知，在此不予贅述。
舉例而言，如圖9C之操作表所示，非揮發性記憶體元件90被定址而將代表｢0」之資料寫入記憶單元95中時，例如將寫入導線942電連接於接地電位，並將選擇導線96電連接於寫入電壓Vw，而產生第一電流I0，由選擇導線96，流經記憶單元95後，再流經連接導電單元972，再流經蕭特基二極體931(N型區在下而蕭特基金屬區在上)，而到達寫入導線942，在此過程中，改變記憶單元95材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表｢0」之資料寫入記憶單元95中。寫入導線971則為電性浮接，而在其他未被選取的非揮發性記憶體元件90中，其寫入導線942及971與選擇導線96，例如則為電性浮接。
另一方面，非揮發性記憶體元件90被定址而將代表｢1」之資料寫入記憶單元95中時，例如將選擇導線96電連接於接地電位，並將寫入導線971電連接於寫入電壓Vw，而產生第二電流I1，由寫入導線971，流經蕭特基二極體932(與蕭特基二極體931相同，N型區在下而蕭特基金屬區在上)後，再流經連接導電單元94之第一部分941與第二部分921、連接導電單元972，再流經記憶單元95後，而到達選擇導線96，在此過程中，改變記憶單元95材料的結晶狀態、磁性區的磁化方向或是電阻變化區的阻值，而將代表｢1」之資料寫入記憶單元95中。寫入導線942則為電性浮接，而在其他未被選取的非揮發性記憶體元件90中，其寫入導線942及971與選擇導線96，則為電性浮接。
在一種較佳的實施例中，讀取記憶單元95中的資料時，例如將選擇導線96電連接於讀取電壓Vr，而根據寫入導線971的電壓，判斷記憶單元75中的資料為｢0」或｢1」。
此外，關於如何在金屬層上形成單晶矽層，或是稱作SMOI製程，可參閱US 2010/0044670A1。惟在該申請案中提到，該申請案可應用於PCRAM元件與MRAM元件，其中，該申請案可應用MRAM元件是錯誤的描述，因為MRAM元件需要兩個不同方向的電流，單一個蕭特基二極體是無法達成的。
圖9D顯示根據本發明的非揮發性記憶體裝置之一種實施方式的示意圖。如圖所示，根據本發明之非揮發性記憶體裝置9包含非揮發性記憶體元件陣列900以及控制電路910。其中，非揮發性記憶體元件陣列900由複數非揮發性記憶體元件90組成。控制電路910用以控制非揮發性記憶體元件陣列900，而對非揮發性記憶體元件90進行讀寫操作。其中，非揮發性記憶體元件如前所述，包括：絕緣層92，為電性絕緣；蕭特基二極體931及932，形成於絕緣層92上之單晶矽層、單晶鍺層、六方氮化硼層或單晶砷化鎵層中；寫入導線942及971具有導電性，且寫入導線942及971分別與蕭特基二極體931之前端931a及932a電連接；記憶單元95，位於蕭特基二極體931及932上，記憶單元95分別與蕭特基二極體931及932之後端931b及932b電連接；以及選擇導線96，具有導電性，位於記憶單元95上，與記憶單元95電連接； 其中，於非揮發性記憶體元件90被選擇寫入資料時，第一電流I0或第二電流I1流經蕭特基二極體931或932，以將資料寫入記憶單元95。
圖10A顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。如圖10A所示，根據本發明之非揮發性記憶體元件100包括絕緣層102、寫入導線1042及1071、蕭特基二極體1031及1032、記憶單元105、選擇導線106以及連接導電單元1072及104。
本實施例與圖9A及9B所示的實施例不同之處，在於，在本實施例中，N型半導體區堆疊並連接於蕭特基金屬區之上；而圖9A與9B所示之實施例中，蕭特基金屬區堆疊並連接於N型半導體區之上。本實施例旨在說明，根據本發明，N型半導體區可堆疊並連接於蕭特基金屬區之上，蕭特基金屬區也可以堆疊並連接於N型半導體區之上。需將蕭特基二極體的導通電流方向，根據電路上操作的需要對應調整。
圖10B顯示根據本發明的非揮發性記憶體元件之一種實施方式示意圖。本實施例旨在示意複數非揮發性記憶體元件的排列與連接方式。如圖10B所示，非揮發性記憶體元件100與100’例如共用寫入導線1042與1071。
圖11A與11B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖與操作表。如圖11A所示，根據本發明之非揮發性記憶體元件110為一種五端元件，形成於半導體基板上(未示出，請參考其他實施例，如圖9A之半導體基板91)，非揮發性記憶體元件110包括絕緣層112、寫入導線1141及1142、導線1172及1173、蕭特基二極體1131、1132、1133及1134、導體栓1121及1122、記憶單元115、選擇導線116以及連接導電單元1171、1143及1144。其中，非揮發性記憶體元件110之五端分別為寫入導線1141及1142、導線1172及1173與選擇導線106。
絕緣層112形成於半導體基板(未示出 )上，為電性絕緣。寫入導線1141及1142與導線1072及1073，具有導電性。蕭特基二極體1131、1132、1133及1134單向導通，例如但不限於為如圖所示之蕭特基二極體。記憶單元115位於蕭特基二極體1131、1132、1133及1134與連接導電單元1171上方。選擇導線116位於記憶單元115上，與記憶單元115電連接。於非揮發性記憶體元件110被選擇寫入一資料時，第一電流I0自寫入導線1141，流經蕭特基二極體1131、連接導電單元1171、導體栓1121、連接導電單元1143、蕭特基二極體1132到導線1172，以將該資料寫入記憶單元115，在本實施中，非揮發性記憶體元件110例如但不限於為自旋軌道轉矩(spin orbit torque, SOT) MRAM元件。於非揮發性記憶體元件110被選擇寫入另一資料時，第二電流I1流經蕭特基二極體1133及1134，以將該另一資料寫入記憶單元115。本實施例例如但不限於應用於SOT -MRAM元件。
舉例而言，如圖11B之操作表所示，非揮發性記憶體元件110被定址而將代表｢0」之資料寫入記憶單元115中時，例如將寫入導線1141電連接於寫入電壓Vw，並將導線1172電連接於接地電位，而產生第一電流I0，由寫入導線1141，流經蕭特基二極體1131(蕭特基金屬區在下而N型區在上)後，再流經連接導電單元1171，再流經導體栓1121，再流經連接導電單元1143，再流經蕭特基二極體1132，而到達導線1172，在此過程中，使第一電流I0流經與記憶單元115中之電極電連接的連接導電單元1171，以改變磁性區的磁化方向，而將代表｢0」之資料寫入記憶單元115中。寫入導線1142及導線1173與選擇導線116則為電性浮接，而在其他未被選取的非揮發性記憶體元件110中，其寫入導線1141及1142、導線1172及1173與選擇導線116，例如則為電性浮接。
另一方面，非揮發性記憶體元件110被定址而將代表｢1」之資料寫入記憶單元115中時，例如將寫入導線1142電連接於寫入電壓Vw，並將導線1173電連接於接地電位，而產生第二電流I1，由寫入導線1142，流經蕭特基二極體1133(蕭特基金屬區在下而N型區在上)後，再流經連接導電單元1171，再流經導體栓1122，再流經連接導電單元1144，再流經蕭特基二極體1134，而到達導線1173，在此過程中，使第二電流I1流經與記憶單元115中之電極電連接的連接導電單元1171，但與前述寫入代表｢0」之資料的程序之電流方向相反，以改變磁性區的磁化方向，而將代表｢1」之資料寫入記憶單元115中。寫入導線1141及導線1172與選擇導線116則為電性浮接，而在其他未被選取的非揮發性記憶體元件110中，其寫入導線1141及1142、導線1172及1173與選擇導線116，例如則為電性浮接。
在一種較佳的實施例中，讀取記憶單元115中的資料時，例如將選擇導線116電連接於讀取電壓Vr，而根據寫入導線1142的電壓，判斷記憶單元115中的資料為｢0」或｢1」。
圖11C顯示根據本發明的非揮發性記憶體裝置之一種實施方式的示意圖。如圖所示，根據本發明之非揮發性記憶體裝置11包含非揮發性記憶體元件陣列1100以及控制電路1110。其中，非揮發性記憶體元件陣列1100由複數非揮發性記憶體元件110組成。控制電路1110用以控制非揮發性記憶體元件陣列1100，而對非揮發性記憶體元件110進行讀寫操作。其中，非揮發性記憶體元件110如前所述，包括絕緣層112、寫入導線1141及1142、導線1172及1173、蕭特基二極體1131、1132、1133及1134、導體栓1121及1122、記憶單元115、選擇導線116以及連接導電單元1171、1143及1144。
圖12顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。如圖12所示，根據本發明之非揮發性記憶體元件120為一種五端元件，形成於半導體基板上(未示出，請參考其他實施例，如圖9A之半導體基板91)，非揮發性記憶體元件120包括絕緣層122、寫入導線1241及1242、導線1272及1273、蕭特基二極體1231、1232、1233及1234、導線1221及1222、記憶單元125、選擇導線126以及連接導電單元1271、1243及1244。其中，非揮發性記憶體元件120之五端分別為寫入導線1241及1242、導線1272及1273與選擇導線116。
本實施例與圖11A及11B所示的實施例不同之處，在於，在本實施例中，蕭特基金屬區堆疊並連接於N型半導體區之上；而圖11A與11B所示之實施例中，N型半導體區堆疊並連接於蕭特基金屬區之上。本實施例旨在說明，根據本發明，N型半導體區可堆疊並連接於蕭特基金屬區之上，蕭特基金屬區也可以堆疊並連接於N型半導體區之上。需將蕭特基二極體的導通電流方向，根據電路上操作的需要對應調整。
圖13A與13B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖與上視示意圖。如圖13A與13B所示，根據本發明之非揮發性記憶體元件130為一種五端元件，形成於半導體基板上(未示出，請參考其他實施例，如圖9A之半導體基板91)，非揮發性記憶體元件130包括絕緣層132、寫入導線1341及1342、導線1371、1372、1373、1374及1375、蕭特基二極體1331、1332、1333及1334、導體栓1321、1322、1323、1324、1325、1326、1327及1328、記憶單元135以及選擇導線136。其中，非揮發性記憶體元件130之五端分別為寫入導線1341及1342、導線1373及1375與選擇導線136。
絕緣層132形成於半導體基板(未示出 )上，為電性絕緣。寫入導線1341及1342與導線1371、1372、1373、1374及1375，具有導電性。蕭特基二極體1331、1332、1333及1334單向導通，例如但不限於為如圖所示之蕭特基二極體。記憶單元135位於蕭特基二極體1331、1332、1333及1334與連接導電單元(導線1371、1372、1374及1375與導體栓1322、1323、1324、1326、1327及1328)上方。選擇導線136位於記憶單元135上，與記憶單元135電連接。於非揮發性記憶體元件130被選擇寫入一資料時，第一電流I0自寫入導線1341，流經蕭特基二極體1331、導體栓1322、導線1371及1372、導體栓1323、蕭特基二極體1332、導體栓1324到導線1373，以將該資料寫入記憶單元135，在本實施中，非揮發性記憶體元件130例如但不限於為自旋軌道轉矩(spin orbit torque, SOT) MRAM元件。於非揮發性記憶體元件130被選擇寫入另一資料時，第二電流I1流經蕭特基二極體1333及1334，以將該另一資料寫入記憶單元135。
舉例而言，如圖13A所示，非揮發性記憶體元件130被定址而將代表｢0」之資料寫入記憶單元135中時，例如將寫入導線1341電連接於寫入電壓Vw，並將導線1373電連接於接地電位，而產生第一電流I0，由寫入導線1341，流經導體栓1321、再流經蕭特基二極體1331(蕭特基金屬區在上而N型區在下)後，再流經導體栓1322、再流經導線1371及1372、再流經導體栓1323、再流經蕭特基二極體1332、再流經導體栓1324，而到達導線1373，在此過程中，使第一電流I0流經與記憶單元135中之電極電連接的導線1372，以改變磁性區的磁化方向，而將代表｢0」之資料寫入記憶單元135中。寫入導線1342及導線1375與選擇導線136則為電性浮接，而在其他未被選取的非揮發性記憶體元件130中，其寫入導線1341及1342、導線1373及1375與選擇導線136，例如則為電性浮接。
另一方面，非揮發性記憶體元件130被定址而將代表｢1」之資料寫入記憶單元135中時，例如將寫入導線1342電連接於寫入電壓Vw，並將導線1375電連接於接地電位，而產生第二電流I1，由寫入導線1342，流經導體栓1325、再流經蕭特基二極體1333(蕭特基金屬區在上而N型區在下)後，再流經導體栓1326、再流經導線1374及1372、再流經導體栓1327、再流經蕭特基二極體1334、再流經導體栓1328，而到達導線1375。在此過程中，使第二電流I1流經與記憶單元135中之電極電連接的導線1372，以改變磁性區的磁化方向，在此過程中，使第二電流I1流經與記憶單元135中之電極電連接的導線1372，但與前述寫入代表｢0」之資料的程序之電流方向相反，以改變磁性區的磁化方向，而將代表｢1」之資料寫入記憶單元135中。寫入導線1341及導線1373與選擇導線136則為電性浮接，而在其他未被選取的非揮發性記憶體元件130中，其寫入導線1341及1342、導線1373及1375與選擇導線136，例如則為電性浮接。
需說明的是，請同時參閱圖13B之上視示意圖，在本實施例中，以半導體製造站別(stage)而言，寫入導線1341及1342與選擇導線136都在同 一個金屬沉積製程步驟所形成；導線1371、1372、1373、1374及1375都在同 一個金屬沉積製程步驟所形成；此外，導體栓1321、1322、1323、1324、1325、1326、1327及1328則為導體栓製程步驟所形成。
如圖13B之上視示意圖，一個非揮發性記憶體元件130的單元，由虛黑框線所示意。本實施例示意根據本發明的非揮發性記憶體裝置中的非揮發性記憶體元件陣列佈局，可以看出相較於先前技術之非揮發性記憶體裝置，根據本發明之非揮發性記憶體裝置將可以大幅縮小電路面積。
以上已針對較佳實施例來說明本發明，唯以上所述者，僅係為使熟悉本技術者易於了解本發明的內容而已，並非用來限定本發明之權利範圍。在本發明之相同精神下，熟悉本技術者可以思及各種等效變化。例如，在不影響元件主要的特性下，可加入其他製程步驟或結構。凡此種種，皆可根據本發明的教示類推而得。此外，所說明之各個實施例，並不限於單獨應用，亦可以組合應用，例如但不限於將兩實施例併用。因此，本發明的範圍應涵蓋上述及其他所有等效變化。此外，本發明的任一實施型態不必須達成所有的目的或優點，因此，請求專利範圍任一項也不應以此為限。
4, 9, 11:非揮發性記憶體裝置 10, 20, 40, 40’, 50, 60, 70, 80, 80’, 90, 100, 100’, 110, 120, 130:非揮發性記憶體元件 11, 21, 31, 41, 51, 61, 71, 81, 91:半導體基板 12, 22, 32:源極/汲極 13, 23, 33:雙向選擇器 15:相變化區 16, 36:接地導線 17, 27, 37:位元導線 25:磁性區 35:電阻變化區 42, 42’, 52, 62, 72, 82, 82’, 92, 102,112, 122, 132:絕緣層 43, 43’, 53, 63, 731, 732, 831, 831’, 832, 832’,  931, 932, 1031, 1032, 1033, 1034, 1131, 1132, 1133, 1134, 1231, 1232, 1233, 1234, 1331, 1332, 1333, 1334:蕭特基二極體 43a, 43a’, 53a, 63a, 731a, 732a, 831a, 832a, 831a’, 832a’,931a, 932a:前端 43b, 43b’, 53b, 63b, 731b, 732b, 831b, 832b, 831b’, 832b ‘, 931b, 932b:後端 44, 44’, 54, 64, 74, 841, 842, 841’, 842’, 942, 971, 1041, 1042, 1071, 1141, 1142, 1241, 1242, 1341, 1342:寫入導線 45, 45’, 55, 65, 75, 85, 85’, 95, 105, 115, 125, 135:記憶單元 46, 46’, 56, 66, 76, 86, 86’, 96, 106, 116, 126, 136:選擇導線 57, 67, 77, 87, 92, 261, 262, 841, 872, 972, 1043, 1044, 1071:連接導電單元 141, 142, 241, 242, 341, 342:金屬栓 871, 871’, 941:第一部分 872, 872’, 921:第二部分 873, 873’:第三部分 1121, 1122, 1221, 1222, 1321, 1322, 1323, 1324, 1325, 1326, 1327, 1328:導體栓 1172, 1173, 1272, 1273, 1371, 1372, 1373, 1374, 1375:導線 I0:第一電流 I1:第二電流 Vr:讀取電壓 Vw:寫入電壓
圖1A與1B顯示一種典型的相變化隨機存取記憶體(phase change random access memory, PCRAM)元件10的剖視示意圖與3D(three dimensional)示意圖。
圖2A與2B分別顯示一種典型的自旋轉移磁矩(spin transfer torque, STT)磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)元件20的剖視示意圖與3D(three dimensional)示意圖。
圖3A與3B分別顯示一種典型的電阻變化隨機存取記憶體(resistive random access memory, RRAM)元件30的剖視示意圖與3D(three dimensional)示意圖。
圖4A與4B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。
圖4C顯示如圖4A與4B所示之非揮發性記憶體元件40在同一選擇導線46排列方式之一種實施方式的剖視示意圖。
圖4D顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。
圖4E顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。
圖4F顯示根據本發明的非揮發性記憶體裝置之一種實施方式的示意圖。
圖5A與5B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。
圖6A顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。
圖6B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖。
圖7A與7B顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖與3D示意圖。
圖8A、8B與8C顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。
圖8D顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。
圖9A、9B與9C顯示根據本發明的非揮發性記憶體元件之一種實施方式的剖視示意圖、3D示意圖與操作表。
圖9D顯示根據本發明的非揮發性記憶體裝置之一種實施方式的示意圖。
圖10A顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。
圖10B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。
圖11A與11B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖與操作表。
圖11C顯示根據本發明的非揮發性記憶體裝置之一種實施方式的示意圖。
圖12顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖。
圖13A與13B顯示根據本發明的非揮發性記憶體元件之一種實施方式的3D示意圖與上視示意圖。
40:非揮發性記憶體元件
41:基板
42:絕緣層
43:蕭特基二極體
43a:前端
43b:後端
44:寫入導線
45:記憶單元
46:選擇導線
I0:第一電流

Claims (26)

  1. 一種非揮發性記憶體元件，包含： 一絕緣層，為電性絕緣； 一第一蕭特基二極體，形成於該絕緣層上之一單晶半導體層； 一第一寫入導線，具有導電性，且該第一寫入導線與該第一蕭特基二極體之一第一前端電連接； 一記憶單元，位於該第一蕭特基二極體上，該記憶單元與該第一蕭特基二極體之一第一後端電連接；以及 一選擇導線，具有導電性，位於該記憶單元上，與該記憶單元電連接； 其中，於該非揮發性記憶體元件被選擇寫入一第一資料時，一第一電流流經該第一蕭特基二極體，以將該第一資料寫入該記憶單元。
  2. 如請求項1所述之非揮發性記憶體元件，其中該第一蕭特基二極體堆疊並連接於該絕緣層上。
  3. 如請求項1所述之非揮發性記憶體元件，其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一蕭特基二極體堆疊並連接於該第一寫入導線上。
  4. 如請求項1所述之非揮發性記憶體元件，更包含： 一第二蕭特基二極體，位於該絕緣層上之該單晶半導體層；以及 一第二寫入導線，具有導電性，且該第二寫入導線與該第二蕭特基二極體之一第二前端電連接； 其中，於該非揮發性記憶體元件被選擇寫入一第二資料時，一第二電流流經該第二蕭特基二極體，以將該第二資料寫入該記憶單元。
  5. 如請求項4所述之非揮發性記憶體元件，其中該第二蕭特基二極體堆疊並連接於該絕緣層上。
  6. 如請求項4所述之非揮發性記憶體元件，其中該第二寫入導線堆疊並連接於該絕緣層上，且該第二蕭特基二極體堆疊並連接於該第二寫入導線上。
  7. 如請求項4所述之非揮發性記憶體元件，更包含： 一第一連接導電單元，用以將該記憶單元與該第一蕭特基二極體之該第一後端電連接，其中該第一連接導電單元之一部分堆疊並連接於該第一後端；以及 一第二連接導電單元，用以將該第一連接導電單元與該第二蕭特基二極體之該第二後端電連接，以將該記憶單元與該第二後端電連接； 其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一前端堆疊並連接於該第一寫入導線上，且該第一後端堆疊並連接於該第一前端上； 其中該第二連接導電單元之一第一部份堆疊並連接於該絕緣層上，且該第二連接導電單元之一第二部份堆疊並連接於該第一部份上，且該第一連接導電單元之另一部分堆疊並連接於該第二部份上； 其中該第二後端堆疊並連接於該第一部份上，且該第二前端堆疊並連接於該第二後端上，且該第二寫入導線堆疊並連接於該第二前端上； 其中該第一寫入導線與該第一部份由同一金屬沉積製程步驟所形成； 其中該第一前端與該第二後端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成； 其中該第一後端與該第二前端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。
  8. 如請求項1所述之非揮發性記憶體元件，更包含一第一連接導電單元，電連接於該第一蕭特基二極體與該記憶單元之間，以將該記憶單元與該第一蕭特基二極體之該第一後端電連接。
  9. 如請求項4所述之非揮發性記憶體元件，更包含一第二連接導電單元，電連接於該第二蕭特基二極體與該記憶單元之間，以將該記憶單元與該第二蕭特基二極體之該第二後端電連接。
  10. 如請求項1至9中任一項所述之非揮發性記憶體元件，其中該非揮發性記憶體元件為相變化隨機存取記憶體(phase change random access memory, PCRAM) 、磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)或電阻式隨機存取記憶體(resistive random access memory, RRAM)。
  11. 如請求項1至9中任一項所述之非揮發性記憶體元件，其中該第一寫入導線為金屬導線。
  12. 如請求項4至7中任一項所述之非揮發性記憶體元件，其中該第一寫入導線與該第二寫入導線為金屬導線。
  13. 如請求項1至9中任一項所述之非揮發性記憶體元件，其中該非揮發性記憶體元件形成於一絕緣層上半導體基板(semiconductor-on-insulator, SOI, substrate) 或一絕緣層-金屬層上半導體基板(semiconductor-on-metal-insulator, SMOI, substrate)。
  14. 如請求項7所述之非揮發性記憶體元件，其中該第一連接導電單元與該第二寫入導線由同一金屬沉積製程步驟所形成。
  15. 如請求項1所述之非揮發性記憶體元件，其中該單晶半導體層之材料可以是矽、鍺、六方氮化硼或砷化鎵。
  16. 一種非揮發性記憶體裝置，包含： 一非揮發性記憶體元件陣列，由複數非揮發性記憶體元件組成；以及 一控制電路，用以控制該非揮發性記憶體元件陣列，而對該非揮發性記憶體元件進行讀寫操作； 其中，該非揮發性記憶體元件包括： 一絕緣層，為電性絕緣； 一第一蕭特基二極體，形成於該絕緣層上之一單晶半導體層； 一第一寫入導線，具有導電性，且該第一寫入導線與該第一蕭特基二極體之一第一前端電連接； 一記憶單元，位於該第一蕭特基二極體上，該記憶單元與該第一蕭特基二極體之一第一後端電連接；以及 一選擇導線，具有導電性，位於該記憶單元上，與該記憶單元電連接； 其中，於該非揮發性記憶體元件被選擇寫入一第一資料時，一第一電流流經該第一蕭特基二極體，以將該第一資料寫入該記憶單元。
  17. 如請求項16所述之非揮發性記憶體裝置，其中該第一蕭特基二極體堆疊並連接於該絕緣層上。
  18. 如請求項16所述之非揮發性記憶體裝置，其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一蕭特基二極體堆疊並連接於該第一寫入導線上。
  19. 如請求項16所述之非揮發性記憶體裝置，其中該非揮發性記憶體元件，更包含： 一第二蕭特基二極體，位於該絕緣層上之該單晶半導體層；以及 一第二寫入導線，具有導電性，且該第二寫入導線與該第二蕭特基二極體之一第二前端電連接； 其中，於該非揮發性記憶體元件被選擇寫入一第二資料時，一第二電流流經該第二蕭特基二極體，以將該第二資料寫入該記憶單元。
  20. 如請求項19所述之非揮發性記憶體裝置，其中該第二蕭特基二極體堆疊並連接於該絕緣層上。
  21. 如請求項19所述之非揮發性記憶體裝置，其中該第二寫入導線堆疊並連接於該絕緣層上，且該第二蕭特基二極體堆疊並連接於該第二寫入導線上。
  22. 如請求項19所述之非揮發性記憶體裝置，其中該非揮發性記憶體元件，更包含： 一第一連接導電單元，用以將該記憶單元與該第一蕭特基二極體之該第一後端電連接，其中該第一連接導電單元之一部分堆疊並連接於該第一後端；以及 一第二連接導電單元，用以將該第一連接導電單元與該第二蕭特基二極體之該第二後端電連接，以將該記憶單元與該第二後端電連接； 其中該第一寫入導線堆疊並連接於該絕緣層上，且該第一前端堆疊並連接於該第一寫入導線上，且該第一後端堆疊並連接於該第一前端上； 其中該第二連接導電單元之一第一部份堆疊並連接於該絕緣層上，且該第二連接導電單元之一第二部份堆疊並連接於該第一部份上，且該第一連接導電單元之另一部分堆疊並連接於該第二部份上； 其中該第二後端堆疊並連接於該第一部份上，且該第二前端堆疊並連接於該第二後端上，且該第二寫入導線堆疊並連接於該第二前端上； 其中該第一寫入導線與該第一部份由同一金屬沉積製程步驟所形成； 其中該第一前端與該第二後端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成； 其中該第一後端與該第二前端由同一離子植入製程步驟所形成，或由同一磊晶製程步驟所形成。
  23. 如請求項16所述之非揮發性記憶體裝置，其中該非揮發性記憶體元件，更包含一第一連接導電單元，電連接於該第一蕭特基二極體與該記憶單元之間，以將該記憶單元與該第一蕭特基二極體之該第一後端電連接。
  24. 如請求項16所述之非揮發性記憶體裝置，其中該非揮發性記憶體元件，更包含一第二連接導電單元，電連接於該第二蕭特基二極體與該記憶單元之間，以將該記憶單元與該第二蕭特基二極體之該第二後端電連接。
  25. 如請求項16所述之非揮發性記憶體裝置，其中該非揮發性記憶體元件為相變化隨機存取記憶體(phase change random access memory, PCRAM) 、磁阻式隨機存取記憶體(magnetoresistive random access memory, MRAM)或電阻式隨機存取記憶體(resistive random access memory, RRAM)。
  26. 如請求項16所述之非揮發性記憶體裝置，其中該單晶半導體層之材料可以是矽、鍺、六方氮化硼或砷化鎵。
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