TW202310070A - 記憶體元件及其製備方法 - Google Patents
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Abstract
本申請涉及一種記憶體元件及其製備方法。所述記憶體元件包括：襯底，以及呈陣列狀設置於襯底上的多個存儲單元；其中，相鄰行的存儲單元沿行方向錯位，且任一行中相鄰兩個存儲單元之間的距離為第一距離；相鄰列的存儲單元沿列方向錯位，且錯位的距離小於第一距離；所述記憶體元件及其製備方法，可以進一步提升記憶體元件中存儲單元的集成密度，並有效減小存儲單元與位元線之間的接觸電阻，以確保記憶體元件在具備高密度集成能力的同時也具備良好且穩定的存儲性能。
Description
本申請涉及半導體積體電路製造技術領域，特別是涉及記憶體元件及其製備方法。
磁隨機存取記憶體（Magnetoresistive Random Access Memory，簡稱MRAM）作為一種非揮發性（Non-Volatile）記憶體，不僅可以具有靜態隨機存取記憶體（Static Random-Access Memory，簡稱SRAM）的高速讀寫能力，也可以具有動態隨機存取記憶體（Dynamic Random Access Memory，簡稱DRAM）的高密度集成能力。
然而，MRAM的高密度集成能力雖然有利於降低其生成成本，也可以作為MRAM相較於其他傳統非快閃記憶體而具備的核心競爭力之一。但是，如何進一步提升MRAM的高密度集成能力，卻也成為相關技術中一個亟待解決的難題。
有鑑於此，本發明提出以下技術方案，以解決上述問題。
本申請實施例提供了一種記憶體元件及其製備方法，可以進一步提升記憶體元件中存儲單元的集成密度，並有效減小存儲單元與位元線之間的接觸電阻，以確保記憶體元件在具備高密度集成能力的同時也具備良好且穩定的存儲性能。
根據本申請的一些實施例，提供了一種記憶體元件。記憶體元件包括：襯底，以及呈陣列狀設置於襯底上的多個存儲單元。其中，相鄰行的存儲單元沿行方向錯位，且任一行中相鄰兩個存儲單元之間的距離為第一距離。相鄰列的存儲單元沿列方向錯位，且錯位的距離小於第一距離。
在一些實施例中，相鄰列的存儲單元沿列方向錯位的距離小於或等於第二距離。第二距離大於0.5倍的第一距離，且小於第一距離。
在一些實施例中，相鄰行的存儲單元沿行方向錯位的距離小於或等於0.5倍的第一距離。
在一些實施例中，記憶體元件還包括：設置於襯底與存儲單元之間的共源線，以及平行間隔設置且沿第一方向延伸的多條閘極字線。閘極字線位於共源線的上方，並與存儲單元對應連接。
在一些實施例中，存儲單元包括：環繞式閘極電晶體以及存儲模組。環繞式閘極電晶體設置於共源線上並與共源線相連接。環繞式閘極電晶體還與閘極字線對應連接。存儲模組設置於環繞式閘極電晶體上並與環繞式閘極電晶體相連接。
在一些實施例中，存儲模組包括呈柱狀設置的磁穿隧接面。
在一些實施例中，環繞式閘極電晶體包括：柱狀結構、閘介質層、源極和汲極。柱狀結構的底部與共源線相接觸，柱狀結構的頂部貫穿閘極字線並延伸至存儲模組。閘介質層位於柱狀結構和閘極字線之間，且閘介質層包覆部分柱狀結構。源極位於柱狀結構底部，與共源線相接觸。汲極位於柱狀結構頂部，與存儲模組相接觸。
在一些實施例中，柱狀結構的材料包括銦鎵鋅氧化物。
在一些實施例中，記憶體元件還包括：平行間隔設置且沿第二方向延伸的多條位元線。位元線位於存儲單元的上方，並與存儲單元對應連接。第二方向與第一方向相交。
在一些實施例中，記憶體元件還包括多個存儲節點接觸結構。存儲節點接觸結構位於存儲單元上，且至少部分覆蓋存儲單元。位元線位於對應的存儲節點接觸結構上，並通過存儲節點接觸結構與存儲單元對應連接。
根據本申請的另一些實施例，還提供了一種記憶體元件的製備方法，用於製備如上一些實施例中的記憶體元件。所述記憶體元件的製備方法包括步驟如下所述。提供襯底，在襯底上形成共源線。在共源線的上方形成平行間隔設置的多條閘極字線。閘極字線沿第一方向延伸。在襯底上形成呈陣列狀設置的多個通孔。通孔貫穿閘極字線並延伸至共源線的上表面；其中，相鄰行的通孔沿行方向錯位，相鄰列的通孔沿列方向錯位。在通孔的側壁上形成閘介質層，並在閘介質層的內側形成柱狀結構。柱狀結構的底部與共源線相接觸，柱狀結構的頂部高於閘介質層的上表面。在柱狀結構的頂部形成存儲模組。在存儲模組的上方形成平行間隔設置的多條位元線。位元線沿第二方向延伸，且位元線與存儲模組對應連接。第二方向與第一方向相交。
在一些實施例中，任一行中相鄰兩個通孔之間的距離為第一距離。相鄰列的通孔沿列方向錯位的距離小於第一距離。
在一些實施例中，相鄰列的通孔沿列方向錯位的距離小於或等於第二距離。第二距離大於0.5倍的第一距離，且小於第一距離。
在一些實施例中，在共源線的上方形成平行間隔設置的多條閘極字線，包括步驟如下所述。在共源線的上表面形成第一介質層。在第一介質層上形成平行間隔設置的多條閘極字線，以及覆蓋閘極字線的第二介質層。相應的，在襯底上形成呈陣列狀設置的多個通孔，包括：形成貫穿第二介質層、閘極字線和第一介質層的多個通孔。通孔暴露部分的共源線。
在一些實施例中，在存儲模組的上方形成平行間隔設置的多條位元線，包括步驟如下所述。在存儲單元上形成存儲節點接觸結構，存儲節點接觸結構至少部分覆蓋存儲單元。在存儲節點接觸結構的上方形成平行間隔設置的多條位元線。位元線通過存儲節點接觸結構與存儲單元對應連接。
在本申請實施例中，相鄰行的存儲單元沿行方向錯位，相鄰列的存儲單元沿列方向錯位，且相鄰列的存儲單元沿列方向錯位的距離小於第一距離，可以在符合工藝加工能力的前提下，合理減小每個存儲單元所需要佔用的平面面積尺寸，從而確保多個存儲單元具有更高的分佈密度。
並且，本申請實施例中，位元線設置於存儲單元的上方，這樣在存儲單元具有較高分佈密度的情況下，可以設計位元線具有較大的線寬尺寸，以有效減小位元線與存儲單元之間的接觸電阻，避免出現位元線因埋入式設置而導致的高電阻情況，從而能夠確保記憶體元件在具備高密度集成能力的同時也具備良好且穩定的存儲性能。
為了便於理解本申請，下面將參照相關附圖對本申請進行更全面的描述。附圖中給出了本申請的實施例。但是，本申請可以以許多不同的形式來實現，並不限於本文所描述的實施例。相反地，提供這些實施例的目的是使本申請的公開內容更加透徹全面。
除非另有定義，本文所使用的所有的技術和科學術語與屬於本申請的技術領域的技術人員通常理解的含義相同。本文中在本申請的說明書中所使用的術語只是為了描述具體的實施例的目的，不是旨在於限制本申請。
應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其它元件或層時，其可以直接地在其它元件或層上、與之相鄰、連接或耦合到其它元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其它元件或層時，則不存在居間的元件或層。
應當明白，儘管可使用術語第一、 第二等描述各種元件、部件、區、層、摻雜類型和/或部分，這些元件、部件、區、層、摻雜類型和/或部分不應當被這些術語限制。這些術語僅僅用來區分一個元件、部件、區、層、摻雜類型或部分與另一個元件、部件、區、層、摻雜類型或部分。因此，在不脫離本發明教導之下，下面討論的第一元件、部件、區、層、摻雜類型或部分可表示為第二元件、部件、區、層或部分。
空間關係術語例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在這裡可以用於描述圖中所示的一個元件或特徵與其它元件或特徵的關係。應當明白，除了圖中所示的取向以外，空間關係術語還包括使用和操作中的器件的不同取向。例如，如果附圖中的器件翻轉，描述為“在其它元件下面”或“在其之下”或“在其下”元件或特徵將取向為在其它元件或特徵“上”。因此，示例性術語“在...下面”和“在...下”可包括上和下兩個取向。此外，器件也可以包括另外地取向(譬如，旋轉90度或其它取向)，並且在此使用的空間描述語相應地被解釋。
在此使用時，單數形式的“一”、“一個”和“所述/該”也可以包括複數形式，除非上下文清楚指出另外的方式。還應當理解的是，術語“包括/包含”或“具有”等指定所陳述的特徵、整體、步驟、操作、元件、部分或它們的組合的存在，但是不排除存在或添加一個或更多個其他特徵、整體、步驟、操作、元件、部分或它們的組合的可能性。同時，在本說明書中，術語“和/或”包括相關所列專案的任何及所有組合。
這裡參考作為本發明的理想實施例(和中間結構)的示意圖的橫截面圖來描述發明的實施例，這樣可以預期由於例如製造技術和/或容差導致的所示形狀的變化。因此，本發明的實施例不應當局限於在此所示的區的特定形狀，而是包括由於例如製造技術導致的形狀偏差。圖中顯示的區實質上是示意性的，它們的形狀並不表示器件的區的實際形狀，且並不限定本發明的範圍。
在半導體積體電路製造技術領域，可以通過例如減小最小部件尺寸和/或將電子器件彼此靠近佈置來不斷提高各種電子器件的集成密度，以將各種電子器件集成至特定區域。各種電子器件包括：電晶體、二極體、電阻器或電容器等。
目前，MRAM的高密度集成能力，可以將MRAM的存儲範圍從Mb提高至Gb。但如何進一步使得MRAM的存儲範圍從1Gb提高至8Gb或更高，還亟待解決。
基於此，請參閱第1圖和第2圖，根據本申請一些實施例，提供了一種記憶體元件100。記憶體元件100包括：襯底1，以及呈陣列狀設置於襯底上的多個存儲單元2。
請結合第1圖和第2圖理解，相鄰行的存儲單元2沿行方向錯位，且任一行中相鄰兩個存儲單元2之間的距離D
1為第一距離。相鄰列的存儲單元2沿列方向錯位，且錯位的距離D
2小於第一距離。也即，D
2小於D
1。
此處，第一距離例如為2倍的最小工藝尺寸F。最小工藝尺寸F是指工藝能夠加工的最小尺寸，也稱為關鍵尺寸，可以作為定義製造工藝水準的標準。
本申請實施例中，相鄰列的存儲單元2沿列方向的錯位距離D2是指：相鄰列中同序號的存儲單元2之間沿列方向的距離分量。例如第2圖中（a）圖所示，列序號自左而右排列（例如L1~L8），同一列中的存儲單元2的序號自下而上排列。這樣相鄰列的存儲單元2沿列方向的錯位距離D2例如為：第一列L1中第一個存儲單元2與第二列L2中第一個存儲單元2之間沿列方向的距離分量。
同理，相鄰行的存儲單元2沿行方向錯位的距離D
3是指：相鄰行中同序號的存儲單元2之間沿行方向的距離分量。例如第2圖中（b）圖所示，行序號自下而上排列（例如R1~R4），同一行中的存儲單元2的序號自左而右排列。這樣相鄰行的存儲單元2沿行方向的錯位距離D
3例如為：第一行R1中第二個存儲單元2與第二行R2中第二個存儲單元2之間沿行方向的距離分量
基於此，請結合第2圖和第3圖理解，在相鄰行的存儲單元2沿行方向錯位，且相鄰列的存儲單元2沿列方向錯位的情況下，相鄰行對應錯位且同序號的兩個存儲單元2之間的距離D
4按照製造工藝水準最小可以為2F。如此，相鄰列的存儲單元2沿列方向錯位的距離D
2，可以根據相鄰行的存儲單元2沿行方向錯位的距離D
3確定。對應的，任一列中相鄰兩個存儲單元2之間的距離D
5則為2倍的D
2。
這也就是說，本申請實施例中，相鄰行的存儲單元2沿行方向錯位，相鄰列的存儲單元2沿列方向錯位，且相鄰列的存儲單元2沿列方向錯位的距離小於第一距離，可以在符合工藝加工能力的前提下，合理減小每個存儲單元所需要佔用的平面面積尺寸，從而確保多個存儲單元2具有更高的分佈密度。
示例的，請繼續參閱第2圖，相鄰列的存儲單元2沿列方向錯位的距離D
2小於或等於第二距離。第二距離大於0.5倍的第一距離，且小於第一距離。例如，F＜D
2＜2F。
可選的，請參閱第3圖，相鄰列的存儲單元2沿列方向錯位的距離D
2等於
F。但並不僅限於此。
如此，每個存儲單元2可以佔用的平面面積尺寸為
F
2，約等於3.46F
2。相較於相關技術中可以達到的極限平面面積尺寸4F
2，本申請實施例有效提高了記憶體元件100中存儲單元2的集成密度。
示例的，請繼續參閱第2圖，相鄰行的存儲單元2沿行方向錯位的距離D
3小於或等於0.5倍的第一距離。例如，D
3≤F。
可選的，請參閱第3圖，相鄰行的存儲單元2沿行方向錯位的距離D
3=F；相應的，相鄰列的存儲單元2沿列方向錯位的距離D
2= F。
如此，在任一行中相鄰兩個存儲單元2之間的距離D
1例如為2F，且相鄰行對應錯位且同序號的兩個存儲單元2之間的距離D
4例如為2F的情況下，根據相鄰行的存儲單元2沿行方向錯位的距離D
3的尺寸，可以對應確定相鄰列的存儲單元2沿列方向錯位的距離D
2。從而便於通過設計相鄰行存儲單元2之間沿行方向的距離，以達到確定相鄰列存儲單元2之間沿列方向距離的目的。
請繼續參閱第1圖，在一些實施例中，記憶體元件100還包括：設置於襯底1與存儲單元2之間的共源線3，以及平行間隔設置且沿第一方向延伸的多條閘極字線4。閘極字線4位於共源線3的上方，並與存儲單元2對應連接。
此處，第一方向例如為行方向，也可以為與行方向呈夾角設置的方向。
可選的，共源線3整層覆蓋於襯底1表面。共源線3例如為透明導電層、鉬（Mo）層、鋁（Al）層、或鈦（Ti）和金（Au）的疊層等。透明導電層例如為氧化銦錫（Indium Tin Oxide，簡稱ITO）薄膜。
可以理解的是，閘極字線4位於共源線3的上方，閘極字線4與共源線3絕緣設置。例如，閘極字線4與共源線3之間設有第一介質層30。可選的，第一介質層30為氧化物層，例如氧化矽層。
此外，請繼續參閱第1圖，記憶體元件100還包括：覆蓋閘極字線4的第二介質層40。第二介質層40用於絕緣相鄰的閘極字線4，以及平坦化形成閘極字線4後所得結構的表面，以便於執行後續製備工藝。可選的，第二介質層40為氧化物層，例如氧化矽層。或者，第二介質層40為有機絕緣層。
可選的，閘極字線4沿行方向延伸，一條閘極字線4對應與一行的存儲單元2相連接。閘極字線4例如為金屬線，可以採用具有良好導電性的金屬材料形成。本申請實施例對此不做限定。
請繼續參閱第1圖，在一些實施例中，存儲單元2包括：環繞式閘極電晶體21以及存儲模組22。環繞式閘極電晶體21設置於共源線3上並與共源線3相連接。環繞式閘極電晶體21還與閘極字線4對應連接。存儲模組22設置於環繞式閘極電晶體21上並與環繞式閘極電晶體21相連接。
此處，存儲模組22與環繞式閘極電晶體21的規模相同，也即：一個存儲模組22對應設置於一個環繞式閘極電晶體21上。如此，有利於確保記憶體元件100具有較高的密度集成能力。
示例的，存儲模組22為磁隨機存取存儲模組。例如，存儲模組22為呈柱狀設置的磁穿隧接面（Magnetic Tunnel Junction，簡稱MTJ）。可選的，MTJ包括沿遠離襯底的方向層疊設置的自由層（free layer）、固定層（fixed layer）和氧化層（Tunneling oxide）。但並不僅限於此，其他類型的存儲模組也可適用。
示例的，請參閱第4圖，環繞式閘極電晶體21包括：柱狀結構211、閘介質層212、源極213和汲極214。柱狀結構211的底部與共源線3相接觸，柱狀結構211的頂部貫穿閘極字線4並延伸至存儲模組22。閘介質層212位於柱狀結構211和閘極字線4之間，且閘介質層212包覆部分柱狀結構211。源極213位於柱狀結構211底部，與共源線3相接觸。汲極214位於柱狀結構211頂部，與存儲模組22相接觸。
此處，源極213和汲極214可以由柱狀結構211的部分區域構成，以使柱狀結構211中位於源極213和汲極214之間的部分為導電溝道。如此，閘介質層212至少包覆導電溝道。閘極字線4位於閘介質層212的週邊，閘極字線4的部分可以作為環繞式閘極電晶體21的閘極。
示例的，閘介質層212可以採用高k介電常數的材料形成。例如，閘介質層212的材料包括：氧化鋁（Al
2O
3）、氧化鉿（HfO
2）、氮氧化鉿（HfON）、氧化鋯（ZrO
2）、氧化鉭（Ta
2O
5）、氧化鈦（TiO
2）或鍶鈦氧化物（SrTiO
3）。
示例的，柱狀結構211可以採用金屬氧化物半導體材料形成。例如，柱狀結構211的材料包括銦鎵鋅氧化物（IGZO）、銦鋅氧化物（IZO）或銦錫氧化物（ITO）。
可選的，柱狀結構211的材料包括銦鎵鋅氧化物（IGZO）。如此，環繞式閘極電晶體21及記憶體元件100可以具有較低的製程溫度，例如小於等於300℃，從而避免記憶體元件100出現因高溫製程影響導致的不良。並且，柱狀結構211採用IGZO形成，可以確保環繞式閘極電晶體21具有較高的開關電流比（I
on/I
off），例如大於或等於10
8，從而確保環繞式閘極電晶體21具有優良的電學性能，以滿足記憶體元件100的驅動需求，尤其是MTJ的驅動需求。
此外，柱狀結構211採用IGZO形成，還方便於在各種表面生長形成，例如可以從二維（2D）表面擴展至三維表面（3D），以滿足二維記憶體元件100或三維記憶體元件的不同需求。
需要補充的是，請結合第1圖和第4圖理解，在一些實施例中，以襯底1的上表面為參考平面，柱狀結構211的背離襯底1的表面高於閘介質層212的背離襯底1的表面。閘介質層212的背離襯底1的表面與第二介質層40的背離襯底1的表面平齊，或者，閘介質層212的背離襯底1的表面高於第二介質層40的背離襯底1的表面。
基於此，記憶體元件100還包括：覆蓋第二介質層40以及閘介質層212的背離襯底1的表面的第三介質層50。第三介質層50的背離襯底1的表面與柱狀結構211的背離襯底的表面平齊，有利於簡化在柱狀結構211上形成存儲模組22的工藝，並確保存儲模組22可以與柱狀結構211良好接觸。可選的，第三介質層50為氧化物層，例如氧化矽層。或者，第三介質層50為有機絕緣層。
請結合第1圖和第5圖理解，在一些實施例中，記憶體元件100還包括多個存儲節點接觸結構5（SNC）。存儲節點接觸結構5位於存儲單元2上，且至少部分覆蓋存儲單元2。
示例的，存儲節點接觸結構5形成於存儲模組22的上表面，即存儲模組22的背離襯底1的表面，與存儲模組22接觸。存儲節點接觸結構5的結構可以根據實際需求選擇設置。可選的，存儲節點接觸結構5為金屬焊盤，例如鎢焊盤。從而可以確保存儲節點接觸結構5具有較低電阻值，以及較高穩定性。
示例的，存儲節點接觸結構5在襯底1上的正投影形狀包括矩形。如此，在存儲模組22為柱狀設置的MTJ的情況下，存儲節點接觸結構5採用矩形結構，存儲節點接觸結構5至少部分覆蓋MTJ，易於使相鄰列的各存儲節點接觸結構5存在有位於同一直線或位於同一直線旁側區域的部分。
請繼續參閱第1圖和第5圖，在一些實施例中，記憶體元件100還包括：平行間隔設置且沿第二方向延伸的多條位元線6。位元線6位於對應的存儲節點接觸結構5上，並通過存儲節點接觸結構5與存儲單元2對應連接。第二方向與第一方向相交，例如垂直。
此處，第二方向例如為列方向，也可以與列方向呈夾角設置的方向。
可選的，位元線6沿列方向延伸，一條位元線6對應與相鄰兩列存儲單元2上的存儲節點接觸結構5相連接。位元線6例如為金屬線，可以採用具有良好導電性的金屬材料形成。本申請實施例對此不做限定。
本申請實施例中，位元線6位於存儲單元2的頂部，並且一條位元線6對應與相鄰的兩列存儲單元2相連接。這樣在存儲單元2具有較高分佈密度的情況下，可以設計位元線6具有較大的線寬尺寸，以有效減小位元線6與存儲單元2之間的接觸電阻，避免出現位元線6因埋入式設置而導致的高電阻情況，從而能夠確保記憶體元件100在具備高密度集成能力的同時也具備良好且穩定的存儲性能。
請參閱第6圖，根據本申請另一些實施例，提供了一種記憶體元件的製備方法，用於製備如上一些實施例中的記憶體元件。所述記憶體元件的製備方法包括步驟如下所述。
S11，提供襯底，在襯底上形成共源線。
請參閱第7圖，示例的，提供襯底1，襯底1包括但不僅限於矽襯底或矽基襯底。
請參閱第8圖，示例的，在襯底1上形成共源線3，共源線3整層覆蓋於襯底1表面。共源線3例如為透明導電層、鉬（Mo）層、鋁（Al）層、或鈦（Ti）和金（Au）的疊層等。透明導電層例如為氧化銦錫（Indium Tin Oxide，簡稱ITO）薄膜。
可選的，共源線3採用沉積工藝形成，沉積工藝包括但不限於物理氣相沉積（Physical Vapor Deposition，簡稱PVD）、化學氣相沉積（Chemical Vapor Deposition，簡稱CVD）或原子層沉積（Atomic Layer Deposition，簡稱ALD）。
此外，在形成共源線3之後，可以對所得結構進行化學機械研磨（Chemical Mechanical Poishing，簡稱CMP），以確保所得結構的表面平坦化。
S12，在共源線的上方形成平行間隔設置的多條閘極字線。閘極字線沿第一方向延伸。
此處，第一方向例如為前述實施例中的行方向，也可以為與行方向呈夾角設置的方向。
請參閱第9圖、第10圖和第11圖，在一些實施例中，在共源線3的上方形成平行間隔設置的多條閘極字線4，包括步驟如下所述。
S121，如第9圖中所示，在共源線3的上表面形成第一介質層30。
此處，共源線3的上表面為共源線3的背離襯底1的表面。
可選的，第一介質層30採用氧化物材料形成，例如採用氧化矽材料形成。
S122，如第10圖中所示，在第一介質層30上形成金屬材料層41。
可選的，金屬材料層41採用具有良好導電性的金屬材料沉積形成，例如鉬（Mo）、鈦（Ti）、鋁（Al）或鎢（W）等金屬材料。
S123，如第11圖中所示，將金屬材料層41圖案化，以形成平行間隔設置的多條閘極字線4。
此處，金屬材料層41的圖案化，可以採用自對準雙重圖案化（Self-Aligned Double Patterning，簡稱SADP）工藝或自對準四重圖案化（Self-Aligned Quadruple Patterning，簡稱SAQP）工藝實現。
此外，在一些實施例中，請參閱第12圖，S12還包括如下步驟。
S124，如第12圖中所示，在閘極字線4的背離襯底1的表面、以及第一介質層30的裸露表面形成第二介質層40，第二介質層40覆蓋閘極字線4。
第二介質層40用於絕緣相鄰的閘極字線4，及平坦化形成閘極字線4後所得結構的表面，以便於執行後續製備工藝。第二介質層40的背離襯底1的表面可以作平坦化處理。
可選的，第二介質層40採用氧化物材料或有機絕緣材料形成，例如採用氧化矽材料形成。
S13，在襯底上形成呈陣列狀設置的多個通孔。通孔貫穿閘極字線並延伸至共源線的上表面；其中，相鄰行的通孔沿行方向錯位，相鄰列的通孔沿列方向錯位。
請參閱第13圖，在一些實施例中，在襯底1上形成呈陣列狀設置的多個通孔H，包括：形成貫穿第二介質層40、閘極字線4和第一介質層30的多個通孔H；通孔H暴露部分的共源線3。
基於形成通孔H的目的，是在通孔H內形成環繞式閘極電晶體21。並且，在本申請實施例中，存儲單元2由存儲模組22和環繞式閘極電晶體21構成，且存儲模組22一一對應的位於環繞式閘極電晶體21上，因此，通孔H之間的錯位距離會決定存儲單元2之間的錯位距離。通孔H的分佈示意，可以結合前述一些實施例中存儲單元2的分佈示意（例如第2圖和第3圖中所示）對應理解，本申請實施例在此不再詳述。
基於此，可選的，任一行中相鄰兩個通孔H之間的距離為第一距離，相鄰列的通孔H沿列方向錯位的距離小於第一距離。
此處，第一距離例如為2倍的最小工藝尺寸F。最小工藝尺寸F是指工藝能夠加工的最小尺寸，也稱為關鍵尺寸，可以作為定義製造工藝水準的標準。
可選的，相鄰列的通孔H沿列方向錯位的距離小於或等於第二距離。第二距離大於0.5倍的第一距離，且小於第一距離。例如，相鄰列的通孔H沿列方向錯位的距離等於
F。
可選的，相鄰行的通孔H沿行方向錯位的距離的取值範圍包括：0.5倍的第一距離至0.7倍的第一距離的閉區間。例如，相鄰行的存儲單元2沿行方向錯位的距離D
3=F；相應的，相鄰列的存儲單元2沿列方向錯位的距離D
2= F。
本申請實施例中，相鄰行的通孔H沿行方向錯位，相鄰列的通孔H沿列方向錯位，且相鄰列的通孔H沿列方向錯位的距離小於第一距離，可以在符合工藝加工能力的前提下，合理減小每個存儲單元2所需要佔用的平面面積尺寸，從而確保多個存儲單元2具有更高的分佈密度。
S14，在通孔的側壁上形成閘介質層，並在閘介質層的內側形成柱狀結構。柱狀結構的底部與共源線相接觸，柱狀結構的頂部高於閘介質層的上表面。
此處，請參閱第14圖，閘介質層212和柱狀結構211可以採用沉積工藝形成，例如原子層沉積工藝。在形成柱狀結構211之後，可以對柱狀結構211的上表面進行化學機械研磨，以便於後續在柱狀結構211上形成存儲節點接觸結構5，以確保柱狀結構211可以與存儲節點接觸結構5具有良好電性接觸。
此外，可選的，閘介質層212的上表面（即其背離襯底1的表面）高於第二介質層40的上表面，或與第二介質層40的上表面平齊。
在一些實施例中，閘介質層212可以採用高k介電常數的材料形成。例如，閘介質層212的材料包括：氧化鋁（Al
2O
3）、氧化鉿（HfO
2）、氮氧化鉿（HfON）、氧化鋯（ZrO
2）、氧化鉭（Ta
2O
5）、氧化鈦（TiO
2）或鍶鈦氧化物（SrTiO
3）。
在一些實施例中，柱狀結構211可以採用金屬氧化物半導體材料形成。例如，柱狀結構211的材料包括銦鎵鋅氧化物（IGZO）、銦鋅氧化物（IZO）或銦錫氧化物（ITO）。
請結合第4圖和第14圖理解，在本步驟中，閘介質層212位於柱狀結構211和閘極字線4之間，且閘介質層212包覆部分柱狀結構211。源極213位於柱狀結構211底部，與共源線3相接觸。汲極214位於柱狀結構211頂部，用於與存儲模組22相接觸。汲極214為柱狀結構211的高於閘介質層212上表面的頂部。
此處，源極213和汲極214可以由柱狀結構211的部分區域構成，以使柱狀結構211中位於源極213和汲極214之間的部分為導電溝道。如此，閘介質層212至少包覆導電溝道。閘極字線4位於閘介質層212的週邊。
由上，柱狀結構211、閘介質層212、源極213、汲極214以及閘極字線4的部分可以共同構成環繞式閘極電晶體21，該閘極字線4的部分即為環繞式閘極電晶體21的閘極。
S15，在柱狀結構的頂部形成存儲模組。
結合前述一些實施例可知，存儲模組22與柱狀結構211的規模相同，這也就是說，一個存儲模組22對應設置於一個柱狀結構211上（即環繞式閘極電晶體21的汲極214上）。如此，有利於確保記憶體元件100具有較高的密度集成能力。
示例的，存儲模組22為磁隨機存取存儲模組。例如，存儲模組22為呈柱狀設置的磁穿隧接面（Magnetic Tunnel Junction，簡稱MTJ）。可選的，MTJ包括沿遠離襯底的方向層疊設置的自由層（free layer）、固定層（fixed layer）和氧化層（Tunneling oxide）。但並不僅限於此，其他類型的存儲模組也可適用。
基於此，請參閱第15圖、第16圖和第17圖，在一些實施例中，在柱狀結構211的頂部形成存儲模組22，包括步驟如下。
S151，如第15圖中所示，形成覆蓋第二介質層40以及閘介質層212的背離襯底1的表面的第三介質層50，並使第三介質層50的背離襯底1的表面與柱狀結構211的背離襯底的表面平齊。
可選的，第三介質層50為氧化物層，例如氧化矽層。或者，第三介質層50為有機絕緣層。
S152，如第16圖中所示，在柱狀結構211的頂部及第三介質層50的上表面形成MTJ材料層220。
可選的，MTJ材料層包括：層疊形成的自由材料薄膜、固定材料薄膜和氧化材料薄膜。
S153，如第17圖中所示，將MTJ材料層220圖案化，形成呈柱狀結構設置的MTJ（即存儲模組22），且一個MTJ對應位於一個柱狀結構211上。
此處，將MTJ材料層220圖案化，可以採用自對準雙重圖案化（Self-Aligned Double Patterning，簡稱SADP）工藝或自對準四重圖案化（Self-Aligned Quadruple Patterning，簡稱SAQP）工藝實現。
S16，在存儲模組的上方形成平行間隔設置的多條位元線。位元線沿第二方向延伸，且位元線與存儲模組對應連接。第二方向與第一方向相交，例如垂直。
此處，第二方向例如為列方向，也可以與列方向呈夾角設置的方向。
請參閱第18圖和第19圖，在一些實施例中，在存儲模組22的上方形成平行間隔設置的多條位元線6，包括步驟如下所述。
S161，如第18圖中所示，在存儲單元2例如存儲模組22上形成存儲節點接觸結構5，存儲節點接觸結構5至少部分覆蓋存儲模組22。
可選的，存儲節點接觸結構5在襯底1上的正投影形狀包括矩形。如此，在存儲模組22為柱狀設置的MTJ的情況下，存儲節點接觸結構5採用矩形結構，存儲節點接觸結構5至少部分覆蓋MTJ，易於使相鄰列的各存儲節點接觸結構5存在有位於同一直線或位於同一直線旁側區域的部分。
可選的，存儲節點接觸結構5為金屬焊盤，例如為鎢焊盤。從而可以確保存儲節點接觸結構5具有較低電阻值，以及較高穩定性。
S162，如第19圖中所示，在存儲節點接觸結構5的上方形成平行間隔設置的多條位元線6。位元線6通過存儲節點接觸結構5與存儲單元2對應連接。
可選的，位元線6沿列方向延伸，一條位元線6對應與相鄰兩列存儲單元2上的存儲節點接觸結構5相連接。位元線6例如為金屬線，可以採用具有良好導電性的金屬材料形成。本申請實施例對此不做限定。
此外，位元線6可以通過先形成金屬材料層，再將金屬材料層圖案化的方式形成。金屬材料層的圖案化，可以採用自對準雙重圖案化（Self-Aligned Double Patterning，簡稱SADP）工藝或自對準四重圖案化（Self-Aligned Quadruple Patterning，簡稱SAQP）工藝實現。
本申請實施例中，位元線6位於存儲單元2的頂部，並且一條位元線6對應與相鄰的兩列存儲單元2相連接。這樣在存儲單元2具有較高分佈密度的情況下，可以設計位元線6具有較大的線寬尺寸，以有效減小位元線6與存儲單元2之間的接觸電阻，避免出現位元線6因埋入式設置而導致的高電阻情況，從而能夠確保記憶體元件100在具備高密度集成能力的同時也具備良好且穩定的存儲性能。
以上所述實施例的各技術特徵可以進行任意的組合，為使描述簡潔，未對上述實施例各個技術特徵所有可能的組合都進行描述，然而，只要這些技術特徵的組合不存在矛盾，都應當認為是本說明書記載的範圍。
以上所述實施例僅表達了本申請的幾種實施方式，其描述較為具體和詳細，但並不能因此而理解為對申請專利範圍的限制。應當指出的是，對於本領域的普通技術人員來說，在不脫離本申請構思的前提下，還可以做出若干變形和改進，這些都屬於本申請的保護範圍。因此，本申請專利的保護範圍應以所附請求項為準。
100:記憶體元件
1:襯底
2:存儲單元
21:環繞式閘極電晶體
211:柱狀結構
212:閘介質層
213:源極
213:汲極
22:存儲模組
220:MTJ材料層
3:共源線
4:閘極字線
41:金屬材料層
30:第一介質層
40:第二介質層
50:第三介質層
5:存儲節點接觸結構
6:位元線
D
1:任一行中相鄰兩個存儲單元之間的距離
D
2:相鄰列的存儲單元沿列方向的錯位距離
D
3:相鄰行的存儲單元沿行方向的錯位距離
D
4:相鄰行對應錯位且同序號的兩個存儲單元之間的距離
D
5:任一列中相鄰兩個存儲單元之間的距離
R1~R4:行序號
L1~L8:列序號
為了更清楚地說明本申請實施例或傳統技術中的技術方案，下面將對實施例或傳統技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本申請的一些實施例，對於本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
第1圖為一實施例中提供的一種記憶體元件的結構示意圖；
第2圖為一實施例中提供的一種存儲單元的分佈示意圖；
第3圖為一實施例中提供的另一種存儲單元的分佈示意圖；
第4圖為一實施例中提供的一種存儲單元的剖面示意圖；
第5圖為一實施例中提供的一種存儲單元、存儲節點接觸結構及位元線的分佈示意圖；
第6圖為一實施例中提供的記憶體元件的製備方法的流程示意圖；
第7圖和第8圖為一實施例中提供的步驟S11中所得結構的結構示意圖；
第9圖、第10圖、第11圖和第12圖為一實施例中提供的步驟S12中所得結構的結構示意圖；
第13圖為一實施例中提供的步驟S13所得結構的結構示意圖；
第14圖為一實施例中提供的步驟S14所得結構的結構示意圖；
第15圖、第16圖和第17圖為一實施例中提供的步驟S15中所得結構的結構示意圖；
第18圖和第19圖為一實施例中提供的步驟S16中所得結構的結構示意圖。
100:記憶體元件
1:襯底
2:存儲單元
21:環繞式閘極電晶體
22:存儲模組
3:共源線
4:閘極字線
41:金屬材料層
30:第一介質層
40:第二介質層
50:第三介質層
5:存儲節點接觸結構
6:位元線
Claims (10)
- 一種記憶體元件，包括：襯底，以及呈陣列狀設置於所述襯底上的多個存儲單元；其中， 相鄰行的所述存儲單元沿行方向錯位，且任一行中相鄰兩個所述存儲單元之間的距離為第一距離； 相鄰列的所述存儲單元沿列方向錯位，且錯位的距離小於所述第一距離。
- 根據請求項1所述的記憶體元件，其中，相鄰列的所述存儲單元沿列方向錯位的距離小於或等於第二距離；所述第二距離大於0.5倍的所述第一距離，且小於所述第一距離； 其中，相鄰行的所述存儲單元沿行方向錯位的距離小於或等於0.5倍的所述第一距離。
- 根據請求項1所述的記憶體元件，其中，所述記憶體元件還包括：設置於所述襯底與所述存儲單元之間的共源線，以及平行間隔設置且沿第一方向延伸的多條閘極字線； 其中，所述閘極字線位於所述共源線的上方，並與所述存儲單元對應連接。
- 根據請求項3所述的記憶體元件，其中，所述存儲單元包括： 環繞式閘極電晶體，設置於所述共源線上並與所述共源線相連接；所述環繞式閘極電晶體還與所述閘極字線對應連接； 以及，存儲模組，設置於所述環繞式閘極電晶體上並與所述環繞式閘極電晶體相連接。
- 根據請求項4所述的記憶體元件，其中，所述環繞式閘極電晶體包括： 柱狀結構，所述柱狀結構的底部與所述共源線相接觸，所述柱狀結構的頂部貫穿所述閘極字線並延伸至所述存儲模組； 閘介質層，位於所述柱狀結構和所述閘極字線之間；所述閘介質層包覆部分所述柱狀結構； 源極，位於所述柱狀結構底部，與所述共源線相接觸； 汲極，位於所述柱狀結構頂部，與所述存儲模組相接觸。
- 根據請求項5所述的記憶體件，其中，所述柱狀結構的材料包括銦鎵鋅氧化物。
- 根據請求項1~6中任一項所述的記憶體元件，其中，所述記憶體元件還包括：平行間隔設置且沿第二方向延伸的多條位元線；所述位元線位於所述存儲單元的上方，並與所述存儲單元對應連接； 在所述記憶體元件包括閘極字線，且所述閘極字線沿所述第一方向延伸的情況下，所述第二方向與所述第一方向相交； 所述記憶體元件還包括多個存儲節點接觸結構； 所述存儲節點接觸結構位於所述存儲單元上，且至少部分覆蓋所述存儲單元； 所述位元線位於對應的所述存儲節點接觸結構上，並通過所述存儲節點接觸結構與所述存儲單元對應連接。
- 一種記憶體元件的製備方法，包括： 提供襯底，在所述襯底上形成共源線； 在所述共源線的上方形成平行間隔設置的多條閘極字線；所述閘極字線沿第一方向延伸； 在所述襯底上形成呈陣列狀設置的多個通孔；所述通孔貫穿所述閘極字線並延伸至所述共源線的上表面；其中，相鄰行的所述通孔沿行方向錯位，相鄰列的所述通孔沿列方向錯位； 在所述通孔的側壁上形成閘介質層，並在所述閘介質層的內側形成柱狀結構；所述柱狀結構的底部與所述共源線相接觸，所述柱狀結構的頂部高於所述閘介質層的上表面； 在所述柱狀結構的頂部形成存儲模組； 在所述存儲模組的上方形成平行間隔設置的多條位元線；所述位元線沿第二方向延伸，且所述位元線與所述存儲模組對應連接；所述第二方向與所述第一方向相交。
- 根據請求項8所述的記憶體元件的製備方法，其中， 在所述共源線的上方形成平行間隔設置的多條閘極字線的步驟中，包括：在所述共源線的上表面形成第一介質層；在所述第一介質層上形成平行間隔設置的多條所述閘極字線，以及覆蓋所述閘極字線的第二介質層； 在所述襯底上形成呈陣列狀設置的多個通孔的步驟中，包括：形成貫穿所述第二介質層、所述閘極字線和所述第一介質層的多個所述通孔；所述通孔暴露部分的所述共源線。
- 根據請求項8所述的記憶體元件的製備方法，其中，所述在所述存儲模組的上方形成平行間隔設置的多條位元線，包括： 在所述存儲單元上形成存儲節點接觸結構，所述存儲節點接觸結構至少部分覆蓋所述存儲單元； 在所述存儲節點接觸結構的上方形成平行間隔設置的多條所述位元線；所述位元線通過所述存儲節點接觸結構與所述存儲單元對應連接。
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