TW202236670A - 積體晶片 - Google Patents

積體晶片 Download PDF

Info

Publication number
TW202236670A
TW202236670A TW111106067A TW111106067A TW202236670A TW 202236670 A TW202236670 A TW 202236670A TW 111106067 A TW111106067 A TW 111106067A TW 111106067 A TW111106067 A TW 111106067A TW 202236670 A TW202236670 A TW 202236670A
Authority
TW
Taiwan
Prior art keywords
region
gate electrode
substrate
sti structure
sti
Prior art date
Application number
TW111106067A
Other languages
English (en)
Inventor
楊淵丞
吳雲驥
涂仕榮
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202236670A publication Critical patent/TW202236670A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7817—Lateral DMOS transistors, i.e. LDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)

Abstract

本公開涉及一種積體晶片，包含佈置在基底上方和/或基底內的源極區和汲極區。此外，淺溝渠隔離（STI）結構佈置在基底內和源極區與汲極區之間。閘極電極佈置在基底上方、STI結構上方以及源極區與汲極區之間。閘極電極的部分延伸到STI結構中，使得閘極電極的部分的最底部表面佈置在STI結構的最頂部表面與STI結構的最底部表面之間。

Description

積體晶片
本發明的實施例是有關於一種積體晶片及其形成方法。
隨著技術快速發展，工程師致力於使器件更小而又更複雜，以改進和開發更高效、更可靠且具有更多功能的電子器件。實現這些目標的一種方式是通過改進電晶體的設計，這是因為電子器件包括一起執行器件功能的大量電晶體。整體電子器件性能可受益於例如更小、消耗更少功率且具有更快切換速度的電晶體。
本發明實施例提供一種積體晶片，包括：源極區，佈置在基底上方和/或基底內；汲極區，佈置在基底上方和/或基底內；淺溝渠隔離（STI）結構，佈置在基底內和源極區與汲極區之間；以及閘極電極，佈置在基底上方、STI結構上方以及源極區與汲極區之間，其中閘極電極的部分延伸到STI結構中，使得閘極電極的部分的最底部表面佈置在STI結構的最頂部表面與STI結構的最底部表面之間。
本發明實施例提供一種積體晶片，包括：源極區，佈置在基底上方和/或基底內；汲極區，佈置在基底上方和/或基底內；淺溝渠隔離（STI）結構，佈置在基底內和源極區與汲極區之間；以及閘極電極，佈置在基底上方、STI結構上方以及源極區與汲極區之間，其中閘極電極包括：碗狀部分，延伸到STI結構中，其中碗狀部分的最底部表面通過STI結構的部分與STI結構的最底部表面間隔開，且其中碗狀部分包括：上部區，佈置在下部區上方且連續地連接到下部區，其中閘極電極的碗狀部分的上部區具有比閘極電極的碗狀部分的下部區的平均寬度更大的平均寬度。
本發明實施例提供一種形成積體晶片的方法，包括：在基底上或基底內形成與汲極區分離的源極區；在基底內和源極區與汲極區之間形成淺溝渠隔離（STI）結構；在STI結構上方形成包括具有第一寬度的第一開口的第一遮罩結構；根據第一遮罩結構的第一開口去除STI結構的第一部分；在STI結構上方形成包括具有大於第一寬度的第二寬度的第二開口的第二遮罩結構；根據第二遮罩結構的第二開口去除STI結構的第二部分，以基於第一開口和第二開口在STI結構中形成溝渠；以及在基底上方、STI結構的溝渠內以及源極區與汲極區之間形成閘極電極。
以下公開內容提供用於實施所提供主題的不同特徵的多個不同實施例或實例。下文描述元件和佈置的特定實例以簡化本公開。當然，這些元件和佈置僅為實例且並不意圖為限制性的。舉例來說，在以下描述中，第一特徵在第二特徵上方或第二特徵上的形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且還可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開可在各種實例中重複附圖標記和/或字母。此重複是出於簡化和清楚的目的，且本身並不指示所論述的各種實施例和/或配置之間的關係。
此外，為了易於描述，可在本文中使用例如「在…下面」、「在…下方」、「下部」、「在…上方」、「上部」等空間相對術語來描述如圖中所示出的一個元件或特徵與另一（些）元件或特徵的關係。除圖式中所描繪的定向以外，空間相對性術語意圖涵蓋器件在使用或操作中的不同定向。裝置可以其它方式定向（旋轉90度或處於其它定向），且本文中所使用的空間相對性描述詞可同樣相應地進行解釋。
橫向擴散金屬氧化物半導體（LDMOS）電晶體為通常用於例如放大器、功率管理積體電路（power management integrated circuit，PMIC）等高電壓應用中的高電壓器件。LDMOS電晶體具有高擊穿電壓，這增加高電壓器件的可靠性。為了增加電晶體的切換速度，可減少通道區內的電阻量，稱為「汲極-源極導通電阻」或R DS( on )。存在影響R DS(on)值的許多因素，例如通道區面積、源極和汲極中的擴散電阻、基底的電阻以及電晶體的溫度。調整這些因素來改進電晶體電流可能產生其它功能性挑戰和設計挑戰。
在一些情況下，LDMOS電晶體包括佈置在基底上方的閘極電極，其中閘極電極佈置在源極區與汲極區之間。在一些實施例中，源極區和汲極區佈置在基底內和/或佈置在基底上方。在一些實施例中，由於汲極區暴露于此類高電壓，因此淺溝渠隔離（STI）結構佈置在基底內的閘極電極下方。在一些實施例中，STI結構佈置為相較源極區更靠近汲極區。在一些情況下，STI結構允許在不增加LDMOS電晶體的橫向尺寸的情況下更均勻地分佈移動電荷載流子（例如，電流）。在一些實施例中，STI結構還改進LDMOS電晶體的擊穿電壓。然而，由於STI結構增加源極區與汲極區之間的通道區路徑，因此R DS(on)更高，這是因為在源極區與汲極區之間形成通道區花費時間更長。
本公開的各種實施例涉及一種包括具有碗狀部分的閘極電極的LDMOS電晶體，所述碗狀部分延伸到STI結構中以增大在STI結構下方的移動電荷載流子（例如，電流）的累積區域從而減小R DS(on)。在一些實施例中，延伸到STI結構中的閘極電極的碗狀部分稱作「碗狀」，意味著從橫截面視圖看，閘極電極的碗狀部分具有比下部區更寬的上部區。閘極電極的碗狀部分有利地不改變LDMOS電晶體的尺寸。
在一些實施例中，閘極電極的碗狀部分通過STI結構的部分與STI結構的最底部表面間隔開。在一些實施例中，閘極電極的碗狀部分增加在STI結構的最底部表面和閘極電極的碗狀部分下方的通道區中的移動電荷載流子的累積。由於在STI結構的最底部表面和閘極電極的碗狀部分的最底部表面下方的通道區中的移動電荷載流子的較高累積，閘極電極可在接通和斷開LDMOS電晶體方面更有效。此外，閘極電極的碗狀部分的較窄下部區改進移動電荷載流子的累積區域的可控性以接通和斷開LDMOS電晶體。因此，閘極電極的碗狀部分減小LDMOS電晶體的R DS(on)，由此增加LDMOS電晶體的切換速度和可靠性。
圖1示出包括具有延伸到STI結構中的部分的閘極電極的LDMOS電晶體的一些實施例的橫截面視圖100。
圖1的橫截面視圖100包含佈置在基底101內的源極區112和汲極區110。在一些實施例中，基底101包括半導體材料（例如，矽、鍺等）的各種摻雜區和/或層。舉例來說，在一些實施例中，基底101可包括具有第一摻雜類型（例如，p型或n型）的基礎基底層102。在一些實施例中，摻雜埋層104佈置在具有不同於第一摻雜類型的第二摻雜類型（例如，n型或p型）的基礎基底層102上方。在一些實施例中，塊狀基底層106可佈置在摻雜埋層104上方且具有第一摻雜類型（例如，p型或n型）或可具有第二摻雜類型（例如，n型或p型）。在一些實施例中，塊狀基底層106的部分包括低摻雜漂移區108。在一些實施例中，低摻雜漂移區108具有第一摻雜類型（例如，p型或n型）或可具有第二摻雜類型（例如，n型或p型）。在一些實施例中，在塊狀基底層106和低摻雜漂移區108包括相同摻雜類型的情況下，低摻雜漂移區108的摻雜濃度可小於塊狀基底層106的摻雜濃度。
在一些實施例中，源極區112和汲極區110可具有相同摻雜類型。在一些其它實施例中，源極區112具有第一摻雜類型（例如，p型或n型），而汲極區110具有第二摻雜類型（例如，n型或p型）。在一些實施例中，汲極區110和源極區112的摻雜濃度不同於低摻雜漂移區108和塊狀基底層106的摻雜濃度。在一些其它實施例中，汲極區110和源極區112還可佈置在基底101上方。在一些實施例中，源極區112耦合到源極電壓端V S，且汲極區110耦合到汲極電壓端V D，其中控制電路配置成將電壓施加到源極電壓端V S和汲極電壓端V D以「接通」或「斷開」LDMOS電晶體。
在一些實施例中，閘極電極130佈置在基底101上方和源極區112與汲極區110之間。閘極電極130耦合到閘極電壓端V G且由閘極電壓端V G控制。在一些實施例中，閘極電極130還佈置在淺溝渠隔離（STI）結構128上方。在一些實施例中，STI結構128從基底101的前側朝向基底101的背側延伸。在一些實施例中，STI結構128延伸到低摻雜漂移區108中，且佈置在源極區112與汲極區110之間。在一些實施例中，STI結構128通過低摻雜漂移區108的部分與低摻雜漂移區108的最底部表面間隔開。在一些實施例中，STI結構128佈置為相較源極區112更靠近汲極區110。在一些實施例中，STI結構128直接接觸汲極區110。在一些其它實施例中，STI結構128可佈置為相較汲極區110更靠近源極區112。在又其它實施例中，STI結構128可與源極區112和汲極區110等間隔。
在一些實施例中，STI結構128通過基底101的部分142與源極區112間隔開。在一些實施例中，閘極電極130佈置在基底101的部分142的正上方，但通過閘極介電層132與基底101的部分142間隔開。在一些實施例中，直接上覆於STI結構128的閘極電極130的其它部分還直接接觸STI結構128。在一些實施例中，閘極側壁間隔件134佈置在閘極電極130的最外側壁上。在一些實施例中，閘極電極130的部分直接上覆於源極區112但通過閘極介電層132與源極區112間隔開。此外，在一些實施例中，隔離結構124延伸到基底101中以將源極區112、汲極區110以及閘極電極130與佈置在基底101上或基底101內的其它器件電隔離。
在一些實施例中，LDMOS電晶體包括源極區112與汲極區110之間的STI結構128以允許當「接通」LDMOS電晶體時，在移動電荷載流子流過源極區112與汲極區110之間的低摻雜漂移區108時更均勻地分佈移動電荷載流子（例如，電流）。因此，STI結構128在不增加LDMOS電晶體的橫向尺寸的情況下改進LDMOS電晶體的擊穿電壓，由此改進LDMOS電晶體的長久性和可靠性。
為了進一步改進LDMOS電晶體的可靠性，在一些實施例中，閘極電極130包括在基底101的最頂部表面下方延伸且進入STI結構128的碗狀部分136。碗狀部分136減小低摻雜漂移區108與直接上覆於STI結構128的閘極電極130的部分之間的距離。因此，在LDMOS電晶體的操作期間，形成於閘極電極130的碗狀部分136正下方的移動電荷載流子的累積區域140改進閘極電極130「接通」和「斷開」LDMOS電晶體的能力。因此，在一些實施例中，閘極電極130的碗狀部分136減小LDMOS電晶體的「汲極-源極導通電阻」或R DS(on)，以在不增加LDMOS電晶體的橫向尺寸的情況下改進LDMOS電晶體的可控性、切換速度以及可靠性。
圖2示出圖1的閘極電極130的一些實施例的放大的橫截面視圖200。
在一些實施例中，圖2的放大的橫截面視圖200對應於圖1的橫截面視圖100的方框A。在一些實施例中，碗狀部分136稱作「碗狀」，這是因為從橫截面視圖200看，碗狀部分136包括比佈置在上部區136U下方的下部區136L更寬的上部區136U。因此，在一些實施例中，閘極電極130包括佈置在基底101上方的水準部分130H，以及從水準部分130H向下延伸且進入STI結構128的碗狀部分136。在一些此類實施例中，碗狀部分136的上部區136U直接地佈置在碗狀部分136的下部區136L與閘極電極130的水準部分130H之間。
在一些實施例中，閘極電極130的碗狀部分136的所有外表面由STI結構128環繞。在一些實施例中，閘極電極130的碗狀部分136的最底部表面（也是閘極電極130的最底部表面）佈置在STI結構128的最頂部表面與最底部表面之間。此外，在一些實施例中，碗狀部分136的最底部表面通過STI結構128的部分與STI結構128的最底部表面間隔開。因此，在一些實施例中，STI結構128的部分將閘極電極130的碗狀部分136與低摻雜漂移區108分離。
在一些實施例中，閘極電極130包括導電材料或半導體材料。舉例來說，在一些實施例中，閘極電極130包括鋁、銅、鎢、鈦、鉭或一些其它合適的導電材料。舉例來說，在一些其它實施例中，閘極電極130包括多晶矽、鍺或一些其它合適的半導體材料。在一些實施例中，STI結構128、閘極介電層132以及閘極側壁間隔件134各自包括配置成提供電隔離的相同或不同的介電材料。舉例來說，在一些實施例中，STI結構128、閘極介電層132以及閘極側壁間隔件134可各自包括例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、低k氧化物（例如，摻碳氧化物、SiCOH）和/或類似物。
在一些實施例中，碗狀部分136的上部區136U具有在碗狀部分136的上部區136U的外側壁之間的水準方向上測量的第一寬度w 1。在一些實施例中，第一寬度w 1隨著在碗狀部分136的上部區136U的整個高度上測量寬度而減小。在一些實施例中，第一寬度w 1的平均值在例如大約5奈米與大約50奈米之間的範圍內。在一些實施例中，碗狀部分136的下部區136L具有在碗狀部分136的下部區136L的外側壁之間的水準方向上測量的第二寬度w 2。在一些實施例中，第二寬度w 2隨著在碗狀部分136的下部區136L的整個高度上測量寬度而減小。在一些實施例中，第二寬度w 2的平均值在例如大約5奈米與大約30奈米之間的範圍內。此外，在一些實施例中，從橫截面視圖200看，碗狀部分136的下部區136L具有半圓形輪廓。在一些實施例中，碗狀部分136的上部區136U具有大體上彎曲的外側壁。
第一寬度w 1的平均值大於第二寬度w 2的平均值。由於閘極電極130的碗狀部分136的下部區136L比上部區136U更窄，因此佈置在碗狀部分136下方的移動電荷載流子的累積區域（即圖1的累積區域140）的可控性具有更高濃度的移動電荷載流子以通過減小LDMOS電晶體的R DS(on)來更好地控制切換「接通」和「斷開」LDMOS電晶體。
在一些實施例中，閘極電極130的碗狀部分136的上部區136U具有在從STI結構128的最頂部表面到碗狀部分136的上部區136U與下部區136L之間的介面的豎直方向上測量的第一高度h 1。在一些實施例中，第一高度h 1在例如大約50埃與大約500埃之間的範圍內。在一些實施例中，閘極電極130的碗狀部分136的下部區136L具有在從下部區136L的最底部表面到碗狀部分136的上部區136U與下部區136L之間的介面的豎直方向上測量的第二高度h 2。在一些實施例中，第二高度h 2在例如大約50埃與大約600埃之間的範圍內。
在一些實施例中，STI結構128具有在STI結構128的最頂部表面與最底部表面之間的豎直方向上測量的第三高度h 3。在一些此類實施例中，第三高度h 3在大約100埃與大約3000埃之間的範圍內。在一些實施例中，第一高度h 1和第二高度h 2的總和小於第三高度h 3，使得碗狀部分136不完全地延伸穿過STI結構128。在一些實施例中，STI結構128具有在例如大約100奈米與大約400奈米之間的範圍內的最大寬度維度w 3。在一些實施例中，STI結構128具有在例如大約15奈米與大約100奈米之間的範圍內的最小寬度維度w 4。在一些實施例中，閘極電極130的水準部分130H具有在例如大約0.5微米與5微米之間的範圍內的第五寬度w 5。
圖3示出圖1的閘極電極130的一些其它實施例的放大的橫截面視圖300。
在一些其它實施例中，從橫截面視圖300看，碗狀部分136的下部區136L具有大體上梯形的輪廓。在一些其它實施例中，從橫截面視圖300看，碗狀部分136的上部區136U和下部區136L的外側壁大體上為傾斜的。在一些情況下，圖3和圖2的碗狀部分136的輪廓之間的差異取決於用於在STI結構128中形成凹穴以用於形成閘極電極130的蝕刻製程。
圖4A示出LDMOS電晶體的一些其它實施例的橫截面視圖400A，所述LDMOS電晶體包括延伸到STI結構中的閘極電極且耦合到閘極電極的內連線結構。
在一些實施例中，LDMOS電晶體為功率管理積體電路（PMIC）、雙極CMOS DMOS（bipolar CMOS DMOS，BCD）器件和/或一些其它高電壓器件的部件。在一些此類實施例中，基底101可例如包括比圖1中所示出的更多的半導體材料（例如，矽、鍺等）的摻雜區和/或層。
因此，在一些實施例中，基底101更包括直接地佈置在低摻雜漂移區108與摻雜埋層104之間的深阱層404。在一些實施例中，深阱層404具有與摻雜埋層104不同的摻雜類型。在一些實施例中，第一輕摻雜層402佈置在源極區112下方。在一些此類實施例中，第一輕摻雜層402可具有第一較低摻雜濃度，但具有與源極區112相同的摻雜類型。
在一些實施例中，高度集中的摻雜區佈置在源極區和汲極區（例如，源極區112、汲極區110）內。舉例來說，在一些實施例中，主汲極集中摻雜區（main drain concentrated doped region）436佈置在汲極區110的頂部部分內。在一些此類實施例中，主汲極集中摻雜區436具有與汲極區110相同的摻雜類型但具有比汲極區110更高的摻雜濃度。在一些實施例中，第一主源極集中摻雜區430佈置在源極區112的頂部部分內，且第二主源極集中摻雜區432佈置在源極區112的頂部部分內且橫向位元於第一主源極集中摻雜區430旁邊。在一些實施例中，第一主源極集中摻雜區430具有與源極區112相同的摻雜類型但具有比源極區112更高的摻雜濃度。在一些實施例中，第二主源極集中摻雜區432具有與源極區112不同的摻雜類型。在一些實施例中，對接源極接點（butted-source contact）434佈置在第一主源極集中摻雜區430和第二主源極集中摻雜區432上方且電耦合到第一主源極集中摻雜區430和第二主源極集摻雜區中432。
在一些實施例中，BCD阱區420佈置在源極區112旁邊，且BCD汲極區422佈置在BCD阱區420內。在一些實施例中，BCD汲極區422具有與BCD阱區420相同的摻雜類型但具有與BCD阱區420不同的摻雜濃度。在一些其它實施例中，BCD汲極區422可具有與BCD阱區420不同的摻雜類型。在一些實施例中，BCD集中摻雜區424佈置在BCD汲極區422的頂部部分內且具有比BCD汲極區422更高的相同摻雜類型的濃度。
在一些實施例中，第二輕摻雜層406佈置在摻雜埋層104上方且位於深阱層404和低摻雜漂移區108的旁邊。在一些實施例中，額外源極區408佈置在第二輕摻雜層406內。在一些實施例中，額外源極區408具有與第二輕摻雜層406相同的摻雜類型但具有與第二輕摻雜層406不同的摻雜濃度。在一些實施例中，額外源極集中摻雜區410佈置在額外源極區408的頂部部分內。在一些實施例中，額外源極集中摻雜區410具有與額外源極區408相同的摻雜類型但具有比額外源極區408更高的摻雜濃度。在一些實施例中，額外隔離結構412將BCD汲極區422的部分與額外源極區408的部分電隔離。
在一些實施例中，無論圖4A的基底101的摻雜區和/或層和器件的整體設計如何，閘極電極130都佈置在基底101上方、佈置在源極區112與汲極區110之間，且包括在基底101的最頂部表面下方延伸到佈置在源極區112與汲極區110之間的STI結構128中的碗狀部分136。此外，在一些實施例中，內連線介電層426佈置在基底101和閘極電極130上方。在一些實施例中，多個內連線接觸通孔428佈置在內連線介電層426內以電接觸多個源極區（例如，源極區112、額外源極區408）中的每一個、多個汲極區（例如，汲極區110、BCD汲極區422）中的每一個以及閘極電極130。在一些實施例中，多個內連線接觸通孔428耦合到其它電路和/或器件，使得可經由多個內連線接觸通孔428將各種信號（例如，電流、電壓）施加到LDMOS電晶體以「接通」和「斷開」LDMOS電晶體。
圖4B示出圖4A的LDMOS電晶體的一些替代實施例的橫截面視圖400B。
在一些其它實施例中，閘極電極130的STI結構128和碗狀部分136佈置為相較汲極區110更靠近源極區112。
圖5到圖15示出形成包括閘極電極的LDMOS電晶體的方法的一些實施例的橫截面視圖500到橫截面視圖1500，所述閘極電極具有延伸到佈置在源極區與汲極區之間的STI結構中以改進LDMOS電晶體的可控性和可靠性的部分。儘管相對於方法描述圖5到圖15，但應瞭解，圖5到圖15中所公開的結構不限於這種方法，而是可單獨作為獨立於方法的結構。
如圖5的橫截面視圖500中所示，提供基底101。在一些實施例中，基底101可包括任何類型的半導體主體（例如，矽/CMOS塊體、SiGe、絕緣體上矽基底等），例如半導體晶片或晶片上的一個或多個晶粒，以及形成於其上和/或與其相關聯的任何其它類型的半導體和/或磊晶層。舉例來說，在一些實施例中，基底101包括基礎基底層102和佈置在基礎基底層102上方的摻雜埋層104。在一些實施例中，深阱層404佈置在摻雜埋層104上方且佈置在第一輕摻雜層402與第二輕摻雜層406之間。在一些實施例中，低摻雜漂移區108佈置在第一輕摻雜層402上方。
在一些實施例中，源極區112佈置在低摻雜漂移區108旁邊、第一輕摻雜層402上方以及BCD阱區420旁邊。在一些實施例中，源極區112通過低摻雜漂移區108與汲極區110間隔開。在一些實施例中，汲極區110佈置在低摻雜漂移區108內且橫向地位於第二輕摻雜層406旁邊。在一些實施例中，額外源極區408佈置在第二輕摻雜層406內，且BCD汲極區422佈置在BCD阱區420內。
上述所標識的基底101的摻雜區和/或層中的每一個可經由各種形式的掩蔽（例如，微影製程）、摻雜（例如，離子注入製程）、沉積和/或磊晶生長製程來形成。舉例來說，在一些實施例中，基底101可包括通過磊晶生長和摻雜製程形成的多個層。在一些其它實施例中，基底101可以是選擇性地摻雜以產生圖5中的結構的一個單層。此外，應瞭解，不同於圖5中所示的基底101的其它配置/設計也在本公開的範圍內。
如圖6的橫截面視圖600中所示，在一些實施例中，在基底101上方形成介電層602。在一些實施例中，介電層602通過熱氧化製程、濕式氧化製程或一些其它沉積製程（例如，物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）等）形成。在一些實施例中，介電層602包括二氧化矽。在一些其它實施例中，介電層602包括一些其它介電材料，例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、低k氧化物（例如，摻碳氧化物、SiCOH）等等。
如圖7的橫截面視圖700中所示，在一些實施例中，在基底101內形成淺溝渠隔離（STI）結構128、隔離結構124以及額外隔離結構412形成。在一些實施例中，STI結構128、隔離結構124以及額外隔離結構412中的每一個經由各種步驟同時形成，所述各種步驟包括圖案化製程（例如，微影/蝕刻）、去除製程（例如，濕式蝕刻、乾式蝕刻、化學機械平坦化（chemical mechanical planarization，CMP））以及沉積製程（例如，PVD、CVD、ALD等）。
舉例來說，在一些實施例中，可在介電層（圖6的介電層602）上方形成包括經由圖案化製程（例如，微影/蝕刻）形成的多個開口的遮罩結構。在一些實施例中，可執行去除製程（例如，濕式蝕刻、乾式蝕刻）以根據遮罩結構的多個開口去除介電層（圖6的介電層602）和基底101的部分。接著，在一些實施例中，可在基底101內的多個凹穴中的每一個中形成隔離材料，以形成STI結構128、隔離結構124以及額外隔離結構412。因此，在一些實施例中，STI結構128、隔離結構124以及額外隔離結構412佈置在圖案化介電層702中的多個開口下方。
在一些實施例中，STI結構128、隔離結構124以及額外隔離結構412可各自包括二氧化矽。在一些其它實施例中，STI結構128、隔離結構124以及額外隔離結構412可包括一些其它隔離材料，例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、低k氧化物（例如，摻碳氧化物、SiCOH）等等。
此外，在一些實施例中，在低摻雜漂移區108內和源極區112與汲極區110之間形成STI結構128。在一些實施例中，STI結構128佈置在源極區112與汲極區110之間以增加低摻雜漂移區108內的源極區112與汲極區110之間的通道區路徑的長度，由此改進整體器件的擊穿電壓。在一些實施例中，STI結構128佈置為相較源極區112更靠近汲極區110。在一些其它實施例中，STI結構128佈置為相較汲極區110更靠近源極區112（ 參見例如圖4B）。在一些實施例中，STI結構128延伸到基底101中以具有第三高度h 3。在一些此類實施例中，第三高度h 3在大約100埃與大約3000埃之間的範圍內。在一些實施例中，STI結構128具有在例如大約100奈米與大約400奈米之間的範圍內的最大寬度維度w 3。在一些實施例中，STI結構128具有在例如大約15奈米與大約100奈米之間的範圍內的最小寬度維度w 4。
在一些實施例中，隔離結構124連續地環繞源極區112和汲極區110，以將源極區112和汲極區110與佈置在基底101上或基底101內的其它器件隔離。此外，在一些實施例中，額外隔離結構412可佈置在額外源極區408與BCD汲極區422之間。
應瞭解，在一些其它實施例中，可首先在基底101內形成STI結構128、隔離結構124以及額外隔離結構412，且接著可如圖5中所示出選擇性地摻雜基底101。此外，在一些其它實施例中，可在STI結構128、隔離結構124以及額外隔離結構412之後形成圖案化介電層702。
如圖8的橫截面視圖800中所示，在一些實施例中，在基底101上方形成第一遮罩結構802。在一些實施例中，第一遮罩結構802可經由沉積（例如，PVD、CVD、旋塗等）、微影以及去除（例如，蝕刻）製程形成。在一些實施例中，第一遮罩結構802包括光阻材料或硬遮罩材料。在一些實施例中，在微影和去除（例如，蝕刻）製程之後，第一遮罩結構802包括第一開口804。在一些實施例中，第一開口804具有等於第一距離d 1的寬度。在一些實施例中，第一開口804佈置在STI結構128正上方，以暴露出STI結構128的上部表面。因此，在一些實施例中，第一開口804的第一距離d 1小於STI結構128的最大寬度維度（圖7的最大寬度維度w 3）。在一些實施例中，第一距離d 1可在例如大約5奈米與大約25奈米之間的範圍內。
如圖9的橫截面視圖900中所示，在一些實施例中，執行第一去除製程902以根據第一遮罩結構802的第一開口804去除STI結構128的部分，從而在STI結構128中形成第一溝渠904。在一些實施例中，第一去除製程902包括乾式蝕刻製程。在一些實施例中，形成於STI結構128內的第一溝渠904具有等於第二距離d 2的深度。在一些實施例中，第一去除製程902包括乾式蝕刻製程以使得大體上在豎直方向上去除STI結構128。在一些實施例中，第二距離d 2可通過控制第一去除製程902的時間來控制，使得不需要蝕刻終止層。在一些實施例中，第二距離d 2小於STI結構128的第三高度（圖7的第三高度h 3），使得第一溝渠904具有由STI結構128的表面界定的下部表面。在一些其它實施例中，第二距離d 2在例如大約50埃與大約500埃之間的範圍內。
如圖10的橫截面視圖1000中所示，從基底101去除第一遮罩結構（圖9的第一遮罩結構802），且在基底101上方形成包括第二開口1004的第二遮罩結構1002。在一些實施例中，第二遮罩結構1002還借助於沉積（例如，PVD、CVD、旋塗等）、微影以及去除（例如，蝕刻）製程形成。在一些實施例中，第二遮罩結構1002是與第一遮罩結構（圖9的第一遮罩結構802）完全不同的層。在一些其它實施例中，第二遮罩結構1002可替代地為與第一遮罩結構（圖9的第一遮罩結構802）相同的層，其中第一開口（圖9的第一開口804）經由圖案化製程（例如，微影/蝕刻）在寬度上增加以形成圖10的第二開口1004。在一些此類其它實施例中，省略第一遮罩結構（圖9的第一遮罩結構802）的去除。
第二遮罩結構1002的第二開口1004佈置在STI結構128的第一溝渠904的正上方，且還暴露出STI結構128的上部表面。在一些實施例中，第二開口1004具有等於第二距離d 2的寬度。在一些實施例中，第二開口1004的第二距離d 2小於STI結構128的最大寬度維度（圖7的最大寬度維度w 3）。此外，第二開口1004的第二距離d 2大於第一遮罩結構（圖8的第一遮罩結構802）的第一開口（圖8的第一開口804）的第一距離（圖8的第一距離d 1）。在一些實施例中，第三距離d 3可在例如大約5奈米與大約50奈米之間的範圍內。
如圖11的橫截面視圖1100中所示，在一些實施例中，執行第二去除製程1102以根據第二遮罩結構1002的第二開口1004進一步去除STI結構128的部分從而增加第一溝渠（圖10的第一溝渠904）的深度和寬度，由此在STI結構128中形成第二溝渠1104。在一些實施例中，第二去除製程1102包括與第一去除製程（圖9的第一去除製程902）不同類型的蝕刻製程。舉例來說，在一些實施例中，第二去除製程1102包括濕式蝕刻製程，使得第二去除製程1102在豎直方向和水準方向上去除STI結構128的部分。在一些其它實施例中，第二去除製程1102可包括等向性乾式蝕刻製程以在豎直方向和水準方向上去除STI結構128的部分。
在一些實施例中，第二溝渠1104具有從STI結構128的頂部表面測量的深度，所述深度等於第四距離d 4。在一些實施例中，第四距離d 4在例如大約100埃與大約1100埃之間的範圍內。控制第二去除製程1102使得在第二去除製程1102之後，第四距離d 4小於STI結構128的深度（例如，圖7的第三高度h 3）。因此，在第二去除製程1102之後，STI結構128包括第二溝渠1104，其中第二溝渠1104的最底部表面和外側壁由STI結構128的表面界定。
在一些實施例中，在第二去除製程1102之後，第二溝渠1104呈現「碗狀」輪廓，這意味著第二溝渠1104的上部部分比第二溝渠1104的下部部分更寬。此外，在一些實施例中，第二溝渠1104具有大體上彎曲的外側壁。在一些實施例中，第二溝渠1104的上部部分具有由第一去除製程（圖9的第一去除製程902）界定的深度，但具有由第二遮罩結構1002和第二去除製程1102界定的寬度。在一些實施例中，第二溝渠1104的下部部分具有由第一遮罩結構（圖9的第一遮罩結構802）、第一去除製程（圖9的第一去除製程902）以及第二去除製程1102界定的寬度，而第二溝渠1104的下部部分具有由第二去除製程1102界定的深度。
如圖12的橫截面視圖1200中所示，在一些實施例中，在基底101上方和STI結構128的第二溝渠（圖11的第二溝渠1104）內形成閘極材料1202。在一些實施例中，閘極材料1202包括例如多晶矽的半導體材料。在一些其它實施例中，閘極材料1202包括導電材料，例如鋁、銅、鎢、鈦、鉭或一些其它合適的導電材料。在一些實施例中，閘極材料1202借助於沉積製程（例如，PVD、CVD、ALD、濺鍍等）形成。在一些實施例中，閘極材料1202具有大於STI結構128的第二溝渠（圖11的第二溝渠1104）的第四距離（圖11的第四距離d 4）的厚度，使得閘極材料1202完全地填充STI結構128的第二溝渠（圖11的第二溝渠1104）且在第二溝渠上方延伸。
如圖13的橫截面視圖1300中所示，在一些實施例中，在閘極材料1202上方形成第三遮罩結構1302。在一些實施例中，第三遮罩結構1302經由沉積（例如，PVD、CVD、旋塗等）、微影以及去除（例如，蝕刻）製程形成。在一些實施例中，第三遮罩結構1302包括光阻材料或硬遮罩材料。在一些實施例中，第三遮罩結構1302直接上覆於STI結構128的至少部分和STI結構128的第二溝渠（圖11的第二溝渠1104）。在一些實施例中，第三遮罩結構1302還直接上覆於源極區112的部分。在一些其它實施例中，第三遮罩結構1302可直接上覆於汲極區110的部分。
如圖14的橫截面視圖1400中所示，在一些實施例中，根據第三遮罩結構（圖13的第三遮罩結構1302）執行去除製程，以去除未直接下伏於第三遮罩結構（圖13的第三遮罩結構1302）的閘極材料（圖13的閘極材料1202）的部分。在圖14的去除製程之後，閘極材料（圖13的閘極材料1202）的剩餘部分形成直接上覆於STI結構128且包括碗狀部分136的閘極電極130，所述碗狀部分136在STI結構128的頂部表面下方延伸且在STI結構128的第二溝渠（圖11的第二溝渠1104）內延伸。在一些實施例中，碗狀部分136包括連續地連接到下部區136L且比下部區136L更寬的上部區136U。
此外，在一些實施例中，圖案化介電層702的部分將閘極電極130與低摻雜漂移區108分隔以避免直接接觸。在一些實施例中，將閘極電極130與低摻雜漂移區108分離的圖案化介電層702的此部分為閘極介電層132。在一些實施例中，在圖14的去除製程之後，對圖案化介電層702、隔離結構124、額外隔離結構412和/或基底101的其它表面執行清潔製程，例如Caroz清潔。在一些實施例中（圖中未繪示），可在圖14的去除製程之前或之後執行平坦化製程（例如，CMP）以平坦化閘極電極130的最頂部表面。
如圖15的橫截面視圖1500中所示，在一些實施例中，內連線介電層426形成於基底101和閘極電極130上方，且多個內連線接觸通孔428形成於內連線介電層426內。在一些實施例中，內連線介電層426經由沉積製程（例如，PVD、CVD、ALD等）形成。在一些實施例中，內連線介電層426可包括介電材料，例如氮化物（例如，氮化矽、氮氧化矽）、碳化物（例如，碳化矽）、氧化物（例如，氧化矽）、硼矽酸鹽玻璃（BSG）、磷矽酸鹽玻璃（PSG）、硼磷矽酸鹽玻璃（BPSG）、低k氧化物（例如，摻碳氧化物、SiCOH）和/或類似物。在一些實施例中，內連線介電層426填充閘極電極130的最頂部表面中的凹槽。在一些實施例中，多個內連線接觸通孔428通過各種步驟形成，所述步驟包括圖案化製程（例如，微影/蝕刻）、去除製程（例如，濕式蝕刻、乾式蝕刻、CMP）和沉積製程（例如，PVD、CVD、ALD、濺鍍等）。在一些實施例中，多個內連線接觸通孔428延伸穿過內連線介電層426以接觸閘極電極130、各種源極區（例如，源極區112、額外源極區408）以及各種汲極區（例如，汲極區110、BCD汲極區422）。在一些實施例中，多個內連線接觸通孔428包括導電材料，例如鋁、銅、鎢、鈦、鉭或一些其它合適的導電材料。
在一些實施例中，通過控制電路（圖中未繪示）將信號（例如，電流、電壓）施加到至少源極區112、閘極電極130以及汲極區110以「接通」LDMOS電晶體。當在LDMOS電晶體上施加足夠的電壓偏壓，使得移動電荷載流子沿通道區路徑流過源極區112與汲極區110之間的低摻雜漂移區108時，LDMOS電晶體為「接通」。在一些實施例中，由於STI結構128，通道區路徑的長度增加以改進LDMOS電晶體的擊穿電壓。在一些實施例中，由於閘極電極130的碗狀部分136延伸到STI結構128中，因此閘極電極130的碗狀部分136增加聚集在低摻雜漂移區108中佈置在碗狀部分136正下方的累積區域140中的移動電荷載流子的量。在一些實施例中，累積區域140由於碗狀部分136的增大改進閘極電極130「接通」和「斷開」LDMOS電晶體的能力。因此，在一些實施例中，閘極電極130的碗狀部分136減小LDMOS電晶體的「汲極-源極導通電阻」或R DS(on)，以在不增加LDMOS電晶體的橫向尺寸的情況下改進LDMOS電晶體的可控性和可靠性。
圖16示出與圖5到圖15中所示出的方法對應的方法1600的一些實施例的流程圖。
雖然方法1600在下文示出且描述為一系列動作或事件，但應瞭解，不應以限制意義來解釋這類動作或事件的所示出的次序。舉例來說，除本文中所示出和/或所描述的動作或事件外，一些動作可與其它動作或事件以不同次序和/或同時出現。另外，可能需要並非所有的所示出動作以實施本文中的描述的一個或多個方面或實施例。此外，本文中所描繪的動作中的一個或多個可以一個或多個單獨的動作和/或階段進行。
在動作1602處，在基底上或基底內形成與汲極區分離的源極區。圖5示出對應於動作1602的一些實施例的橫截面視圖500。
在動作1604處，在基底內和源極區與汲極區之間形成淺溝渠隔離（STI）結構。圖7示出對應於動作1604的一些實施例的橫截面視圖700。
在動作1606處，第一遮罩結構形成於STI結構上方且包括具有第一寬度的第一開口。圖8示出對應於動作1606的一些實施例的橫截面視圖800。
在動作1608處，根據第一遮罩結構的第一開口去除STI結構的第一部分。圖9示出對應於動作1608的一些實施例的橫截面視圖900。
在動作1610處，第二遮罩結構形成於STI結構上方，且包括具有大於第一寬度的第二寬度的第二開口。圖10示出對應於動作1610的一些實施例的橫截面視圖1000。
在動作1612處，根據第二遮罩結構的第二開口去除STI結構的第二部分，以基於第一開口和第二開口在STI結構中形成溝渠。圖11示出對應於動作1612的一些實施例的橫截面視圖1100。
在動作1614處，在基底上方、STI結構的溝渠內以及源極區與汲極區之間形成閘極電極。圖14示出對應於動作1614的一些實施例的橫截面視圖1400。
因此，本公開涉及一種LDMOS電晶體，包括佈置在STI結構上方且延伸到STI結構中的閘極電極，其中STI結構和閘極電極佈置在源極區與汲極區之間以減小LDMOS電晶體的汲極-源極導通電阻且改進LDMOS電晶體的可控性和可靠性。
因此，在一些實施例中，本公開涉及一種積體晶片，包括：源極區，佈置在基底上方和/或基底內；汲極區，佈置在基底上方和/或基底內；淺溝渠隔離（STI）結構，佈置在基底內和源極區與汲極區之間；以及閘極電極，佈置在基底上方、STI結構上方以及源極區與汲極區之間，其中閘極電極的部分延伸到STI結構中，使得閘極電極的部分的最底部表面佈置在STI結構的最頂部表面與STI結構的最底部表面之間。
在一些實施例中，所述淺溝渠隔離結構佈置為相較所述源極區更靠近所述汲極區。
在一些實施例中，所述閘極電極的所述部分具有具有第一寬度的上部區和具有第二寬度的下部區，其中所述第一寬度大於所述第二寬度。
在一些實施例中，所述閘極電極的所述部分的寬度隨著在從所述淺溝渠隔離結構的所述最頂部表面到所述淺溝渠隔離結構的最底部表面的方向上測量所述閘極電極的所述部分的所述寬度而減小。
在一些實施例中，所述閘極電極的所述部分的下部區具有半圓形輪廓，且其中所述閘極電極的所述部分的上部區具有彎曲的外側壁。
在一些實施例中，所述閘極電極的所述部分的下部區具有梯形輪廓，且其中所述閘極電極的所述部分的上部區具有傾斜的外側壁。
在一些實施例中，界定所述閘極電極的所述部分的所有表面由所述淺溝渠隔離結構完全地環繞。
在其它實施例中，本公開涉及一種積體晶片，包括：源極區，佈置在基底上方和/或基底內；汲極區，佈置在基底上方和/或基底內；淺溝渠隔離（STI）結構，佈置在基底內和源極區與汲極區之間；以及閘極電極，佈置在基底上方、STI結構上方以及源極區與汲極區之間，其中閘極電極包括：碗狀部分，延伸到STI結構中，其中碗狀部分的最底部表面通過STI結構的部分與STI結構的最底部表面間隔開，且其中碗狀部分包括：上部區，佈置在下部區上方且連續地連接到下部區，其中閘極電極的碗狀部分的上部區具有比閘極電極的碗狀部分的下部區的平均寬度更大的平均寬度。
在一些實施例中，所述積體晶片更包括閘極介電層，直接地佈置在所述基底上，豎直地位於所述基底與所述閘極電極之間，且水準地位於所述源極區與所述淺溝渠隔離結構之間。
在一些實施例中，所述淺溝渠隔離結構佈置為相較所述源極區更靠近所述汲極區。
在一些實施例中，所述閘極電極的所述碗狀部分佈置為相較所述源極區更靠近所述汲極區。
在一些實施例中，所述閘極電極的所述碗狀部分的所述上部區和所述下部區具有大體上彎曲的外側壁。
在一些實施例中，所述閘極電極部分地上覆於所述源極區。
在一些實施例中，形成所述電晶體包括：在所述介電結構之上形成閘極；在所述閘極和所述介電結構之上形成所述鐵電層；以及在所述鐵電層上形成閘極介電層。
在一些實施例中，所述閘極電極的所述碗狀部分的所述上部區的最大寬度小於所述淺溝渠隔離結構的最大寬度。
在一些實施例中，所述閘極電極的所述碗狀部分從所述閘極電極的上部水準部分延伸，且其中所述閘極電極的所述上部水準部分佈置為相較所述汲極區更靠近所述源極區。
在又其它實施例中，本公開涉及一種方法，包括：在基底上或基底內形成與汲極區分離的源極區；在基底內和源極區與汲極區之間形成淺溝渠隔離（STI）結構；在STI結構上方形成包括具有第一寬度的第一開口的第一遮罩結構；根據第一遮罩結構的第一開口去除STI結構的第一部分；在STI結構上方形成包括具有大於第一寬度的第二寬度的第二開口的第二遮罩結構；根據第二遮罩結構的第二開口去除STI結構的第二部分，以基於第一開口和第二開口在STI結構中形成溝渠；以及在基底上方、STI結構的溝渠內以及源極區與汲極區之間形成閘極電極。
在一些實施例中，使用乾式蝕刻製程去除所述淺溝渠隔離結構的所述第一部分，且其中使用濕式蝕刻製程去除所述淺溝渠隔離結構的所述第二部分。
在一些實施例中，所述淺溝渠隔離結構佈置為相較所述源極區更靠近所述汲極區。
在一些實施例中，所述源極區通過所述基底的部分與所述淺溝渠隔離結構間隔開。
在一些實施例中，所述基底的所述部分佈置在所述閘極電極正下方。
前文概述若干實施例的特徵，使得本領域的技術人員可更好地理解本公開的各方面。本領域的技術人員應瞭解，其可容易地將本公開用作設計或修改用於進行本文中所引入的實施例的相同目的和/或實現相同優勢的其它製程和結構的基礎。本領域的技術人員還應認識到，此類等效構造並不脫離本公開的精神和範圍，且其可在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替代以及更改。
100、200、300、400A、400B、500、600、700、800、900、1000、1100、1200、1300、1400、1500:橫截面視圖 101:基底 102:基礎基底層 104:摻雜埋層 106:塊狀基底層 108:低摻雜漂移區 110:汲極區 112:源極區 124:隔離結構 128:淺溝渠隔離結構 130:閘極電極 130H:水準部分 132:閘極介電層 134:閘極側壁間隔件 136:碗狀部分 136U:上部區 136L:下部區 140:累積區 142:部分 402:第一輕摻雜層 404:深阱層 406:第二輕摻雜層 408:額外源極區 410:額外源極集中摻雜區 412:額外隔離結構 420:BCD阱區 422:BCD汲極區 424:BCD集中摻雜區 426:內連線介電層 428:內連線接觸通孔 430:第一主源極集中摻雜區 432:第二主源極集中摻雜區 434:對接源極接點 436:主汲極集中摻雜區 602:介電層 702:圖案化介電層 802:第一遮罩結構 804:第一開口 902:第一去除製程 904:第一溝渠 1002:第二遮罩結構 1004:第二開口 1102:第二去除製程 1104:第二溝渠 1202:閘極材料 1302:第三遮罩結構 1600:方法 1602、1604、1606、1608、1610、1612、1614:動作 A:方框 d 1:第一距離 d 2:第二距離 d 3:第三距離 d 4:第四距離 h 1:第一高度 h 2:第二高度 h 3:第三高度 V D:汲極電壓端 V G:閘極電壓端 V S:源極電壓端 w 1:第一寬度 w 2:第二寬度 w 3:最大寬度維度 w 4:最小寬度維度 w 5:第五寬度
結合附圖閱讀以下詳細描述會最好地理解本公開的各方面。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。實際上，為了論述清楚起見，可任意地增大或減小各種特徵的尺寸。 圖1示出包括佈置在基底和淺溝渠隔離（shallow trench isolation，STI）結構上方的閘極電極的橫向擴散金屬氧化物半導體（laterally-diffused metal-oxide semiconductor，LDMOS）電晶體的一些實施例的橫截面視圖，其中閘極電極的部分延伸到STI結構中。 圖2和圖3示出包括延伸到LDMOS電晶體中的STI結構中的部分的閘極電極的各種輪廓的一些實施例的橫截面視圖。 圖4A和圖4B示出包括延伸到STI結構中的閘極電極的LDMOS電晶體的一些其它實施例的橫截面視圖。 圖5到圖15示出形成LDMOS電晶體的方法的一些實施例的橫截面視圖，所述LDMOS電晶體包括佈置在源極區與汲極區之間的STI結構且包括佈置在STI結構上方且延伸到STI結構中的閘極電極。 圖16示出與圖5到圖15中所示出的方法對應的方法的一些實施例的流程圖。
100:橫截面視圖
101:基底
102:基礎基底層
104:摻雜埋層
106:塊狀基底層
108:低摻雜漂移區
110:汲極區
112:源極區
124:隔離結構
128:淺溝渠隔離結構
130:閘極電極
132:閘極介電層
134:閘極側壁間隔件
136:碗狀部分
140:累積區
142:部分
A:方框
VD:汲極電壓端
VG:閘極電壓端
VS:源極電壓端

Claims (1)

  1. 一種積體晶片，包括： 源極區，佈置在基底上方和/或基底內； 汲極區，佈置在所述基底上方和/或所述基底內； 淺溝渠隔離結構，佈置在所述基底內和所述源極區與所述汲極區之間；以及 閘極電極，佈置在所述基底上方、所述淺溝渠隔離結構上方以及所述源極區與所述汲極區之間， 其中所述閘極電極的部分延伸到所述淺溝渠隔離結構中，使得所述閘極電極的所述部分的最底部表面佈置在所述淺溝渠隔離結構的最頂部表面與所述淺溝渠隔離結構的最底部表面之間。
TW111106067A 2021-03-05 2022-02-18 積體晶片 TW202236670A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163157030P 2021-03-05 2021-03-05
US63/157,030 2021-03-05
US17/317,987 US11705515B2 (en) 2021-03-05 2021-05-12 Gate electrode extending into a shallow trench isolation structure in high voltage devices
US17/317,987 2021-05-12

Publications (1)

Publication Number Publication Date
TW202236670A true TW202236670A (zh) 2022-09-16

Family

ID=82027380

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111106067A TW202236670A (zh) 2021-03-05 2022-02-18 積體晶片

Country Status (3)

Country Link
US (2) US11705515B2 (zh)
CN (1) CN114664918A (zh)
TW (1) TW202236670A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863406A (zh) * 2023-03-02 2023-03-28 广州粤芯半导体技术有限公司 横向扩散金属氧化物半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300384A (ja) * 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
US8410554B2 (en) * 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
JP2014036098A (ja) * 2012-08-08 2014-02-24 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP7040976B2 (ja) * 2018-03-29 2022-03-23 ラピスセミコンダクタ株式会社 半導体装置
FR3098645A1 (fr) * 2019-07-11 2021-01-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de formation de tranchées
KR102648999B1 (ko) * 2019-07-23 2024-03-18 주식회사 디비하이텍 Ldmos 반도체 소자 및 제조방법

Also Published As

Publication number Publication date
US20230299196A1 (en) 2023-09-21
US11705515B2 (en) 2023-07-18
CN114664918A (zh) 2022-06-24
US20220285551A1 (en) 2022-09-08

Similar Documents

Publication Publication Date Title
US9306018B2 (en) Trench shielding structure for semiconductor device and method
US8362548B2 (en) Contact structure for semiconductor device having trench shield electrode and method
US6956263B1 (en) Field effect transistor structure with self-aligned raised source/drain extensions
US7915672B2 (en) Semiconductor device having trench shield electrode structure
TWI685107B (zh) 積體電路及其形成方法
US10636883B2 (en) Semiconductor device including a gate trench and a source trench
TWI669817B (zh) 積體晶片及其形成方法
US10861951B2 (en) Transistor layout to reduce kink effect
US20200020803A1 (en) Composite etch stop layer for contact field plate etching
TWI748271B (zh) 積體晶片及其形成方法
TW201941428A (zh) 積體晶片及其形成方法
TWI735139B (zh) 積體晶片及用於形成高壓電晶體器件的方法
US8946819B2 (en) Silicon-on-insulator integrated circuits with local oxidation of silicon and methods for fabricating the same
TW202139459A (zh) 積體晶片及形成電晶體裝置的方法
CN111129121A (zh) 半导体装置
JP2008028263A (ja) 半導体装置
US20230299196A1 (en) Gate electrode extending into a shallow trench isolation structure in high voltage devices
TWI397182B (zh) 溝槽式功率金氧半電晶體及其製程方法
JP4228594B2 (ja) 半導体装置の製造方法
US20210384082A1 (en) Fusi gated device formation
CN220692029U (zh) 晶体管及半导体装置
TWI765757B (zh) 半導體元件及其製造方法
TW202410198A (zh) 電晶體、半導體裝置及形成半導體結構的方法
TWI823639B (zh) 半導體裝置及其形成方法