TWI685107B - 積體電路及其形成方法 - Google Patents

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劉思賢
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Abstract

在一些實施例中，提供一種積體電路。此積體電路可包含設置於半導體基板中的內部環形隔離結構。再者，此內部環形隔離結構界定出裝置區。設置內部環形井於半導體基板中，並圍繞此內部環形隔離結構。配置複數個虛設閘極於內部環形井之上。再者，配置此些虛設閘極於層間介電層中。

Description

積體電路及其形成方法
本揭露係有關於一種積體電路及其形成方法，且特別有關於一種具有防止凹陷的虛設結構之積體電路及其形成方法。
積體晶片包含數百萬或數十億個電晶體裝置。現今積體晶片通常包含了能夠操作不同電壓的各種電晶體。高壓裝置廣泛的使用於功率管理(power management)、穩壓器(regulator)、電池保護器、直流馬達(DC motor)、車用電路、面板顯示器驅動器等。另一方面，低壓裝置通常使用在邏輯核心(logic cores)、微處理器(microprocessor)、以及微控制器(microcontroller)。一些現今的積體電路(integrated circuit，IC)設計整合了高壓與低壓裝置兩者於單一晶片上。在高壓與低壓兩者技術中，當部件尺寸(例如可使用生產製程創建的最小組件(或線))降低時，功能密度(例如每晶片面積之裝置數量)通常會增加。然而，功能密度的增加與部件尺寸的降低造成低壓與高壓裝置兩者皆受到漏電(leakage)以及其他基於尺寸之不良的效應。
本揭露包含一種積體電路，此種積體電路包含：內部環形隔離結構、內部環形井、及複數個虛設閘極。此內部環形隔離結構設置於半導體基板中，其中此內部環形隔離結構界定出裝置區。此內部環形井設置於此半導體基板中並圍繞此內部環形隔離結構。此些虛設閘極，配置於此內部環形井之上，其中此些虛設閘極設置於層間介電層中。
本揭露亦包含一種積體電路，此積體電路包含：第一積體電路區及第二積體電路區。第一積體電路區包含：第一內部環形隔離結構，設置於半導體基板中，其中此第一內部環形隔離結構界定出第一裝置區；第一內部環形井，設置於此半導體基板中並圍繞此第一內部環形隔離結構；以及第一防止凹陷虛設閘極，配置於此第一內部環形井之上，其中此第一防止凹陷虛設閘極設置於一介電層中。第二積體電路區包含：第二內部環形隔離結構，設置於半導體基板中，其中此第二內部環形隔離結構界定出第二裝置區；第二內部環形井，設置於此半導體基板中並圍繞此第二內部環形隔離結構；以及第二防止凹陷虛設閘極，配置於此第二內部環形井之上，其中此第二防止凹陷虛設閘極設置於此介電層中。
本揭露亦包含一種積體電路之形成方法。此方法包含形成第一內部環形隔離結構於半導體基板中，其中第一內部環形隔離結構界定出第一裝置區。形成第一內部環形井於半導體基板中並圍繞該第一內部環形隔離結構。形成第二內部環形隔離結構於半導體基板中，其與第一內部環形隔離結構橫向隔開，其中第二內部環形隔離結構界定出第二裝置區。形成第 二內部環形井於半導體基板中，其中第二內部環形井圍繞第二內部環形隔離結構。形成第一虛設閘極於第一內部環形井之上。形成第一裝置閘極電極於第一裝置區之上。形成第二虛設閘極於第二內部環形井之上。形成第二裝置閘極電極於第二裝置區之上。移除第一虛設閘極及第一裝置閘極電極，並且以導電材料將其取代。以過渡金屬與第二虛設閘極及第二裝置閘極電極反應。對積體電路執行化學機械平坦化製程。
100、200、300A、300B‧‧‧積體電路
102a‧‧‧第一裝置區
102b‧‧‧第二裝置區
104a‧‧‧第一裝置
104b‧‧‧第二裝置
106a‧‧‧第一內部環形井
106b‧‧‧第二內部環形井
107a‧‧‧第一內部隔離結構
107b‧‧‧第二內部隔離結構
108a‧‧‧第一外部環形井
108b‧‧‧第二外部環形井
109a‧‧‧第一外部隔離結構
109b‧‧‧第二外部隔離結構
110a‧‧‧第一中心點
111a‧‧‧第一內部重摻雜區
111b‧‧‧第二內部重摻雜區
112a‧‧‧第一積體電路區
112b‧‧‧第二積體電路區
113a‧‧‧第一外部重摻雜區
113b‧‧‧第二外部重摻雜區
114‧‧‧防止凹陷虛設閘極
202‧‧‧半導體基板
204‧‧‧層間介電層
206a‧‧‧第一裝置井
206b‧‧‧第二裝置井
212a‧‧‧第一深井
212b‧‧‧第二深井區
216‧‧‧源極/汲極區
218‧‧‧源極/汲極延伸部
220‧‧‧裝置閘極介電質
222‧‧‧裝置閘極電極
222’‧‧‧第一裝置閘極電極
224‧‧‧側壁間隔物
226‧‧‧中電壓閘極介電質
228‧‧‧中電壓閘極電極
228’‧‧‧第二裝置閘極電極
232‧‧‧虛設閘極介電質
234、234’‧‧‧虛設閘極
236a‧‧‧第一積體電路區隔離結構
236b‧‧‧第二積體電路區隔離結構
308‧‧‧互連結構
310‧‧‧金屬間介電層
311‧‧‧第一金屬間介電層
312‧‧‧接觸件
314‧‧‧第一金屬線
316‧‧‧金屬導孔
318‧‧‧凸塊下金屬化堆疊
320‧‧‧鈍化層
322‧‧‧凸塊下金屬化層
324‧‧‧第三裝置區
326‧‧‧第三裝置
328‧‧‧高電壓n型井
330‧‧‧高電壓p型井
332‧‧‧隔離結構
334‧‧‧高電壓p型井之重摻雜區
336‧‧‧高電壓氧化物層
338‧‧‧高電壓閘極氧化物層
340‧‧‧高電壓閘極
342‧‧‧高電壓側壁間隔物
702‧‧‧第一閘極介電層
802‧‧‧第一光阻遮罩
804‧‧‧第一蝕刻
806‧‧‧圖案化第一閘極介電層
902‧‧‧第二閘極介電層
1002‧‧‧導電層
1004‧‧‧第二光阻遮罩
1102‧‧‧第二蝕刻
1104a‧‧‧第一裝置閘極堆疊
1104b‧‧‧第二裝置閘極堆疊
1108‧‧‧防止凹陷虛設閘極堆疊
1202‧‧‧輕摻雜源極/汲極延伸部
1602‧‧‧第一平坦化製程
1702‧‧‧金屬材料
1704‧‧‧第三光阻遮罩
1802‧‧‧全矽化製程
1804‧‧‧第四光阻遮罩
1902‧‧‧第四平坦化製程
2000‧‧‧流程圖
2002、2004、2006、2008、2010、2012、2014、2016、2018、2020、2022、2024、2026‧‧‧步驟
t1‧‧‧第一內部環形井厚度
t2‧‧‧第一外部環形井厚度
t3、t4‧‧‧厚度
h1‧‧‧第一虛設閘極介電質高度
h2‧‧‧第一裝置閘極介電質高度
h3‧‧‧第二虛設閘極介電質高度
h4‧‧‧第二裝置介電質高度
藉由以下的詳述配合所附圖式，可以更加理解本揭露實施例的觀點。應注意的是，依據在業界的標準慣例，各種部件並未按照比例繪製且僅用以說明例示。事實上，為了討論的明確易懂，各種部件的尺寸可任意增加或減少。
第1圖繪示出包含具有防止凹陷虛設閘極之第一及第二積體電路區之積體電路之一些實施例的上視圖。
第2圖繪示出包含具有防止凹陷虛設閘極之第一及第二積體電路區之積體電路之一些實施例的剖面圖。
第3A圖繪示出包含具有防止凹陷虛設閘極之第一及第二積體電路區之積體電路之一些更詳細的實施例之剖面圖。
第3B圖繪示出包含具有防止凹陷虛設閘極之第一積體電路區及與第三裝置區緊鄰設置的具有防止凹陷虛設閘極之第二積體電路區的積體電路之一些實施例的剖面圖。
第4-19圖繪示出包含具有防止凹陷虛設閘極之第一及第二積體電路區之積體電路的形成方法之一些實施例的一系列剖面圖。
第20圖繪示出包含具有防止凹陷虛設閘極之第一及第二積體電路區之積體電路的形成方法之一些實施例的流程圖。
以下提供許多不同的實施例或範例，用於實行本揭露的不同部件。以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複元件符號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，在以下敘述中可使用空間上相對用語，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語，以簡化一個(些)元件或部件與另一個(些)元件或部件之間的關係之陳述。此空間相對用語除了包含圖式所繪示之方位，還包含裝置在使用或操作中的不同方位。裝置亦可轉向至其他方位(旋轉90度或在其他方位)，且在此使用的空間相對描述亦依轉向後的方位相應地解讀。再者，「第一」、「第二」、「第三」、「第四」以及類似的用語僅為一般的認定，其可在不同的實施例中互換。舉例來說，當元件(例如：蝕刻、介電層、或基板)可在一些實施例中稱為「第一」元件，而此元件也可在其他實施例 中稱為「第二」元件。
隨著積體晶片裝置之部件尺寸降低，在鄰近的裝置之間的電性隔離變得更加困難。整體而言，是藉由在基板中設置隔離結構的方法來達成電性隔離。舉例來說，可藉由淺溝槽隔離(shallow trench isolation，STI)結構的方法及/或藉由保護環(guard ring)來達成鄰近裝置之間的隔離。雖然，這些結構通常在鄰近的裝置之間提供良好的電性隔離，但也會存在其他漏電路徑(leakage path)。
舉例來說，在半導體裝置的製程期間，化學機械平坦化(chemical-mechanical planarization，CMP)製程廣泛的用以形成平坦化的表面。當對具有不同材料的界面執行化學機械平坦化製程，這些不同的材料可能會以不同的速率移除。不同材料在不同速率下的移除將導致在界面的一些區域相對於其他區域被凹蝕，此效應通稱為「凹陷(dishing)」。當對設置在第一及第二複數個裝置之上的介電層執行化學機械平坦化製程，此化學機械平坦化製程將移除此介電層之複數部分，舉例來說，為了後續的製程(例如用於置換多閘極(replacement poly-gate，RPG)製程的蝕刻)而暴露出裝置的下方部件(例如犧牲閘極)，及/或提供裝置的下方部件及介電層均勻的高度(例如以形成均勻的金屬閘極高度)。
然而，由於化學機械平坦化製程之製程參數(例如：化學漿料(slurry)組成、壓力、速度、時間等)，以及設置於介電層(例如：介電質、金屬、多晶矽等)中的各種型態的材料，化學機械平坦化製程可能導致在鄰近裝置之間的介 電層(當不同的材料在化學機械平坦化製程期間被不同的速率移除)凹陷。在後續金屬化製程(例如以導電材料置換多晶矽閘極)期間，介電層之較低的區域可能被導電材料填充，而在鄰近的裝置之間造成漏電路徑。在高壓裝置的情況中，此問題可能因為裝置之高壓所導致之介電質崩潰(breakdown)而惡化。在一些嚴重的情況中，此凹陷可能造成不當運作的裝置。
本揭露為有關於具有第一積體電路區及第二積體電路區之積體電路。第一積體電路區包含具有複數個第一裝置的第一裝置區(例如低電壓區)。第二積體電路區包含具有複數個第二裝置的第二裝置區(例如中電壓區)。第一積體電路區具有圍繞第一裝置區的第一內部環形井(即第一保護環)，以及圍繞第一內部環形井的第一外部環形井。第二積體電路區具有圍繞第二裝置區的第二內部環形井(即第二保護環)，以及圍繞第二內部環形井的第二外部環形井。複數個防止凹陷虛設閘極設置於在第一積體電路區及第二積體電路區兩者之上表面之上的介電層中。防止凹陷虛設閘極在積體電路之製程期間提供結構的支撐，以減少介電層之凹陷的量。因此，可改善下方裝置的性能，並降低製造積體電路之成本。
第1圖繪示出積體電路100之一些實施例的上視圖，積體電路100包含具有防止凹陷虛設閘極之第一積體電路區及具有防止凹陷虛設閘極之第二積體電路區。
積體電路(integrated circuit，IC)100包含具有第一裝置區102a的第一積體電路區112a以及具有第二裝置區102b的第二積體電路區112b。在一些實施例中，第一裝置區 112a包含複數個第一裝置104a，以及第二裝置區102b包含複數個第二裝置104b。在一些實施例中，第一裝置104a及第二裝置104b可為低電壓裝置(例如操作電壓約為1.2eV(電子伏特))、中電壓裝置(例如操作電壓約為6.0eV)、或高電壓裝置(例如操作電壓約為1000eV)。在更進一步的實施例中，第一裝置區102a可包含一種型態的裝置(例如低電壓、中電壓、或高電壓)，以及第二裝置區102b可包含一種型態的裝置。低電壓、中電壓、或高電壓裝置可為例如：金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistors，MOSFETs)、互補式金屬氧化物半導體(complementary MOS，CMOS)電晶體、橫向擴散金屬氧化物半導體(laterally diffused MOS，LDMOS)電晶體、高功率金屬氧化物半導體(high power MOS)電晶體、鰭式場效電晶體(FinFET)、及/或其他型態的裝置。
第一裝置區102a被第一內部環形井106a圍繞。第一內部環形井106a設置於下方的半導體基板中，並且包含第一摻雜類型(例如n型)。第一內部環形井106a藉由第一內部隔離結構107a(例如淺溝槽隔離(shallow trench isolation，STI))與第一裝置區102a分隔。第一內部環形井106a包含具有第一摻雜類型的第一內部重摻雜區111a(例如n+)，其設置於第一內部隔離結構107a與第一外部隔離結構109a之間。在一些實施例中，接觸件(未繪示)耦合至第一內部環形井106a之第一內部重摻雜區111a，並且此接觸件被配置以提供第一電位(例如相對低電壓或相對高電壓)。因此，第一內部環形井106a可藉由 收集可穿透進/出第一裝置區102a及中斷(例如閂鎖效應(latch-up)、不必要的啟動等)設置於積體電路上之裝置的功能之不必要的電性訊號，來作為設置於積體電路100上之裝置的保護元件(即第一保護環)。
在一些實施例中，第一內部環形井106a具有從第一裝置區102a之周界(perimeter)量測至第一內部環形井106a之周界的第一內部環形井厚度t1，其定義為第一內部環形井106a之寬度，並且其在第一裝置區102a周圍的不同點可為大致相同。第一內部環形井厚度t1可至少部分基於設置於第一裝置區102a之裝置的型態(例如低電壓、中電壓、或高電壓)。
在一些實施例中，第一內部環形井106a被第一外部環形井108a圍繞。在更進一步的實施例中，第一內部環形井106a及第一外部環形井108a以第一裝置區102a之第一中心點110a為中心。第一外部環形井108a設置於下方的半導體基板中，並且包含第二摻雜類型(例如p型)，其相反於第一摻雜類型。第一外部環形井108a藉由第一外部隔離結構109a(例如淺溝槽隔離(STI))與第一內部環形井106a分隔。第一外部環形井108a包含具有第二摻雜類型的第一外部重摻雜區113a(例如p+)，並設置於第一外部隔離結構109a與第一積體電路區112a之周界之間。在一些實施例中，接觸件(未繪示)耦合至第一外部環形井108a之第一外部重摻雜區113a，並且此接觸件被配置以提供相反於第一電位的第二電位(例如相對高電壓或相對低電壓其中一者)。因此，第一內部環形井106a及第一外部環形井108a藉由提供防止不必要之電流流進/出第一裝置 區102a以及中斷設置於積體電路100上之裝置功能之p-n接面(junction)，來作為設置於積體電路100上之裝置的保護元件(即保護環)。
第一外部環形井108a具有從第一內部環形井106a之周界量測至第一外部環形井108a之周界的第一外部環形井厚度t2，其定義為第一外部環形井108a之寬度，並且其在第一內部環形井106a周圍的不同點可為大致相同。第一外部環形井厚度t2可至少部分基於設置於第一裝置區102a內之裝置的型態(例如低電壓、中電壓、或高電壓)。在一些實施例中，第一內部環形井厚度t1大致相似於第一外部環形井厚度t2。在又另外的實施例中，第一內部環形井厚度t1可大於第一外部環形井厚度t2。舉例來說，第一內部環形井厚度t1可為第一外部環形井厚度t2的兩倍。
在一些實施例中，第二裝置區102b及第二裝置104b以相似於第一裝置區102a及第一裝置104a之方式配置。舉例來說，第二裝置區102b被第二內部環形井106b圍繞，以及第二內部環形井106b被第二外部環形井108b圍繞。在一些實施例中，第二外部環形井108b的周界定義出第二積體電路區112b的周界。第二內部環形井106b具有厚度t3，以及第二外部環形井108b具有厚度t4。
複數個防止凹陷虛設閘極114設置於第一內部環形井106a、第一外部環形井108a、第一內部隔離結構107a、及第一外部隔離結構109a之上表面之上。在一些實施例中，複數個防止凹陷虛設閘極114在垂直方向上部分或完全設置於第一 內部環形井106a、第一外部環形井108a、第一內部隔離結構107a、以及第一外部隔離結構109a之上表面之上。另外，複數個防止凹陷虛設閘極114設置於第二內部環形井106b、第二外部環形井108b、第二內部隔離結構107b、以及第二外部隔離結構109b之上表面之上。在一些實施例中，複數個防止凹陷虛設閘極114在垂直方向上部分或完全設置於第二內部環形井106b、第二外部環形井108b、第二內部隔離結構107b、以及第二外部隔離結構109b之上表面之上。在更進一步的實施例中，防止凹陷虛設閘極114包含導電材料(例如金屬、多晶矽(polysilicon)、矽化物(silicide)等)。在更進一步的實施例中，防止凹陷虛設閘極114為電氣浮接(electrically floating)(例如在積體電路100的操作過程中並未施加電壓至防止凹陷虛設閘極114)。
此外，雖然防止凹陷虛設閘極114繪示為四邊形(quadrilateral)，值得注意的是防止凹陷虛設閘極114也可具有不同的形狀及尺寸。在一些實施例中，此不同的形狀及尺寸至少部分基於設置於第一裝置區102a及/或第二裝置區102b之中之裝置的型態(例如低電壓、中電壓、或高電壓)，或者基於防止凹陷虛設閘極114之材料(例如：多晶矽、鋁(aluminum)、鉭(tantalum)、銅(copper)等)的組成。藉由基於前述性質之防止凹陷虛設閘極114的不同形狀及尺寸，防止凹陷虛設閘極114可在後續的化學機械平坦化(CMP)製程期間作為圍繞材料的支撐柱體(例如設置在設置於第一裝置區102a中之第一裝置104a之上的介電材料)，以防止不必要 的凹陷發生在第一裝置區102a及/或第二裝置區102b之上。因此，藉由減少凹陷的量，可改善第一裝置104a及第二裝置104b的性能，並且可減少製造積體電路100的成本。
第2圖繪示出包含具有防止凹陷虛設閘極之第一及第二積體電路區之積體電路之一些實施例的剖面圖。
積體電路200包含半導體基板202，其包含第一內部環形井106a、第一外部環形井108a、第二內部環形井106b、及第二外部環形井108b。半導體基板202可包含任何型態的半導體本體(例如單晶矽(monocrystalline silicon)/互補式金屬氧化物半導體(CMOS)塊體、矽鍺(silicon-germanium，SiGe)、絕緣體上覆矽(silicon on insulator，SOI)等)，並且可摻雜第二摻雜類型(例如p型)。第一內部環形井106a可為半導體基板202之連續的環形區，其圍繞第一裝置區102a並包含第一摻雜類型(例如n型)。第一內部環形井106a的環形區可為例如圓型(circle)、半圓形(semi-circle)、橢圓形(ellipse)、四邊形(quadrilateral)等。在一些實施例中，第一內部環形井106a延伸至低於第一內部隔離結構107a之底面。第一內部環形井106a更包含第一內部環形井106a之第一內部重摻雜區111a，其可與接觸件(未繪示)耦合。第一內部環形井106a藉由第一內部隔離結構107a與第一裝置區102a分隔。第一內部隔離結構107a可為例如圓型、半圓形、橢圓形、四邊形等。在一些實施例中，第一內部隔離結構107a可以第一裝置區102a為中心。
第一裝置區102a包含第一裝置井206a。在一些實施 例中，第一裝置井206a可設置於在第一裝置井206a下方的第一深井212a(也稱為第一深井區)中。第一裝置井206a包含取決於第一裝置104a之功能的摻雜類型(例如n型或p型)。在一些實施例中，第一裝置井206a藉由第一內部隔離結構107a與第一內部環形井106a分隔。另一方面，第一深井212a可延伸至低於第一裝置區102a、第一內部環形井106a、及第一外部隔離結構109a之一部分，以接觸低於第一外部隔離結構109a之底面的第一外部環形井108a。第一深井212a包含第一摻雜類型(例如n型)。
另外，一對源極/汲極區216配置於第一裝置井206a中，彼此間橫向隔開。再者，一對源極/汲極延伸部218橫向隔開並設置於第一裝置井206a中的一對源極/汲極區216之間。為了圖式的明確，在第一裝置區102a中繪示出單一第一裝置井206a，並標示出一對源極/汲極延伸部218。然而，由於第一裝置區102a可包含複數個第一裝置104a，第一裝置區102a可包含複數個第一裝置井區206a遍布設置於第一裝置區102a，每個第一裝置井206a具有一對源極/汲極區216及一對源極/汲極延伸部218，其中此摻雜可取決於第一裝置井206a的摻雜類型而有不同。
在一些實施例中，第一外部環形井108a為半導體基板202之連續的環形區，其圍繞第一內部環形井106a並包含不同於第一摻雜類型的第二摻雜類型(例如p型)。第一外部環形井108a的環形區可為例如圓型、半圓形、橢圓形、四邊形等。在一些實施例中，第一外部環形井108a延伸至低於第一外 部隔離結構109a之底面並接觸第一內部環形井106a的一部分。第一外部環形井108a更包含第一外部環形井108a之第一外部重摻雜區113a，其可與接觸件(未繪示)耦合。第一外部環形井108a藉由第一外部隔離結構109a與第一內部環形井106a分隔。第一外部隔離結構109a可為例如圓型、半圓形、橢圓形、四邊形等。在一些實施例中，第一外部隔離結構109a可以第一外部環形井108a為中心。在一些實施例中，第一積體電路區隔離結構236a(例如淺溝槽隔離(STI))設置於第一外部環形井108a之第一側上。在一些實施例中，第一外部環形井108a與第二外部環形井108b共用設置於第一積體電路區112a及第二積體電路區112b之間的共同摻雜區。在這樣的實施例中，此共同摻雜區的中點(mid-point)可定義出第一積體電路區112a之一側以及第二積體電路區112b之一側。
裝置閘極電極222(也稱為第一裝置閘極電極或低電壓閘極電極)設置於第一裝置井206a之上，並且藉由裝置閘極介電質220(也稱為第一裝置閘極介電質或低電壓閘極介電質)與半導體基板202分隔。沿著裝置閘極電極222及裝置閘極介電質220之側壁設置側壁間隔物224。裝置閘極電極222、裝置閘極介電質220、以及側壁間隔物224設置於層間介電層(interlayer dielectric，ILD)204中。層間介電層204可包含，例如磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)、二氧化矽、或一些其他適合的介電質。
在一些實施例中，第一裝置104a可為低電壓裝 置，並且具有低壓閘極介電質220、低壓閘極電極222、以及側壁間隔物224。另一方面，在更進一步的實施例中，第二裝置104b可為中電壓裝置，其具有中電壓閘極介電質226(也稱為裝置閘極介電質或第二裝置閘極介電質)、中電壓閘極電極228、側壁間隔物224、設置於第二裝置井206b中的一對源極/汲極區216、設置於第二裝置井206b中的一對源極/汲極延伸部218、及第二裝置井206b。在一些實施例中，低電壓閘極電極222及中電壓閘極電極228包含導電材料(例如鋁(Al)、銅(Cu)、鉭(Ta)、或一些其他適合的材料)。
設置複數個防止凹陷虛設閘極114於層間介電層204中。防止凹陷虛設閘極114配置於半導體基板202之上，並位於第一積體電路區112a及第二積體電路區112b之不同的區域之上。在一些實施例中，防止凹陷虛設閘極114配置於第一/第二內部隔離結構107a/107b、第一/第二外部隔離結構109a/109b、以及第一/第二積體電路區隔離結構236a/236b之上。防止凹陷虛設閘極114也可配置於第一積體電路區112a及第二積體電路區112b之其他位置。舉例來說，防止凹陷虛設閘極114可設置於第一/第二內部重摻雜區111a/111b或第一/第二外部重摻雜區113a/113b之上。藉由設置防止凹陷虛設閘極114於橫跨第一積體電路區112a及第二積體電路區112b之不同位置，防止凹陷虛設閘極114可在後續的化學機械平坦化(CMP)製程期間藉由作為層間介電層204的支撐柱體，以防止不必要的凹陷發生在第一裝置區102a及第二裝置區102b之上。因此，藉由減少凹陷的量，可改善第一裝置104a及第二裝置104b的性 能，並且可減少製造積體電路200的成本。
防止凹陷虛設閘極114通常合併至與用來形成第一裝置區102a及第二裝置區102b之閘極堆疊之相同的製程步驟。因此，在一些實施例中，防止凹陷虛設閘極114包含虛設閘極介電質232、虛設閘極234、以及側壁間隔物224。虛設閘極234可包含，例如多晶矽、鋁、銅、鉭、或一些其他適合的材料。
再者，為了確保層間介電層204之均勻的移除，防止凹陷虛設閘極114可具有與最接近防止凹陷虛設閘極114之裝置104a/104b的部件相似的幾何尺寸(例如相似的閘極電極高度/寬度/深度、閘極氧化物高度/寬度/深度、及/或側壁間隔物高度/寬度/深度)。舉例來說，在一些實施例中，第一裝置104a為低電壓裝置，並且裝置閘極電極222可包含金屬以及裝置閘極介電質220可包含高介電常數(high-k)介電質，其可稱為高介電常數金屬閘極(high-k metal gate，HKMG)裝置。因此，緊鄰高介電常數金屬閘極(HKMG)裝置的防止凹陷虛設閘極114在第一裝置區102a中可具有與高介電常數金屬閘極(HKMG)裝置相似的部件及尺寸。另一方面，第二裝置104b可為中電壓裝置，以及裝置閘極電極222可為全矽化(fully silicided，FUSI)閘極。因此，緊鄰全矽化(FUSI)閘極裝置的防止凹陷虛設閘極114在第二裝置區102b中可具有與全矽化(FUSI)閘極裝置相似的部件及尺寸。在其他實施例中，可使用額外的製程(例如光微影(photolithography)、蝕刻、退火(anneal))來形成防止凹陷虛設閘極，使得防止凹陷虛設閘 極114之部件及幾何結構不相似於緊鄰之裝置的部件。
在一些實施例中，設置於第一積體電路區112a中之防止凹陷虛設閘極114的虛設閘極介電質232具有第一虛設閘極介電質高度h1，以及第一裝置104a之裝置閘極介電質220具有第一裝置閘極介電質高度h2。設置於第二積體電路區112b之防止凹陷虛設閘極114的虛設閘極介電質232具有第二虛設閘極介電質高度h3，以及第二裝置104b之裝置閘極介電質226具有第二裝置介電質高度h4。在一些實施例中，第一虛設閘極介電質高度h1大致相等於第一裝置閘極介電質高度h2，以及第二虛設閘極介電質高度h3大致相等於第二裝置介電質高度h4。
由於上述之一些部件在第一積體電路區112a及第二積體電路區112b中以相似的方式配置，一些部件僅參考第一積體電路區112a來描述。然而，值得注意的是，在一些實施例中這些部件的描述也有關於在第二積體電路區112b中相似之部件的描述。
第3A圖繪示出包含具有防止凹陷虛設閘極之第一及第二積體電路區之積體電路300A之一些更多細節的實施例之剖面圖。
在一些實施例中，積體電路300A包含配置於層間介電層204之上的互連結構308。互連結構308可包含複數個金屬間介電(inter-metal dielectric，IMD)層310、311。在一些實施例中，第一金屬間介電層311設置於層間介電層204之頂面之上。金屬間介電層310、311可包含，舉例來說，一或多層的氧化物、低介電常數(low-k)介電質、或極低介電常數 (ultra-low-k)介電質。金屬間介電層310、311可圍繞接觸件312、金屬線314、及金屬導孔316，其包含例如銅(copper)、鎢(tungsten)、及/或鋁(aluminum)。舉例來說，配置接觸件312以電性耦合第一裝置104a及第二裝置104b之一對源極/汲極區216至互連結構308之第一金屬線314。
配置凸塊下金屬化(under-bump metallization，UBM)堆疊318於互連結構308之上。在一些實施例中，凸塊下金屬化堆疊318包含鈍化層320及凸塊下金屬化層322。在一些實施例中，鈍化層320包含一或多層二氧化矽(SiO2)、氮化矽(silicon nitride，Si3N4)、聚醯亞胺(polyimide)化合物、或其他適合的材料。凸塊下金屬化層322接觸互連結構308之上部導電部件(例如接觸墊)。凸塊下金屬化層322可包含，例如鋁、鈦(titanium)、鎢、或一些其他適合的材料。配置凸塊下金屬化層322以在互連結構308之下方的焊錫凸塊(solder bump)(未繪示)以及下方的導電部件(例如接觸墊或導電走線(trace))之間提供界面。
第3B圖繪示出包含具有防止凹陷虛設閘極之第一積體電路區及具有防止凹陷虛設閘極之第二積體電路區與第三裝置區緊鄰設置的積體電路300B之一些實施例的剖面圖。
積體電路300B包含配置於鄰近第二積體電路區112b的第三裝置區324。第三裝置區324可包含複數個第三裝置326。在一些實施例中，第一積體電路區112a包含低電壓裝置，第二積體電路區112b包含中電壓裝置，以及第三裝置區324包含高電壓裝置。在一些實施例中，第三裝置326包含高電壓n型 井328，其設置於半導體基板202中並且配置於高電壓p型井330中。亦設置一對源極/汲極區216於半導體基板202中並且配置於高電壓n型井328中。進一步設置複數個隔離結構332於半導體基板202中並分隔第三裝置326之不同部件(例如高電壓p型井之重摻雜區334之一對源極/汲極區216)。
第三裝置326可更包含高電壓氧化物層336，其設置於半導體基板202之上，並且配置於一對源極/汲極區216之間。高電壓閘極氧化物層338配置於高電壓氧化物層336之上，並分隔高電壓閘極340與高電壓氧化物層336。在一些實施例中，沿著高電壓閘極氧化物層338與高電壓閘極340之側壁配置一對高電壓側壁間隔物342。互連結構308及凸塊下金屬化堆疊318設置於第三裝置區324之上，以電性耦合第三裝置區324之部件(例如一對源極/汲極區216、高電壓閘極340、及/或高電壓p型井之重摻雜區334)至輸入/輸出結構(例如焊錫凸塊)。在更進一步的實施例中，第三裝置326可為，例如高電壓雙極性接面電晶體(high voltage bipolar junction transistor)、垂直擴散金屬氧化物半導體(vertical diffused metal oxide semiconductor，VDMOS)裝置、橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor，LDMOS)裝置、或一些其他功率金屬氧化物半導體場效電晶體(power metal-oxide-semiconductor field-effect transistor，power MOSFET)。
參照第4-19圖，提供包含具有防止凹陷虛設閘極之第一積體電路區及具有防止凹陷虛設閘極之第二積體電路區 之積體電路的形成方法之一些實施例的一系列剖面圖。
如第4圖所繪示，形成第一深井區212a、第二深井區212b、第一內部隔離結構107a、第二內部隔離結構107b、第一外部隔離結構109a、第二外部隔離結構109b、第一積體電路區隔離結構236a、及第二積體電路區隔離結構236b(共同稱為隔離結構107a/107b/109a/109b/236a/236b)於半導體基板202中。在一些實施例中，在形成隔離結構107a/107b/109a/109b/236a/236b之前，形成第一深井區212a及第二深井區212b於半導體基板202中。第一深井區212a及第二深井區212b具有第一摻雜類型(例如p型)，並且其可例如藉由離子佈植來形成。再者，在一些實施例中，形成隔離結構107a/107b/109a/109b/236a/236b的製程包含執行蝕刻至半導體基板202內以形成溝槽於半導體基板202中，並且後續以介電材料填充溝槽。在其他更進一步的實施例中，第一內部隔離結構107a界定出第一裝置區102a，以及第二內部隔離結構107b界定出第二裝置區102b。
如第5圖所繪示，形成第一裝置井206a及第二裝置井206b於半導體基板202中。第一裝置井206a及第二裝置井206b具有第二摻雜類型(例如n型)。在一些實施例中，第二摻雜類型不同於第一摻雜類型，以及在其他實施例中，第一摻雜類型與第二摻雜類型相同。第一裝置井206a及第二裝置井206b可例如藉由離子佈植來形成。
如第6圖所繪示，形成第一內部環形井106a、第二內部環形井106b、第一外部環形井108a、及第二外部環形井 108b於半導體基板202中。在一些實施例中，第一內部環形井106a及第二內部環形井106b具有第一摻雜類型(例如p型)，以及第一外部環形井108a及第二外部環形井108b具有第二摻雜類型(例如n型)。第一內部環形井106a、第二內部環形井106b、第一外部環形井108a、及第二外部環形井108b可例如藉由離子佈植來形成。因此，第一內部環形井106a及第二內部環形井106b可藉由收集可分別穿透進/出第一裝置區102a或第二裝置區102b及中斷(例如閂鎖效應、不必要的啟動等)設置於積體電路上之裝置的功能之不必要的電性訊號，來作為設置於積體電路上之裝置的保護元件(即保護環)。再者，第一內部環形井106a與第一外部環形井108a的結合以及第二內部環形井106b與第二外部環形井108b的結合可提供接面隔離，其用來防止分別穿透進/出第一裝置區102a或第二裝置區102b及中斷設置於積體電路上之裝置的功能之不必要的電流。
如第7圖所繪示，形成第一閘極介電層702於半導體基板202之上。第一閘極介電層702設置於第一積體電路區112a及第二積體電路區112b兩者之上。第一閘極介電層702可藉由例如熱氧化(thermal oxidation)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍(sputtering)、或類似的方法來形成。
如第8圖所繪示，藉由沉積第一光阻層(例如藉由旋塗(spin-on)製程)及選擇性圖案化此第一光阻層(例如藉由光微影製程)形成第一光阻遮罩802於第一閘極介電層702之 上。在一些實施例中，第一光阻遮罩802可例如形成於第一積體電路區112a之上但不形成於第二積體電路區112b之上，反之亦然。當第一光阻遮罩802就定位，執行第一蝕刻804至第一閘極介電層之內(第7圖的702)以形成圖案化第一閘極介電層806。在一些實施例中，在執行第一蝕刻804之後，第一光阻遮罩802被剝除。
如第9圖所繪示，形成第二閘極介電層902於半導體基板202及圖案化第一閘極介電層806之上。第二閘極介電層902可藉由例如熱氧化、化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、或類似的方法來形成。在一些實施例中，第二閘極介電層902具有於第一積體電路區112a之上的第一上表面以及於第二積體電路區112b之上的第二上表面，從半導體基板202至第二閘極介電層902之第二上表面的距離大於從半導體基板202至第二閘極介電層902之第一上表面的距離。在更進一步的實施例中，圖案化第一閘極介電層806可具有在約100埃(angstrom)至約200埃的厚度。
如第10圖所繪示，形成導電層1002於第二閘極介電層902之上。導電層1002可包含例如摻雜的多晶矽、金屬、或一些其他導電材料，並且可藉由例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、或類似的方法來形成。在一些實施例中，導電層1002具有在第一積體電路區112a之上的第一上表面以及於第二積體電路區112b之上的第二上表面，從半導體基板202至導電層1002之第二上表面的距離大於從半導體基板202至導電層1002之第一上表面的距離。在更進一步的實施 例中，第二閘極介電層902可具有在約10埃至約20埃的厚度。
雖然第10圖繪示出導電層1002形成於第二閘極介電層902上，但在一些額外的實施例中，可在形成導電層1002之前形成額外的閘極介電層。藉由沉積第二光阻層(例如藉由旋塗製程)及選擇性圖案化此第二光阻層(例如藉由光微影製程)來形成第二光阻遮罩1004於導電層1002之上。在一些實施例中，圖案化第二光阻遮罩1004，使得第二光阻遮罩1004覆蓋隔離結構107a/107b/109a/109b/236a/236b之間導電層1002之部分。在其他實施例中，圖案化第二光阻遮罩1004，使得第二光阻遮罩1004覆蓋導電層1002在隔離結構107a/107b/109a/109b/236a/236b之上的部分。
如第11圖所繪示，當第二光阻遮罩1004就定位，執行第二蝕刻1102(例如乾蝕刻或濕蝕刻)至導電層1002、第二閘極介電層902、及圖案化第一閘極介電層806之內，以形成複數個防止凹陷虛設閘極堆疊1108、第一裝置閘-極堆疊1104a、及第二裝置閘極堆疊1104b。第一裝置閘極堆疊1104a包含設置於第一裝置閘極介電質220之上的第一裝置閘極電極222’，以及第二裝置閘極堆疊1104b包含設置於第二裝置閘極介電質226之上的第二裝置閘極電極228’。每個防止凹陷虛設閘極堆疊1108包含設置於虛設閘極介電質232之上的虛設閘極234’。在一些實施例中，在第11-17圖中的撇號表示第一裝置閘極電極222’、第二裝置閘極電極228’、及虛設閘極234’包含中間材料(例如多晶矽)，其可經歷改變此中間材料之組成的後續製程(例如多閘極置換(RPG)高介電常數金屬閘極(HKMG) 製程、全矽化(FUSI)製程等)步驟。
虛設閘極介電質232將具有分別相似於第一裝置閘極介電質220或第二裝置閘極介電質226之高度，係取決於防止凹陷虛設閘極堆疊1108設置於第一積體電路區112a或第二積體電路區112b之中。在一些實施例中，複數個第一裝置閘極堆疊1104a形成於第一積體電路區112a中，以及複數個第二裝置閘極堆疊1104b形成於第二積體電路區112b中。在其他更進一步的實施例中，在執行第二蝕刻1102之後移除第二光阻遮罩1004。
如第12圖所繪示，在一些實施例中，形成複數對對輕摻雜源極/汲極延伸部1202於第一積體電路區112a及第二積體電路區112b中。在一些實施例中，舉例來說，藉由使用防止凹陷虛設閘極114、第一裝置閘極堆疊1104a、及第二裝置閘極堆疊1104b作為遮罩的離子佈植，形成此複數對輕摻雜源極/汲極延伸部1202於半導體基板202中。由於防止凹陷虛設閘極114、第一裝置閘極堆疊1104a、及第二裝置閘極堆疊1104b可作為遮罩，輕摻雜源極/汲極延伸部1202也可形成於防止凹陷虛設閘極114之間。在其他實施例中，形成遮罩以防止在防止凹陷虛設閘極114之間之輕摻雜源極/汲極延伸部1202的佈植。此複數對輕摻雜源極/汲極延伸部1202包含第一摻雜類型或第二摻雜類型，使得輕摻雜源極/汲極延伸部1202可具有相同或不同於半導體基板202之設置輕摻雜源極/汲極延伸部1202於其中之區域(例如第一內部環形井106a)的摻雜類型。
如第13圖所繪示，形成側壁間隔物224於防止凹陷 虛設閘極堆疊1108、第一裝置閘極堆疊1104a、及第二裝置閘極堆疊1104b之側壁上。在一些實施例中，形成遮罩以防止沿著防止凹陷虛設閘極堆疊1108之側壁間隔物224的形成。側壁間隔物224可為例如氮化矽、二氧化矽、一些其他介電質、或前述之組合。在一些實施例中，形成側壁間隔物224的製程包含沉積或成長間隔層覆蓋及順應的襯(lining)於第11圖中的結構。可藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、濺鍍、或一些其他沉積或成長製程來沉積或成長間隔物層。再者，在一些實施例中，此製程包含在間隔物層之內執行回蝕刻，以移除間隔物層之水平區段而不會移除間隔物層之垂直區段。
如第14圖所繪示，形成複數對源極/汲極區216於第一積體電路區112a及第二積體電路區112b的半導體基板202中。在一些實施例中，此複數對源極/汲極區216分別鄰接設置於防止凹陷虛設閘極堆疊1108、第一裝置閘極堆疊1104a、及第二裝置閘極堆疊1104b之間的複數對輕摻雜的源極/汲極延伸部218。在其他實施例中，形成遮罩以防止在兩個鄰近的防止凹陷虛設閘極堆疊1108之間之複數對源極/汲極區216的佈植。在一些實施例中，藉由例如離子佈植來形成源極/汲極區216。
如第15圖所繪示，形成層間介電層204於半導體基板202之上。層間介電層204可包含例如一或多層的磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、二氧化矽、或一些其他適合的介電質。層間介電層204可藉由例如化學氣相沉積(CVD)、 物理氣相沉積(PVD)、濺鍍、或其他沉積或成長製程、或前述之組合來形成。
如第16圖所繪示，藉由第一平坦化製程1602平坦化層間介電層204。第一平坦化製程1602可為例如化學機械平坦化(CMP)製程。第一平坦化製程1602減少了第一裝置閘極電極222’、第二裝置閘極電極228’、及虛設閘極234’的高度。因此，第一裝置閘極電極222’、第二裝置閘極電極228’、及虛設閘極234’的頂面大致上與層間介電層204之頂面共平面。
如第17圖所繪示，執行多閘極置換(RPG)高介電常數金屬閘極(HKMG)製程。虛設閘極234’設置於第一積體電路區112a中，以及以金屬材料1702(例如鋁、銅、鉭、或一些其他的導電材料)取代第一裝置閘極電極222’，以形成於第一積體電路區112a中的虛設閘極234及第一裝置閘極電極222。在一些實施例中，於第一積體電路區112a中的虛設閘極234可為金屬虛設閘極234，以及第一裝置閘極電極222可為第一金屬裝置閘極電極222。
在一些實施例中，多閘極置換(RPG)高介電常數金屬閘極(HKMG)製程包含形成第三光阻遮罩1704於第二積體電路區112b中之層間介電層204之上，以保護設置於第二積體電路區112b中的虛設閘極234’及來自於多閘極置換(RPG)高介電常數金屬閘極(HKMG)製程中的第二裝置閘極電極228’。在更進一步的實施例中，多閘極置換(RPG)高介電常數金屬閘極(HKMG)製程包含第一蝕刻製程，以移除設置於第一積體電路區112a中的虛設閘極234’及第一裝置閘極電極 222’。在移除設置於第一積體電路區112a中的虛設閘極234’及第一裝置閘極電極222’之後，沉積金屬材料1702於藉由移除設置於第一積體電路區112a中的虛設閘極234’及第一裝置閘極電極222’所形成之層間介電層204的開口中。因此，形成金屬虛設閘極234於第一積體電路區112a中，以及形成第一金屬裝置閘極電極222。接著，移除第三光阻遮罩1704。
如第18圖所繪示，在一些實施例中，執行全矽化(FUSI)製程1802於設置在第二積體電路區112b中的虛設閘極234’及第二裝置閘極電極228’之上，以形成在第二積體電路區112b中的虛設閘極234及第二裝置閘極電極228(也可稱為第二全矽化裝置閘極)。在一些實施例中，第二積體電路區112b中的虛設閘極234可為全矽化虛設閘極234及第二裝置閘極電極228可為第二全矽化裝置閘極電極228。在一些實施例中，在執行全矽化製程1802之前，執行第二平坦化製程(例如化學機械平坦化(CMP)製程)，以移除多餘的金屬材料1702並平坦化在第一積體電路區112a中的虛設閘極234及第一裝置閘極電極222。
再者，在一些實施例中，形成第四光阻遮罩1804於第一積體電路區112a中的層間介電層204之上，以保護在第一積體電路區112a中的虛設閘極234及來自於全矽化製程的第一裝置閘極電極222(也稱為第二全矽化裝置閘極電極)。在一些實施例中，全矽化製程可包含形成過渡金屬層(未繪示)(例如鎳(nickel))於第二積體電路區112b中的層間介電層204之上。在形成過渡金屬之後，執行退火製程，其可導致過 渡金屬層(未繪示)與設置在第二積體電路區112b中的虛設閘極234’及第二裝置閘極電極228’反應。因此，形成了全矽化虛設閘極234於第二積體電路區112b中，以及形成了第二全矽化裝置閘極電極222。在一些實施例中，執行第三平坦化製程(例如化學機械平坦化(CMP)製程)，以平坦化在第二積體電路區112b中的虛設閘極234及第二裝置閘極電極228。
如第19圖所繪示，執行第四平坦化製程1902於層間介電層204之上。在一些實施例中，第四平坦化製程1902為適合用來平坦化高電壓裝置區(例如第3圖的324)之部件的化學機械平坦化(CMP)製程。由於第四平坦化製程1902的參數，第四平坦化製程1902可能導致在第一積體電路區112a及第二積體電路區112b中發生凹陷，其可造成降低裝置的性能。然而，由於形成防止凹陷虛設閘極114於第一積體電路區112a及第二積體電路區112b中，減少了在第一積體電路區112a及第二積體電路區112b中發生的凹陷量。再者，由於在第一積體電路區112a中的虛設閘極234及第一裝置閘極電極222藉由多閘極置換(RPG)高介電常數金屬閘極(HKMG)製程來形成，以及在第二積體電路區112b中的虛設閘極234及第二裝置閘極電極228藉由全矽化製程來形成，可更進一步的控制及降低發生在第一積體電路區112a及第二積體電路區112b之上的凹陷量。因此，可增加裝置的性能並降低製程成本。
參照第20圖，提供了具有防止凹陷虛設閘極之第一積體電路區及具有防止凹陷虛設閘極之第二積體電路區的形成方法之一些實施例的流程圖2000。雖然第20圖的流程圖 2000在此處繪示及描述為一系列的步驟或項目，但值得注意的是，所繪示出之步驟或項目的順序並非解釋為限制的概念。舉例來說，一些步驟可以不同的順序發生及/或與其他此處所繪示及/或描述之分隔開的步驟或項目同時發生。再者，並非所有繪示出的動作皆需要實施此處描述的一或多個面向或實施例，並且此處所描述的一或多個步驟可在一或多個獨立的步驟及/或態樣中執行。
在步驟2002，形成深井區及隔離結構於半導體基板中。第4圖繪示出對應於步驟2002之一些實施例的剖面圖。
在步驟2004，形成裝置井區於半導體基板中。第5圖繪示出對應於步驟2004之一些實施例的剖面圖。
在步驟2006，形成內部環形井及外部環形井於半導體基板中。第6圖繪示出對應於步驟2006之一些實施例的剖面圖。
在步驟2008，形成閘極氧化物層及導電層於半導體基板之上。第7-10圖繪示出對應於步驟2008之一些實施例的一系列剖面圖。
在步驟2010，形成具有防止凹陷虛設閘極的防止凹陷虛設閘極堆疊、具有第一裝置閘極電極的第一裝置閘極堆疊、以及具有第二裝置閘極電極的第二裝置閘極堆疊。第11圖繪示出對應於步驟2010之一些實施例的剖面圖。
在步驟2012，形成複數對源極/汲極延伸部於半導體基板中。第12圖繪示出對應於步驟2012之一些實施例的剖面圖。
在步驟2014，沿著防止凹陷虛設閘極堆疊、第一裝置閘極堆疊、以及第二裝置閘極堆疊形成側壁間隔物。第13圖繪示出對應於步驟2014之一些實施例的剖面圖。
在步驟2016，形成複數對源極/汲極區於半導體基板中。第14圖繪示出對應於步驟2016之一些實施例的剖面圖。
在步驟2018，形成層間介電(ILD)層於半導體基板之上。第15圖繪示出對應於步驟2018之一些實施例的剖面圖。
在步驟2020，平坦化層間介電層以暴露防止凹陷虛設閘極堆疊、第一裝置閘極電極、以及第二裝置閘極電極。第16圖繪示出對應於步驟2020之一些實施例的剖面圖。
在步驟2022，以金屬材料取代在第一積體電路區中之防止凹陷虛設閘極，以形成金屬虛設閘極於第一積體電路區中，以及以金屬材料取代第一裝置閘極電極，以形成第一金屬裝置閘極電極。第17圖繪示出對應於步驟2022之一些實施例的剖面圖。
在步驟2024，全矽化在第二積體電路區中的防止凹陷虛設閘極，以形成全矽化虛設閘極於第二積體電路區中，以及全矽化第二裝置閘極電極，以形成第二全矽化裝置閘極電極。第18圖繪示出對應於步驟2024之一些實施例的剖面圖。
在步驟2026，平坦化層間介電層。第19圖繪示出對應於步驟2026之一些實施例的剖面圖。
在前述之觀點中，本揭露之一些實施例提供了具有設置於半導體晶圓中的內部環形隔離結構的積體電路，其中 此內部環形隔離結構界定出裝置區。設置內部環形井於半導體晶圓中，並圍繞此內部環形隔離結構。配置複數個虛設閘極於內部環形井之上，其中設置此些虛設閘極於層間介電層中。在一些實施例中，每個虛設閘極包含虛設閘極介電質，分隔此半導體基板與虛設閘極，並且其中此些虛設閘極包含圍繞此裝置區之複數個不連續部分。在一些實施例中，此積體電路更包含：複數個裝置，設置於此裝置區中，其中每個裝置包含裝置閘極介電質，分隔此半導體基板與裝置閘極電極；以及一對側壁間隔物，沿著每個裝置閘極電極及裝置閘極介電質的側壁配置。在一些實施例中，此虛設閘極介電質之高度大致相等於此裝置閘極介電質之高度，以及其中此虛設閘極之高度大致相等於此裝置閘極電極之高度。在一些實施例中，此虛設閘極與此裝置閘極電極包含相同材料，以及其中此虛設閘極介電質與此裝置閘極介電質包含相同材料。在一些實施例中，此裝置閘極電極之材料為金屬。在一些實施例中，此積體電路更包含：外部環形隔離結構，設置於此半導體基板中並圍繞此內部環形井；外部環形井，設置於此半導體基板中並圍繞此外部環形隔離結構；以及其中此些虛設閘極配置於此外部環形隔離結構之上並且設置於此層間介電層中。在一些實施例中，此內部環形隔離結構、此內部環形井、此外部環形隔離結構、以及此外部環形井以此裝置區之中心點為中心。在一些實施例中，第一集合之虛設閘極配置於此內部環形隔離結構或此外部環形隔離結構之上，以及其中第二集合之虛設閘極配置於此內部環形井之重摻雜區或此外部環形井之重摻雜區之上。
再者，本揭露之其他實施例提供了具有第一積體電路區及第二積體電路區的積體電路。第一積體電路區，包含第一內部環形隔離結構設置於半導體基板中，其中此第一內部環形隔離結構界定出第一裝置區。第一積體電路區更包含第一內部環形井，其設置於半導體基板中並圍繞第一內部環形隔離結構。另外，第一積體電路區包含第一防止凹陷虛設閘極，配置於第一內部環形井之上，其中第一防止凹陷虛設閘極設置於介電層中。第二積體電路區，包含第二內部環形隔離結構，設置於半導體基板中，其中此第二內部環形隔離結構界定出第二裝置區。第二積體電路區更包含第二內部環形井，其設置於半導體基板中並圍繞第二內部環形隔離結構。另外，第二積體電路區包含第二防止凹陷虛設閘極，其配置於第二內部環形井之上，第二防止凹陷虛設閘極設置於此介電層中。在一些實施例中，此第一防止凹陷虛設閘極包含第一虛設閘極介電質，分隔此半導體基板與第一虛設閘極，以及此第二防止凹陷虛設閘極包含第二虛設閘極介電質，分隔此半導體基板與第二虛設閘極，以及其中此第一虛設閘極之頂面具有第一面積及此第二虛設閘極之頂面具有不同於此第一面積之第二面積。在一些實施例中，此第一虛設閘極介電質具有第一高度，以及此第二虛設閘極介電質具有不同於此第一高度之第二高度。在一些實施例中，此第一虛設閘極包含第一材料，以及此第二虛設閘極包含不同於此第一材料之第二材料。在一些實施例中，此積體電路更包含：複數個第一裝置，設置於此第一裝置區中，其中每個第一裝置包含第一裝置閘極介電質，分隔此半導體基板與第一 裝置閘極電極；複數個第二裝置，設置於此第二裝置區中，其中每個第二裝置包含第二裝置閘極介電質，分隔此半導體基板與第二裝置閘極電極；以及其中此第一裝置閘極電極包含此第一材料，以及此第二裝置閘極電極包含此第二材料。在一些實施例中，此積體電路更包含：第三積體電路區，包含複數個第三裝置，其中此些第三裝置為高電壓裝置，此些第二裝置為中電壓裝置，以及此些第一裝置為低電壓裝置。在一些實施例中，此積體電路更包含：複數個第一裝置，設置於此第一裝置區中，其中每個第一裝置包含第一裝置閘極介電質，分隔此半導體基板與第一裝置閘極電極；複數個第二裝置，設置於此第二裝置區中，其中每個第二裝置包含第二裝置閘極介電質，分隔此半導體基板與第二裝置閘極電極；以及其中此第一裝置閘極電極之頂面具有大致相等於此第一面積之第三面積，以及此第二裝置閘極電極之頂面具有大致相等於此第二面積之第四面積。在一些實施例中，此第一閘極介電質具有大致相等於此第一高度之第三高度，以及此第二閘極介電質具有大致相等於此第二高度之第四高度。在一些實施例中，此積體電路更包含：第一外部環形井，設置於此半導體基板中並圍繞此第一內部環形井；第二外部環形井，設置於此半導體基板中並圍繞此第二內部環形井；以及其中此第一外部環形井與此第二外部環形井共用共同井區，此共同井區設置於此第一裝置區與此第二裝置區之間。
又再者，本揭露之其他實施例提供了一種積體電路之形成方法。此方法包含形成第一內部環形隔離結構於半導 體基板中，其中第一內部環形隔離結構界定出第一裝置區。形成第一內部環形井於半導體基板中並繞該第一內部環形隔離結構。形成第二內部環形隔離結構於半導體基板中，其與第一內部環形隔離結構橫向隔開，其中第二內部環形隔離結構界定出第二裝置區。形成第二內部環形井於半導體基板中，其中第二內部環形井圍繞第二內部環形隔離結構。形成第一虛設閘極於第一內部環形井之上。形成第一裝置閘極電極於第一裝置區之上。形成第二虛設閘極於第二內部環形井之上。形成第二裝置閘極電極於第二裝置區之上。移除第一虛設閘極及第一裝置閘極電極，並且以導電材料將其取代。以過渡金屬與第二虛設閘極及第二裝置閘極電極反應。對積體電路執行化學機械平坦化製程。在一些實施例中，此導電材料不同於此過渡金屬。
前述概述了一些實施例的部件，使得本揭露所屬技術領域中具有通常知識者可以更加理解本揭露實施例的觀點。本揭露所屬技術領域中具有通常知識者應可理解，他們可以輕易使用本揭露實施例作為基礎，設計或修改其他的製程或是結構，以達到與在此介紹的實施例相同的目的及/或優點。本揭露所屬技術領域中具有通常知識者也應理解，此類等效的結構並不悖離本揭露實施例的精神與範疇，並且在不悖離本揭露實施例的精神與範疇的情況下，在此可以做各種的改變、取代和替換。因此，本揭露之保護範圍當視後附之申請專利範圍所界定為準。
102a‧‧‧第一裝置區
102b‧‧‧第二裝置區
104a‧‧‧第一裝置
104b‧‧‧第二裝置
106a‧‧‧第一內部環形井
106b‧‧‧第二內部環形井
107a‧‧‧第一內部隔離結構
107b‧‧‧第二內部隔離結構
108a‧‧‧第一外部環形井
108b‧‧‧第二外部環形井
109a‧‧‧第一外部隔離結構
109b‧‧‧第二外部隔離結構
111a‧‧‧第一內部重摻雜區
111b‧‧‧第二內部重摻雜區
112a‧‧‧第一積體電路區
112b‧‧‧第二積體電路區
113a‧‧‧第一外部重摻雜區
113b‧‧‧第二外部重摻雜區
114‧‧‧防止凹陷虛設閘極
200‧‧‧積體電路
202‧‧‧半導體基板
204‧‧‧層間介電層
206a‧‧‧第一裝置井
206b‧‧‧第二裝置井
212a‧‧‧第一深井
212b‧‧‧第二深井區
216‧‧‧源極/汲極區
218‧‧‧源極/汲極延伸部
220‧‧‧裝置閘極介電質
222‧‧‧裝置閘極電極
224‧‧‧側壁間隔物
226‧‧‧中電壓閘極介電質
228‧‧‧中電壓閘極電極
232‧‧‧虛設閘極介電質
234‧‧‧虛設閘極
236a‧‧‧第一積體電路區隔離結構
236b‧‧‧第二積體電路區隔離結構
h1‧‧‧第一虛設閘極介電質高度
h2‧‧‧第一裝置閘極介電質高度
h3‧‧‧第二虛設閘極介電質高度
h4‧‧‧第二裝置介電質高度

Claims (10)

  1. 一種積體電路，包括：一內部環形隔離結構，設置於一半導體基板中，其中該內部環形隔離結構界定出一裝置區；一內部環形井，設置於該半導體基板中並圍繞該內部環形隔離結構；一外部環形隔離結構，設置於該半導體基板中並圍繞該內部環形井；一外部環形井，設置於該半導體基板中並圍繞該外部環形隔離結構；以及複數個虛設閘極，配置於該內部環形井與該外部環形隔離結構之上，其中該些虛設閘極設置於一層間介電層中。
  2. 如申請專利範圍第1項所述之積體電路，其中每個虛設閘極包括一虛設閘極介電質，分隔該半導體基板與一虛設閘極，並且其中該些虛設閘極包括圍繞該裝置區之複數個不連續部分。
  3. 如申請專利範圍第2項所述之積體電路，更包括：複數個裝置，設置於該裝置區中，其中每個裝置包括一裝置閘極介電質，分隔該半導體基板與一裝置閘極電極；以及一對側壁間隔物，沿著每個裝置閘極電極及裝置閘極介電質的側壁配置。
  4. 如申請專利範圍第1項所述之積體電路，其中該內部環形隔離結構、該內部環形井、該外部環形隔離結構、以及該外 部環形井以該裝置區之一中心點為中心；其中一第一集合之虛設閘極配置於該內部環形隔離結構或該外部環形隔離結構之上，以及其中一第二集合之虛設閘極配置於該內部環形井之一重摻雜區或該外部環形井之一重摻雜區之上。
  5. 一種積體電路，包括：一第一積體電路區，包括：一第一內部環形隔離結構，設置於一半導體基板中，其中該第一內部環形隔離結構界定出一第一裝置區；一第一內部環形井，設置於該半導體基板中並圍繞該第一內部環形隔離結構；一第一防止凹陷虛設閘極，配置於該第一內部環形井之上，其中該第一防止凹陷虛設閘極設置於一介電層中；以及一第二積體電路區，包括：一第二內部環形隔離結構，設置於一半導體基板中，其中該第二內部環形隔離結構界定出一第二裝置區；一第二內部環形井，設置於該半導體基板中並圍繞該第二內部環形隔離結構；以及一第二防止凹陷虛設閘極，配置於該第二內部環形井之上，其中該第二防止凹陷虛設閘極設置於該介電層中。
  6. 如申請專利範圍第5項所述之積體電路，其中該第一防止凹陷虛設閘極包括一第一虛設閘極介電質，分隔該半導體基板與一第一虛設閘極，以及該第二防止凹陷虛設閘極包括 一第二虛設閘極介電質，分隔該半導體基板與一第二虛設閘極，以及其中該第一虛設閘極之一頂面具有一第一面積及該第二虛設閘極之一頂面具有不同於該第一面積之一第二面積；其中該第一虛設閘極介電質具有一第一高度，以及該第二虛設閘極介電質具有不同於該第一高度之一第二高度；其中該第一虛設閘極包括一第一材料，以及該第二虛設閘極包括不同於該第一材料之一第二材料。
  7. 如申請專利範圍第6項所述之積體電路，更包括：複數個第一裝置，設置於該第一裝置區中，其中每個第一裝置包括一第一裝置閘極介電質，分隔該半導體基板與一第一裝置閘極電極；以及複數個第二裝置，設置於該第二裝置區中，其中每個第二裝置包括一第二裝置閘極介電質，分隔該半導體基板與一第二裝置閘極電極；其中該第一裝置閘極電極包括該第一材料，以及該第二裝置閘極電極包括該第二材料。
  8. 如申請專利範圍第7項所述之積體電路，更包括：一第三積體電路區，包括複數個第三裝置，其中該些第三裝置為高電壓裝置，該些第二裝置為中電壓裝置，以及該些第一裝置為低電壓裝置。
  9. 如申請專利範圍第6項所述之積體電路，更包括：複數個第一裝置，設置於該第一裝置區中，其中每個第一裝置包括一第一裝置閘極介電質，分隔該半導體基板與一 第一裝置閘極電極；以及複數個第二裝置，設置於該第二裝置區中，其中每個第二裝置包括一第二裝置閘極介電質，分隔該半導體基板與一第二裝置閘極電極；其中該第一裝置閘極電極之一頂面具有大致相等於該第一面積之一第三面積，以及該第二裝置閘極電極之一頂面具有大致相等於該第二面積之一第四面積；其中該第一裝置閘極介電質具有大致相等於該第一高度之一第三高度，以及該第二裝置閘極介電質具有大致相等於該第二高度之一第四高度。
  10. 一種積體電路之形成方法，包括：形成一第一內部環形隔離結構於一半導體基板中，其中該第一內部環形隔離結構界定出一第一裝置區；形成一第一內部環形井於該半導體基板中，其中該第一內部環形井圍繞該第一內部環形隔離結構；形成一第二內部環形隔離結構於該半導體基板中，其與該第一內部環形隔離結構橫向隔開，其中該第二內部環形隔離結構界定出一第二裝置區；形成一第二內部環形井於該半導體基板中，其中該第二內部環形井圍繞該第二內部環形隔離結構；形成一第一虛設閘極於該第一內部環形井之上，形成一第一裝置閘極電極於該第一裝置區之上，形成一第二虛設閘極於該第二內部環形井之上，以及形成一第二裝置閘極電極於該第二裝置區之上； 移除該第一虛設閘極及該第一裝置閘極電極，並且以一導電材料將其取代；以一過渡金屬與該第二虛設閘極及該第二裝置閘極電極反應；以及對該積體電路執行一化學機械平坦化製程。
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