CN114664918A - 集成芯片及其形成方法 - Google Patents

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吴云骥
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Abstract

在一些实施例中，本公开涉及一种集成芯片，包含布置在衬底上方和/或衬底内的源极区和漏极区。此外，浅沟槽隔离(STI)结构布置在衬底内和源极区与漏极区之间。栅极电极布置在衬底上方、STI结构上方以及源极区与漏极区之间。栅极电极的部分延伸到STI结构中，使得栅极电极的部分的最底部表面布置在STI结构的最顶部表面与STI结构的最底部表面之间。

Description

集成芯片及其形成方法
技术领域
本发明的实施例涉及集成芯片及其形成方法。
背景技术
随着技术快速发展，工程师致力于使器件更小而又更复杂，以改进和开发更高效、更可靠且具有更多功能的电子器件。实现这些目标的一种方式是通过改进晶体管的设计，这是因为电子器件包括一起执行器件功能的大量晶体管。整体电子器件性能可受益于例如更小、消耗更少功率且具有更快切换速度的晶体管。
发明内容
本发明实施例提供一种集成芯片，包括：源极区，布置在衬底上方和/或衬底内；漏极区，布置在衬底上方和/或衬底内；浅沟槽隔离(STI)结构，布置在衬底内和源极区与漏极区之间；以及栅极电极，布置在衬底上方、STI结构上方以及源极区与漏极区之间，其中栅极电极的部分延伸到STI结构中，使得栅极电极的部分的最底部表面布置在STI结构的最顶部表面与STI结构的最底部表面之间。
本发明实施例提供一种集成芯片，包括：源极区，布置在衬底上方和/或衬底内；漏极区，布置在衬底上方和/或衬底内；浅沟槽隔离(STI)结构，布置在衬底内和源极区与漏极区之间；以及栅极电极，布置在衬底上方、STI结构上方以及源极区与漏极区之间，其中栅极电极包括：碗状部分，延伸到STI结构中，其中碗状部分的最底部表面通过STI结构的部分与STI结构的最底部表面间隔开，且其中碗状部分包括：上部区，布置在下部区上方且连续地连接到下部区，其中栅极电极的碗状部分的上部区具有比栅极电极的碗状部分的下部区的平均宽度更大的平均宽度。
本发明实施例提供一种形成集成芯片的方法，包括：在衬底上或衬底内形成与漏极区分离的源极区；在衬底内和源极区与漏极区之间形成浅沟槽隔离(STI)结构；在STI结构上方形成包括具有第一宽度的第一开口的第一掩模结构；根据第一掩模结构的第一开口去除STI结构的第一部分；在STI结构上方形成包括具有大于第一宽度的第二宽度的第二开口的第二掩模结构；根据第二掩模结构的第二开口去除STI结构的第二部分，以基于第一开口和第二开口在STI结构中形成沟槽；以及在衬底上方、STI结构的沟槽内以及源极区与漏极区之间形成栅极电极。
附图说明
结合附图阅读以下详细描述会最好地理解本公开的各方面。应注意，根据业界中的标准惯例，各种特征未按比例绘制。实际上，为了论述清楚起见，可任意地增大或减小各种特征的尺寸。
图1示出包括布置在衬底和浅沟槽隔离(shallow trench isolation，STI)结构上方的栅极电极的横向扩散金属氧化物半导体(laterally-diffused metal-oxidesemiconductor，LDMOS)晶体管的一些实施例的横截面视图，其中栅极电极的部分延伸到STI结构中。
图2和图3示出包括延伸到LDMOS晶体管中的STI结构中的部分的栅极电极的各种轮廓的一些实施例的横截面视图。
图4A和图4B示出包括延伸到STI结构中的栅极电极的LDMOS晶体管的一些其它实施例的横截面视图。
图5到图15示出形成LDMOS晶体管的方法的一些实施例的横截面视图，所述LDMOS晶体管包括布置在源极区与漏极区之间的STI结构且包括布置在STI结构上方且延伸到STI结构中的栅极电极。
图16示出与图5到图15的方法对应的方法的一些实施例的流程图。
附图标号说明
100、200、300、400A、400B、500、600、700、800、900、1000、1100、1200、1300、1400、1500：横截面视图；
101：衬底；
102：基础衬底层；
104：掺杂埋层；
106：块状衬底层；
108：低掺杂漂移区；
110：漏极区；
112：源极区；
124：隔离结构；
128：浅沟槽隔离结构；
130：栅极电极；
130H：水平部分；
132：栅极介电层；
134：栅极侧壁间隔件；
136：碗状部分；
136U：上部区；
136L：下部区；
140：累积区域；
142：部分；
402：第一轻掺杂层；
404：深阱层；
406：第二轻掺杂层；
408：额外源极区；
410：额外源极集中掺杂区；
412：额外隔离结构；
420：BCD阱区；
422：BCD漏极区；
424：BCD集中掺杂区；
426：内连线介电层；
428：内连线接触通孔；
430：第一主源极集中掺杂区；
432：第二主源极集中掺杂区；
434：对接源极接点；
436：主漏极集中掺杂区；
602：介电层；
702：图案化介电层；
802：第一掩模结构；
804：第一开口；
902：第一去除工艺；
904：第一沟槽；
1002：第二掩模结构；
1004：第二开口；
1102：第二去除工艺；
1104：第二沟槽；
1202：栅极材料；
1302：第三掩模结构；
1600：方法；
1602、1604、1606、1608、1610、1612、1614：动作；A：方框；
d1：第一距离；
d2：第二距离；
d3：第三距离；
d4：第四距离；
h1：第一高度；
h2：第二高度；
h3：第三高度；
VD：漏极电压端；
VG：栅极电压端；
VS：源极电压端；
w1：第一宽度；
w2：第二宽度；
w3：最大宽度维度；
w4：最小宽度维度；
w5：第五宽度。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的多个不同实施例或实例。下文描述组件和布置的特定实例以简化本公开。当然，这些组件和布置仅为实例且并不意图为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可在第一特征与第二特征之间形成以使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复附图标记和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
此外，为了易于描述，可在本文中使用例如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语来描述如图中所示出的一个元件或特征与另一(些)元件或特征的关系。除图式中所描绘的定向以外，空间相对性术语意图涵盖器件在使用或操作中的不同定向。装置可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相对性描述词可同样相应地进行解释。
横向扩散金属氧化物半导体(LDMOS)晶体管为通常用于例如放大器、功率管理集成电路(power management integrated circuit，PMIC)等高电压应用中的高电压器件。LDMOS晶体管具有高击穿电压，这增加高电压器件的可靠性。为了增加晶体管的切换速度，可减少沟道区内的电阻量，称为“漏极-源极导通电阻”或RDS(on)。存在影响RDS(on)值的许多因素，例如沟道区面积、源极和漏极中的扩散电阻、衬底的电阻以及晶体管的温度。调整这些因素来改进晶体管电流可能产生其它功能性挑战和设计挑战。
在一些情况下，LDMOS晶体管包括布置在衬底上方的栅极电极，其中栅极电极布置在源极区与漏极区之间。在一些实施例中，源极区和漏极区布置在衬底内和/或布置在衬底上方。在一些实施例中，由于漏极区暴露于此类高电压，因此浅沟槽隔离(STI)结构布置在衬底内的栅极电极下方。在一些实施例中，STI结构布置为相较源极区更靠近漏极区。在一些情况下，STI结构允许在不增加LDMOS晶体管的横向尺寸的情况下更均匀地分布移动电荷载流子(例如，电流)。在一些实施例中，STI结构还改进LDMOS晶体管的击穿电压。然而，由于STI结构增加源极区与漏极区之间的沟道区路径，因此RDS(on)更高，这是因为在源极区与漏极区之间形成沟道区花费时间更长。
本公开的各种实施例涉及一种包括具有碗状部分的栅极电极的LDMOS晶体管，所述碗状部分延伸到STI结构中以增大在STI结构下方的移动电荷载流子(例如，电流)的累积区域从而减小RDS(on)。在一些实施例中，延伸到STI结构中的栅极电极的碗状部分称作“碗状”，意味着从横截面视图看，栅极电极的碗状部分具有比下部区更宽的上部区。栅极电极的碗状部分有利地不改变LDMOS晶体管的尺寸。
在一些实施例中，栅极电极的碗状部分通过STI结构的部分与STI结构的最底部表面间隔开。在一些实施例中，栅极电极的碗状部分增加在STI结构的最底部表面和栅极电极的碗状部分下方的沟道区中的移动电荷载流子的累积。由于在STI结构的最底部表面和栅极电极的碗状部分的最底部表面下方的沟道区中的移动电荷载流子的较高累积，栅极电极可在接通和断开LDMOS晶体管方面更有效。此外，栅极电极的碗状部分的较窄下部区改进移动电荷载流子的累积区域的可控性以接通和断开LDMOS晶体管。因此，栅极电极的碗状部分减小LDMOS晶体管的RDS(on)，由此增加LDMOS晶体管的切换速度和可靠性。
图1示出包括具有延伸到STI结构中的部分的栅极电极的LDMOS晶体管的一些实施例的横截面视图100。
图1的横截面视图100包含布置在衬底101内的源极区112和漏极区110。在一些实施例中，衬底101包括半导体材料(例如，硅、锗等)的各种掺杂区和/或层。举例来说，在一些实施例中，衬底101可包括具有第一掺杂类型(例如，p型或n型)的基础衬底层102。在一些实施例中，掺杂埋层104布置在具有不同于第一掺杂类型的第二掺杂类型(例如，n型或p型)的基础衬底层102上方。在一些实施例中，块状衬底层106可布置在掺杂埋层104上方且具有第一掺杂类型(例如，p型或n型)或可具有第二掺杂类型(例如，n型或p型)。在一些实施例中，块状衬底层106的部分包括低掺杂漂移区108。在一些实施例中，低掺杂漂移区108具有第一掺杂类型(例如，p型或n型)或可具有第二掺杂类型(例如，n型或p型)。在一些实施例中，在块状衬底层106和低掺杂漂移区108包括相同掺杂类型的情况下，低掺杂漂移区108的掺杂浓度可小于块状衬底层106的掺杂浓度。
在一些实施例中，源极区112和漏极区110可具有相同掺杂类型。在一些其它实施例中，源极区112具有第一掺杂类型(例如，p型或n型)，而漏极区110具有第二掺杂类型(例如，n型或p型)。在一些实施例中，漏极区110和源极区112的掺杂浓度不同于低掺杂漂移区108和块状衬底层106的掺杂浓度。在一些其它实施例中，漏极区110和源极区112还可布置在衬底101上方。在一些实施例中，源极区112耦合到源极电压端VS，且漏极区110耦合到漏极电压端VD，其中控制电路配置成将电压施加到源极电压端VS和漏极电压端VD以“接通”或“断开”LDMOS晶体管。
在一些实施例中，栅极电极130布置在衬底101上方和源极区112与漏极区110之间。栅极电极130耦合到栅极电压端VG且由栅极电压端VG控制。在一些实施例中，栅极电极130还布置在浅沟槽隔离(STI)结构128上方。在一些实施例中，STI结构128从衬底101的前侧朝向衬底101的背侧延伸。在一些实施例中，STI结构128延伸到低掺杂漂移区108中，且布置在源极区112与漏极区110之间。在一些实施例中，STI结构128通过低掺杂漂移区108的部分与低掺杂漂移区108的最底部表面间隔开。在一些实施例中，STI结构128布置为相较源极区112更靠近漏极区110。在一些实施例中，STI结构128直接接触漏极区110。在一些其它实施例中，STI结构128可布置为相较漏极区110更靠近源极区112。在又其它实施例中，STI结构128可与源极区112和漏极区110等间隔。
在一些实施例中，STI结构128通过衬底101的部分142与源极区112间隔开。在一些实施例中，栅极电极130布置在衬底101的部分142的正上方，但通过栅极介电层132与衬底101的部分142间隔开。在一些实施例中，直接上覆于STI结构128的栅极电极130的其它部分还直接接触STI结构128。在一些实施例中，栅极侧壁间隔件134布置在栅极电极130的最外侧壁上。在一些实施例中，栅极电极130的部分直接上覆于源极区112但通过栅极介电层132与源极区112间隔开。此外，在一些实施例中，隔离结构124延伸到衬底101中以将源极区112、漏极区110以及栅极电极130与布置在衬底101上或衬底101内的其它器件电隔离。
在一些实施例中，LDMOS晶体管包括源极区112与漏极区110之间的STI结构128以允许当“接通”LDMOS晶体管时，在移动电荷载流子流过源极区112与漏极区110之间的低掺杂漂移区108时更均匀地分布移动电荷载流子(例如，电流)。因此，STI结构128在不增加LDMOS晶体管的横向尺寸的情况下改进LDMOS晶体管的击穿电压，由此改进LDMOS晶体管的长久性和可靠性。
为了进一步改进LDMOS晶体管的可靠性，在一些实施例中，栅极电极130包括在衬底101的最顶部表面下方延伸且进入STI结构128的碗状部分136。碗状部分136减小低掺杂漂移区108与直接上覆于STI结构128的栅极电极130的部分之间的距离。因此，在LDMOS晶体管的操作期间，形成于栅极电极130的碗状部分136正下方的移动电荷载流子的累积区域140改进栅极电极130“接通”和“断开”LDMOS晶体管的能力。因此，在一些实施例中，栅极电极130的碗状部分136减小LDMOS晶体管的“漏极-源极导通电阻”或RDS(on)，以在不增加LDMOS晶体管的横向尺寸的情况下改进LDMOS晶体管的可控性、切换速度以及可靠性。
图2示出图1的栅极电极130的一些实施例的放大的横截面视图200。
在一些实施例中，图2的放大的横截面视图200对应于图1的横截面视图100的方框A。在一些实施例中，碗状部分136称作“碗状”，这是因为从横截面视图200看，碗状部分136包括比布置在上部区136U下方的下部区136L更宽的上部区136U。因此，在一些实施例中，栅极电极130包括布置在衬底101上方的水平部分130H，以及从水平部分130H向下延伸且进入STI结构128的碗状部分136。在一些此类实施例中，碗状部分136的上部区136U直接地布置在碗状部分136的下部区136L与栅极电极130的水平部分130H之间。
在一些实施例中，栅极电极130的碗状部分136的所有外表面由STI结构128环绕。在一些实施例中，栅极电极130的碗状部分136的最底部表面(也是栅极电极130的最底部表面)布置在STI结构128的最顶部表面与最底部表面之间。此外，在一些实施例中，碗状部分136的最底部表面通过STI结构128的部分与STI结构128的最底部表面间隔开。因此，在一些实施例中，STI结构128的部分将栅极电极130的碗状部分136与低掺杂漂移区108分离。
在一些实施例中，栅极电极130包括导电材料或半导体材料。举例来说，在一些实施例中，栅极电极130包括铝、铜、钨、钛、钽或一些其它合适的导电材料。举例来说，在一些其它实施例中，栅极电极130包括多晶硅、锗或一些其它合适的半导体材料。在一些实施例中，STI结构128、栅极介电层132以及栅极侧壁间隔件134各自包括配置成提供电隔离的相同或不同的介电材料。举例来说，在一些实施例中，STI结构128、栅极介电层132以及栅极侧壁间隔件134可各自包括例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(borosilicate glass，BSG)、磷硅酸盐玻璃(phosphoric silicate glass，PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass，BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH)和/或类似物。
在一些实施例中，碗状部分136的上部区136U具有在碗状部分136的上部区136U的外侧壁之间的水平方向上测量的第一宽度w1。在一些实施例中，第一宽度w1随着在碗状部分136的上部区136U的整个高度上测量宽度而减小。在一些实施例中，第一宽度w1的平均值在例如大约5纳米与大约50纳米之间的范围内。在一些实施例中，碗状部分136的下部区136L具有在碗状部分136的下部区136L的外侧壁之间的水平方向上测量的第二宽度w2。在一些实施例中，第二宽度w2随着在碗状部分136的下部区136L的整个高度上测量宽度而减小。在一些实施例中，第二宽度w2的平均值在例如大约5纳米与大约30纳米之间的范围内。此外，在一些实施例中，从横截面视图200看，碗状部分136的下部区136L具有半圆形轮廓。在一些实施例中，碗状部分136的上部区136U具有大体上弯曲的外侧壁。
第一宽度w1的平均值大于第二宽度w2的平均值。由于栅极电极130的碗状部分136的下部区136L比上部区136U更窄，因此布置在碗状部分136下方的移动电荷载流子的累积区域(即图1的累积区域140)的可控性具有更高浓度的移动电荷载流子以通过减小LDMOS晶体管的RDS(on)来更好地控制切换“接通”和“断开”LDMOS晶体管。
在一些实施例中，栅极电极130的碗状部分136的上部区136U具有在从STI结构128的最顶部表面到碗状部分136的上部区136U与下部区136L之间的界面的竖直方向上测量的第一高度h1。在一些实施例中，第一高度h1在例如大约50埃与大约500埃之间的范围内。在一些实施例中，栅极电极130的碗状部分136的下部区136L具有在从下部区136L的最底部表面到碗状部分136的上部区136U与下部区136L之间的界面的竖直方向上测量的第二高度h2。在一些实施例中，第二高度h2在例如大约50埃与大约600埃之间的范围内。
在一些实施例中，STI结构128具有在STI结构128的最顶部表面与最底部表面之间的竖直方向上测量的第三高度h3。在一些此类实施例中，第三高度h3在大约100埃与大约3000埃之间的范围内。在一些实施例中，第一高度h1和第二高度h2的总和小于第三高度h3，使得碗状部分136不完全地延伸穿过STI结构128。在一些实施例中，STI结构128具有在例如大约100纳米与大约400纳米之间的范围内的最大宽度维度w3。在一些实施例中，STI结构128具有在例如大约15纳米与大约100纳米之间的范围内的最小宽度维度w4。在一些实施例中，栅极电极130的水平部分130H具有在例如大约0.5微米与5微米之间的范围内的第五宽度w5。
图3示出图1的栅极电极130的一些其它实施例的放大的横截面视图300。
在一些其它实施例中，从横截面视图300看，碗状部分136的下部区136L具有大体上梯形的轮廓。在一些其它实施例中，从横截面视图300看，碗状部分136的上部区136U和下部区136L的外侧壁大体上为倾斜的。在一些情况下，图3和图2的碗状部分136的轮廓之间的差异取决于用于在STI结构128中形成凹穴以用于形成栅极电极130的刻蚀工艺。
图4A示出LDMOS晶体管的一些其它实施例的横截面视图400A，所述LDMOS晶体管包括延伸到STI结构中的栅极电极且耦合到栅极电极的内连线结构。
在一些实施例中，LDMOS晶体管为功率管理集成电路(PMIC)、双极CMOS DMOS(bipolar CMOS DMOS，BCD)器件和/或一些其它高电压器件的部件。在一些此类实施例中，衬底101可例如包括比图1中所示出的更多的半导体材料(例如，硅、锗等)的掺杂区和/或层。
因此，在一些实施例中，衬底101更包括直接地布置在低掺杂漂移区108与掺杂埋层104之间的深阱层404。在一些实施例中，深阱层404具有与掺杂埋层104不同的掺杂类型。在一些实施例中，第一轻掺杂层402布置在源极区112下方。在一些此类实施例中，第一轻掺杂层402可具有第一较低掺杂浓度，但具有与源极区112相同的掺杂类型。
在一些实施例中，高度集中的掺杂区布置在源极区和漏极区(例如，源极区112、漏极区110)内。举例来说，在一些实施例中，主漏极集中掺杂区(main drain concentrateddoped region)436布置在漏极区110的顶部部分内。在一些此类实施例中，主漏极集中掺杂区436具有与漏极区110相同的掺杂类型但具有比漏极区110更高的掺杂浓度。在一些实施例中，第一主源极集中掺杂区430布置在源极区112的顶部部分内，且第二主源极集中掺杂区432布置在源极区112的顶部部分内且横向位于第一主源极集中掺杂区430旁边。在一些实施例中，第一主源极集中掺杂区430具有与源极区112相同的掺杂类型但具有比源极区112更高的掺杂浓度。在一些实施例中，第二主源极集中掺杂区432具有与源极区112不同的掺杂类型。在一些实施例中，对接源极接点(butted-source contact)434布置在第一主源极集中掺杂区430和第二主源极集中掺杂区432上方且电耦合到第一主源极集中掺杂区430和第二主源极集掺杂区中432。
在一些实施例中，BCD阱区420布置在源极区112旁边，且BCD漏极区422布置在BCD阱区420内。在一些实施例中，BCD漏极区422具有与BCD阱区420相同的掺杂类型但具有与BCD阱区420不同的掺杂浓度。在一些其它实施例中，BCD漏极区422可具有与BCD阱区420不同的掺杂类型。在一些实施例中，BCD集中掺杂区424布置在BCD漏极区422的顶部部分内且具有比BCD漏极区422更高的相同掺杂类型的浓度。
在一些实施例中，第二轻掺杂层406布置在掺杂埋层104上方且位于深阱层404和低掺杂漂移区108的旁边。在一些实施例中，额外源极区408布置在第二轻掺杂层406内。在一些实施例中，额外源极区408具有与第二轻掺杂层406相同的掺杂类型但具有与第二轻掺杂层406不同的掺杂浓度。在一些实施例中，额外源极集中掺杂区410布置在额外源极区408的顶部部分内。在一些实施例中，额外源极集中掺杂区410具有与额外源极区408相同的掺杂类型但具有比额外源极区408更高的掺杂浓度。在一些实施例中，额外隔离结构412将BCD漏极区422的部分与额外源极区408的部分电隔离。
在一些实施例中，无论图4A的衬底101的掺杂区和/或层和器件的整体设计如何，栅极电极130都布置在衬底101上方、布置在源极区112与漏极区110之间，且包括在衬底101的最顶部表面下方延伸到布置在源极区112与漏极区110之间的STI结构128中的碗状部分136。此外，在一些实施例中，内连线介电层426布置在衬底101和栅极电极130上方。在一些实施例中，多个内连线接触通孔428布置在内连线介电层426内以电接触多个源极区(例如，源极区112、额外源极区408)中的每一个、多个漏极区(例如，漏极区110、BCD漏极区422)中的每一个以及栅极电极130。在一些实施例中，多个内连线接触通孔428耦合到其它电路和/或器件，使得可经由多个内连线接触通孔428将各种信号(例如，电流、电压)施加到LDMOS晶体管以“接通”和“断开”LDMOS晶体管。
图4B示出图4A的LDMOS晶体管的一些替代实施例的横截面视图400B。
在一些其它实施例中，栅极电极130的STI结构128和碗状部分136布置为相较漏极区110更靠近源极区112。
图5到图15示出形成包括栅极电极的LDMOS晶体管的方法的一些实施例的横截面视图500到横截面视图1500，所述栅极电极具有延伸到布置在源极区与漏极区之间的STI结构中以改进LDMOS晶体管的可控性和可靠性的部分。尽管相对于方法描述图5到图15，但应了解，图5到图15中所公开的结构不限于这种方法，而是可单独作为独立于方法的结构。
如图5的横截面视图500中所示，提供衬底101。在一些实施例中，衬底101可包括任何类型的半导体主体(例如，硅/CMOS块体、SiGe、绝缘体上硅衬底等)，例如半导体晶片或晶片上的一个或多个管芯，以及形成于其上和/或与其相关联的任何其它类型的半导体和/或外延层。举例来说，在一些实施例中，衬底101包括基础衬底层102和布置在基础衬底层102上方的掺杂埋层104。在一些实施例中，深阱层404布置在掺杂埋层104上方且布置在第一轻掺杂层402与第二轻掺杂层406之间。在一些实施例中，低掺杂漂移区108布置在第一轻掺杂层402上方。
在一些实施例中，源极区112布置在低掺杂漂移区108旁边、第一轻掺杂层402上方以及BCD阱区420旁边。在一些实施例中，源极区112通过低掺杂漂移区108与漏极区110间隔开。在一些实施例中，漏极区110布置在低掺杂漂移区108内且横向地位于第二轻掺杂层406旁边。在一些实施例中，额外源极区408布置在第二轻掺杂层406内，且BCD漏极区422布置在BCD阱区420内。
上述所标识的衬底101的掺杂区和/或层中的每一个可经由各种形式的掩蔽(例如，光刻工艺)、掺杂(例如，离子注入工艺)、沉积和/或外延生长工艺来形成。举例来说，在一些实施例中，衬底101可包括通过外延生长和掺杂工艺形成的多个层。在一些其它实施例中，衬底101可以是选择性地掺杂以产生图5中的结构的一个单层。此外，应了解，不同于图5中所示的衬底101的其它配置/设计也在本公开的范围内。
如图6的横截面视图600中所示，在一些实施例中，在衬底101上方形成介电层602。在一些实施例中，介电层602通过热氧化工艺、湿式氧化工艺或一些其它沉积工艺(例如，物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapordeposition，CVD)、原子层沉积(atomic layer deposition，ALD)等)形成。在一些实施例中，介电层602包括二氧化硅。在一些其它实施例中，介电层602包括一些其它介电材料，例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH)等等。
如图7的横截面视图700中所示，在一些实施例中，在衬底101内形成浅沟槽隔离(STI)结构128、隔离结构124以及额外隔离结构412形成。在一些实施例中，STI结构128、隔离结构124以及额外隔离结构412中的每一个经由各种步骤同时形成，所述各种步骤包括图案化工艺(例如，光刻/刻蚀)、去除工艺(例如，湿式刻蚀、干式刻蚀、化学机械平坦化(chemical mechanical planarization，CMP))以及沉积工艺(例如，PVD、CVD、ALD等)。
举例来说，在一些实施例中，可在介电层(图6的介电层602)上方形成包括经由图案化工艺(例如，光刻/刻蚀)形成的多个开口的掩模结构。在一些实施例中，可执行去除工艺(例如，湿式刻蚀、干式刻蚀)以根据掩模结构的多个开口去除介电层(图6的介电层602)和衬底101的部分。接着，在一些实施例中，可在衬底101内的多个凹穴中的每一个中形成隔离材料，以形成STI结构128、隔离结构124以及额外隔离结构412。因此，在一些实施例中，STI结构128、隔离结构124以及额外隔离结构412布置在图案化介电层702中的多个开口下方。
在一些实施例中，STI结构128、隔离结构124以及额外隔离结构412可各自包括二氧化硅。在一些其它实施例中，STI结构128、隔离结构124以及额外隔离结构412可包括一些其它隔离材料，例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH)等等。
此外，在一些实施例中，在低掺杂漂移区108内和源极区112与漏极区110之间形成STI结构128。在一些实施例中，STI结构128布置在源极区112与漏极区110之间以增加低掺杂漂移区108内的源极区112与漏极区110之间的沟道区路径的长度，由此改进整体器件的击穿电压。在一些实施例中，STI结构128布置为相较源极区112更靠近漏极区110。在一些其它实施例中，STI结构128布置为相较漏极区110更靠近源极区112(参见例如图4B)。在一些实施例中，STI结构128延伸到衬底101中以具有第三高度h3。在一些此类实施例中，第三高度h3在大约100埃与大约3000埃之间的范围内。在一些实施例中，STI结构128具有在例如大约100纳米与大约400纳米之间的范围内的最大宽度维度w3。在一些实施例中，STI结构128具有在例如大约15纳米与大约100纳米之间的范围内的最小宽度维度w4。
在一些实施例中，隔离结构124连续地环绕源极区112和漏极区110，以将源极区112和漏极区110与布置在衬底101上或衬底101内的其它器件隔离。此外，在一些实施例中，额外隔离结构412可布置在额外源极区408与BCD漏极区422之间。
应了解，在一些其它实施例中，可首先在衬底101内形成STI结构128、隔离结构124以及额外隔离结构412，且接着可如图5中所示出选择性地掺杂衬底101。此外，在一些其它实施例中，可在STI结构128、隔离结构124以及额外隔离结构412之后形成图案化介电层702。
如图8的横截面视图800中所示，在一些实施例中，在衬底101上方形成第一掩模结构802。在一些实施例中，第一掩模结构802可经由沉积(例如，PVD、CVD、旋涂等)、光刻以及去除(例如，刻蚀)工艺形成。在一些实施例中，第一掩模结构802包括光刻胶材料或硬掩模材料。在一些实施例中，在光刻和去除(例如，刻蚀)工艺之后，第一掩模结构802包括第一开口804。在一些实施例中，第一开口804具有等于第一距离d1的宽度。在一些实施例中，第一开口804布置在STI结构128正上方，以暴露出STI结构128的上部表面。因此，在一些实施例中，第一开口804的第一距离d1小于STI结构128的最大宽度维度(图7的最大宽度维度w3)。在一些实施例中，第一距离d1可在例如大约5纳米与大约25纳米之间的范围内。
如图9的横截面视图900中所示，在一些实施例中，执行第一去除工艺902以根据第一掩模结构802的第一开口804去除STI结构128的部分，从而在STI结构128中形成第一沟槽904。在一些实施例中，第一去除工艺902包括干式刻蚀工艺。在一些实施例中，形成于STI结构128内的第一沟槽904具有等于第二距离d2的深度。在一些实施例中，第一去除工艺902包括干式刻蚀工艺以使得大体上在竖直方向上去除STI结构128。在一些实施例中，第二距离d2可通过控制第一去除工艺902的时间来控制，使得不需要刻蚀终止层。在一些实施例中，第二距离d2小于STI结构128的第三高度(图7的第三高度h3)，使得第一沟槽904具有由STI结构128的表面界定的下部表面。在一些其它实施例中，第二距离d2在例如大约50埃与大约500埃之间的范围内。
如图10的横截面视图1000中所示，从衬底101去除第一掩模结构(图9的第一掩模结构802)，且在衬底101上方形成包括第二开口1004的第二掩模结构1002。在一些实施例中，第二掩模结构1002还借助于沉积(例如，PVD、CVD、旋涂等)、光刻以及去除(例如，刻蚀)工艺形成。在一些实施例中，第二掩模结构1002是与第一掩模结构(图9的第一掩模结构802)完全不同的层。在一些其它实施例中，第二掩模结构1002可替代地为与第一掩模结构(图9的第一掩模结构802)相同的层，其中第一开口(图9的第一开口804)经由图案化工艺(例如，光刻/刻蚀)在宽度上增加以形成图10的第二开口1004。在一些此类其它实施例中，省略第一掩模结构(图9的第一掩模结构802)的去除。
第二掩模结构1002的第二开口1004布置在STI结构128的第一沟槽904的正上方，且还暴露出STI结构128的上部表面。在一些实施例中，第二开口1004具有等于第二距离d2的宽度。在一些实施例中，第二开口1004的第二距离d2小于STI结构128的最大宽度维度(图7的最大宽度维度w3)。此外，第二开口1004的第二距离d2大于第一掩模结构(图8的第一掩模结构802)的第一开口(图8的第一开口804)的第一距离(图8的第一距离d1)。在一些实施例中，第三距离d3可在例如大约5纳米与大约50纳米之间的范围内。
如图11的横截面视图1100中所示，在一些实施例中，执行第二去除工艺1102以根据第二掩模结构1002的第二开口1004进一步去除STI结构128的部分从而增加第一沟槽(图10的第一沟槽904)的深度和宽度，由此在STI结构128中形成第二沟槽1104。在一些实施例中，第二去除工艺1102包括与第一去除工艺(图9的第一去除工艺902)不同类型的刻蚀工艺。举例来说，在一些实施例中，第二去除工艺1102包括湿式刻蚀工艺，使得第二去除工艺1102在竖直方向和水平方向上去除STI结构128的部分。在一些其它实施例中，第二去除工艺1102可包括各向同性干式刻蚀工艺以在竖直方向和水平方向上去除STI结构128的部分。
在一些实施例中，第二沟槽1104具有从STI结构128的顶部表面测量的深度，所述深度等于第四距离d4。在一些实施例中，第四距离d4在例如大约100埃与大约1100埃之间的范围内。控制第二去除工艺1102使得在第二去除工艺1102之后，第四距离d4小于STI结构128的深度(例如，图7的第三高度h3)。因此，在第二去除工艺1102之后，STI结构128包括第二沟槽1104，其中第二沟槽1104的最底部表面和外侧壁由STI结构128的表面界定。
在一些实施例中，在第二去除工艺1102之后，第二沟槽1104呈现“碗状”轮廓，这意味着第二沟槽1104的上部部分比第二沟槽1104的下部部分更宽。此外，在一些实施例中，第二沟槽1104具有大体上弯曲的外侧壁。在一些实施例中，第二沟槽1104的上部部分具有由第一去除工艺(图9的第一去除工艺902)界定的深度，但具有由第二掩模结构1002和第二去除工艺1102界定的宽度。在一些实施例中，第二沟槽1104的下部部分具有由第一掩模结构(图9的第一掩模结构802)、第一去除工艺(图9的第一去除工艺902)以及第二去除工艺1102界定的宽度，而第二沟槽1104的下部部分具有由第二去除工艺1102界定的深度。
如图12的横截面视图1200中所示，在一些实施例中，在衬底101上方和STI结构128的第二沟槽(图11的第二沟槽1104)内形成栅极材料1202。在一些实施例中，栅极材料1202包括例如多晶硅的半导体材料。在一些其它实施例中，栅极材料1202包括导电材料，例如铝、铜、钨、钛、钽或一些其它合适的导电材料。在一些实施例中，栅极材料1202借助于沉积工艺(例如，PVD、CVD、ALD、溅镀等)形成。在一些实施例中，栅极材料1202具有大于STI结构128的第二沟槽(图11的第二沟槽1104)的第四距离(图11的第四距离d4)的厚度，使得栅极材料1202完全地填充STI结构128的第二沟槽(图11的第二沟槽1104)且在第二沟槽上方延伸。
如图13的横截面视图1300中所示，在一些实施例中，在栅极材料1202上方形成第三掩模结构1302。在一些实施例中，第三掩模结构1302经由沉积(例如，PVD、CVD、旋涂等)、光刻以及去除(例如，刻蚀)工艺形成。在一些实施例中，第三掩模结构1302包括光刻胶材料或硬掩模材料。在一些实施例中，第三掩模结构1302直接上覆于STI结构128的至少部分和STI结构128的第二沟槽(图11的第二沟槽1104)。在一些实施例中，第三掩模结构1302还直接上覆于源极区112的部分。在一些其它实施例中，第三掩模结构1302可直接上覆于漏极区110的部分。
如图14的横截面视图1400中所示，在一些实施例中，根据第三掩模结构(图13的第三掩模结构1302)执行去除工艺，以去除未直接下伏于第三掩模结构(图13的第三掩模结构1302)的栅极材料(图13的栅极材料1202)的部分。在图14的去除工艺之后，栅极材料(图13的栅极材料1202)的剩余部分形成直接上覆于STI结构128且包括碗状部分136的栅极电极130，所述碗状部分136在STI结构128的顶部表面下方延伸且在STI结构128的第二沟槽(图11的第二沟槽1104)内延伸。在一些实施例中，碗状部分136包括连续地连接到下部区136L且比下部区136L更宽的上部区136U。
此外，在一些实施例中，图案化介电层702的部分将栅极电极130与低掺杂漂移区108分隔以避免直接接触。在一些实施例中，将栅极电极130与低掺杂漂移区108分离的图案化介电层702的此部分为栅极介电层132。在一些实施例中，在图14的去除工艺之后，对图案化介电层702、隔离结构124、额外隔离结构412和/或衬底101的其它表面执行清洁工艺，例如Caroz清洁。在一些实施例中(图中未绘示)，可在图14的去除工艺之前或之后执行平坦化工艺(例如，CMP)以平坦化栅极电极130的最顶部表面。
如图15的横截面视图1500中所示，在一些实施例中，内连线介电层426形成于衬底101和栅极电极130上方，且多个内连线接触通孔428形成于内连线介电层426内。在一些实施例中，内连线介电层426经由沉积工艺(例如，PVD、CVD、ALD等)形成。在一些实施例中，内连线介电层426可包括介电材料，例如氮化物(例如，氮化硅、氮氧化硅)、碳化物(例如，碳化硅)、氧化物(例如，氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、低k氧化物(例如，掺碳氧化物、SiCOH)和/或类似物。在一些实施例中，内连线介电层426填充栅极电极130的最顶部表面中的凹槽。在一些实施例中，多个内连线接触通孔428通过各种步骤形成，所述步骤包括图案化工艺(例如，光刻/刻蚀)、去除工艺(例如，湿式刻蚀、干式刻蚀、CMP)和沉积工艺(例如，PVD、CVD、ALD、溅镀等)。在一些实施例中，多个内连线接触通孔428延伸穿过内连线介电层426以接触栅极电极130、各种源极区(例如，源极区112、额外源极区408)以及各种漏极区(例如，漏极区110、BCD漏极区422)。在一些实施例中，多个内连线接触通孔428包括导电材料，例如铝、铜、钨、钛、钽或一些其它合适的导电材料。
在一些实施例中，通过控制电路(图中未绘示)将信号(例如，电流、电压)施加到至少源极区112、栅极电极130以及漏极区110以“接通”LDMOS晶体管。当在LDMOS晶体管上施加足够的电压偏压，使得移动电荷载流子沿沟道区路径流过源极区112与漏极区110之间的低掺杂漂移区108时，LDMOS晶体管为“接通”。在一些实施例中，由于STI结构128，沟道区路径的长度增加以改进LDMOS晶体管的击穿电压。在一些实施例中，由于栅极电极130的碗状部分136延伸到STI结构128中，因此栅极电极130的碗状部分136增加聚集在低掺杂漂移区108中布置在碗状部分136正下方的累积区域140中的移动电荷载流子的量。在一些实施例中，累积区域140由于碗状部分136的增大改进栅极电极130“接通”和“断开”LDMOS晶体管的能力。因此，在一些实施例中，栅极电极130的碗状部分136减小LDMOS晶体管的“漏极-源极导通电阻”或RDS(on)，以在不增加LDMOS晶体管的横向尺寸的情况下改进LDMOS晶体管的可控性和可靠性。
图16示出与图5到图15中所示出的方法对应的方法1600的一些实施例的流程图。
虽然方法1600在下文示出且描述为一系列动作或事件，但应了解，不应以限制意义来解释这类动作或事件的所示出的次序。举例来说，除本文中所示出和/或所描述的动作或事件外，一些动作可与其它动作或事件以不同次序和/或同时出现。另外，可能需要并非所有的所示出动作以实施本文中的描述的一个或多个方面或实施例。此外，本文中所描绘的动作中的一个或多个可以一个或多个单独的动作和/或阶段进行。
在动作1602处，在衬底上或衬底内形成与漏极区分离的源极区。图5示出对应于动作1602的一些实施例的横截面视图500。
在动作1604处，在衬底内和源极区与漏极区之间形成浅沟槽隔离(STI)结构。图7示出对应于动作1604的一些实施例的横截面视图700。
在动作1606处，第一掩模结构形成于STI结构上方且包括具有第一宽度的第一开口。图8示出对应于动作1606的一些实施例的横截面视图800。
在动作1608处，根据第一掩模结构的第一开口去除STI结构的第一部分。图9示出对应于动作1608的一些实施例的横截面视图900。
在动作1610处，第二掩模结构形成于STI结构上方，且包括具有大于第一宽度的第二宽度的第二开口。图10示出对应于动作1610的一些实施例的横截面视图1000。
在动作1612处，根据第二掩模结构的第二开口去除STI结构的第二部分，以基于第一开口和第二开口在STI结构中形成沟槽。图11示出对应于动作1612的一些实施例的横截面视图1100。
在动作1614处，在衬底上方、STI结构的沟槽内以及源极区与漏极区之间形成栅极电极。图14示出对应于动作1614的一些实施例的横截面视图1400。
因此，本公开涉及一种LDMOS晶体管，包括布置在STI结构上方且延伸到STI结构中的栅极电极，其中STI结构和栅极电极布置在源极区与漏极区之间以减小LDMOS晶体管的漏极-源极导通电阻且改进LDMOS晶体管的可控性和可靠性。
因此，在一些实施例中，本公开涉及一种集成芯片，包括：源极区，布置在衬底上方和/或衬底内；漏极区，布置在衬底上方和/或衬底内；浅沟槽隔离(STI)结构，布置在衬底内和源极区与漏极区之间；以及栅极电极，布置在衬底上方、STI结构上方以及源极区与漏极区之间，其中栅极电极的部分延伸到STI结构中，使得栅极电极的部分的最底部表面布置在STI结构的最顶部表面与STI结构的最底部表面之间。
在一些实施例中，所述浅沟槽隔离结构布置为相较所述源极区更靠近所述漏极区。
在一些实施例中，所述栅极电极的所述部分具有具有第一宽度的上部区和具有第二宽度的下部区，其中所述第一宽度大于所述第二宽度。
在一些实施例中，所述栅极电极的所述部分的宽度随着在从所述浅沟槽隔离结构的所述最顶部表面到所述浅沟槽隔离结构的最底部表面的方向上测量所述栅极电极的所述部分的所述宽度而减小。
在一些实施例中，所述栅极电极的所述部分的下部区具有半圆形轮廓，且其中所述栅极电极的所述部分的上部区具有弯曲的外侧壁。
在一些实施例中，所述栅极电极的所述部分的下部区具有梯形轮廓，且其中所述栅极电极的所述部分的上部区具有倾斜的外侧壁。
在一些实施例中，界定所述栅极电极的所述部分的所有表面由所述浅沟槽隔离结构完全地环绕。
在其它实施例中，本公开涉及一种集成芯片，包括：源极区，布置在衬底上方和/或衬底内；漏极区，布置在衬底上方和/或衬底内；浅沟槽隔离(STI)结构，布置在衬底内和源极区与漏极区之间；以及栅极电极，布置在衬底上方、STI结构上方以及源极区与漏极区之间，其中栅极电极包括：碗状部分，延伸到STI结构中，其中碗状部分的最底部表面通过STI结构的部分与STI结构的最底部表面间隔开，且其中碗状部分包括：上部区，布置在下部区上方且连续地连接到下部区，其中栅极电极的碗状部分的上部区具有比栅极电极的碗状部分的下部区的平均宽度更大的平均宽度。
在一些实施例中，所述集成芯片更包括栅极介电层，直接地布置在所述衬底上，竖直地位于所述衬底与所述栅极电极之间，且水平地位于所述源极区与所述浅沟槽隔离结构之间。
在一些实施例中，所述浅沟槽隔离结构布置为相较所述源极区更靠近所述漏极区。
在一些实施例中，所述栅极电极的所述碗状部分布置为相较所述源极区更靠近所述漏极区。
在一些实施例中，所述栅极电极的所述碗状部分的所述上部区和所述下部区具有大体上弯曲的外侧壁。
在一些实施例中，所述栅极电极部分地上覆于所述源极区。
在一些实施例中，所述栅极电极的所述碗状部分的所述上部区的最大宽度小于所述浅沟槽隔离结构的最大宽度。
在一些实施例中，所述栅极电极的所述碗状部分从所述栅极电极的上部水平部分延伸，且其中所述栅极电极的所述上部水平部分布置为相较所述漏极区更靠近所述源极区。
在又其它实施例中，本公开涉及一种方法，包括：在衬底上或衬底内形成与漏极区分离的源极区；在衬底内和源极区与漏极区之间形成浅沟槽隔离(STI)结构；在STI结构上方形成包括具有第一宽度的第一开口的第一掩模结构；根据第一掩模结构的第一开口去除STI结构的第一部分；在STI结构上方形成包括具有大于第一宽度的第二宽度的第二开口的第二掩模结构；根据第二掩模结构的第二开口去除STI结构的第二部分，以基于第一开口和第二开口在STI结构中形成沟槽；以及在衬底上方、STI结构的沟槽内以及源极区与漏极区之间形成栅极电极。
在一些实施例中，使用干式刻蚀工艺去除所述浅沟槽隔离结构的所述第一部分，且其中使用湿式刻蚀工艺去除所述浅沟槽隔离结构的所述第二部分。
在一些实施例中，所述浅沟槽隔离结构布置为相较所述源极区更靠近所述漏极区。
在一些实施例中，所述源极区通过所述衬底的部分与所述浅沟槽隔离结构间隔开。
在一些实施例中，所述衬底的所述部分布置在所述栅极电极正下方。
前文概述若干实施例的特征，使得本领域的技术人员可更好地理解本公开的各方面。本领域的技术人员应了解，其可容易地将本公开用作设计或修改用于进行本文中所引入的实施例的相同目的和/或实现相同优势的其它工艺和结构的基础。本领域的技术人员还应认识到，此类等效构造并不脱离本公开的精神和范围，且其可在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替代以及更改。

Claims (10)

1.一种集成芯片，包括：
源极区，布置在衬底上方和/或衬底内；
漏极区，布置在所述衬底上方和/或所述衬底内；
浅沟槽隔离结构，布置在所述衬底内和所述源极区与所述漏极区之间；以及
栅极电极，布置在所述衬底上方、所述浅沟槽隔离结构上方以及所述源极区与所述漏极区之间，
其中所述栅极电极的部分延伸到所述浅沟槽隔离结构中，使得所述栅极电极的所述部分的最底部表面布置在所述浅沟槽隔离结构的最顶部表面与所述浅沟槽隔离结构的最底部表面之间。
2.根据权利要求1所述的集成芯片，其中所述浅沟槽隔离结构布置为相较所述源极区更靠近所述漏极区。
3.根据权利要求1所述的集成芯片，其中所述栅极电极的所述部分具有具有第一宽度的上部区和具有第二宽度的下部区，其中所述第一宽度大于所述第二宽度。
4.根据权利要求1所述的集成芯片，其中所述栅极电极的所述部分的宽度随着在从所述浅沟槽隔离结构的所述最顶部表面到所述浅沟槽隔离结构的最底部表面的方向上测量所述栅极电极的所述部分的所述宽度而减小。
5.一种集成芯片，包括：
源极区，布置在衬底上方和/或衬底内；
漏极区，布置在所述衬底上方和/或所述衬底内；
浅沟槽隔离结构，布置在所述衬底内和所述源极区与所述漏极区之间；以及
栅极电极，布置在所述衬底上方、所述浅沟槽隔离结构上方以及所述源极区与所述漏极区之间，其中所述栅极电极包括：
碗状部分，延伸到所述浅沟槽隔离结构中，其中所述碗状部分的最底部表面通过所述浅沟槽隔离结构的部分与所述浅沟槽隔离结构的最底部表面间隔开，且其中所述碗状部分包括：
上部区，布置在下部区上方且连续地连接到所述下部区，其中所述栅极电极的所述碗状部分的所述上部区具有比所述栅极电极的所述碗状部分的所述下部区的平均宽度更大的平均宽度。
6.根据权利要求5所述的集成芯片，更包括：
栅极介电层，直接地布置在所述衬底上，竖直地位于所述衬底与所述栅极电极之间，且水平地位于所述源极区与所述浅沟槽隔离结构之间。
7.根据权利要求5所述的集成芯片，其中所述栅极电极的所述碗状部分布置为相较所述源极区更靠近所述漏极区。
8.根据权利要求5所述的集成芯片，其中所述栅极电极的所述碗状部分从所述栅极电极的上部水平部分延伸，且其中所述栅极电极的所述上部水平部分布置为相较所述漏极区更靠近所述源极区。
9.一种形成集成芯片的方法，包括：
在衬底上或衬底内形成与漏极区分离的源极区；
在所述衬底内和所述源极区与所述漏极区之间形成浅沟槽隔离结构；
在所述浅沟槽隔离结构上方形成第一掩模结构，所述第一掩模结构包括具有第一宽度的第一开口；
根据所述第一掩模结构的所述第一开口去除所述浅沟槽隔离结构的第一部分；
在所述浅沟槽隔离结构上方形成第二掩模结构，所述第二掩模结构包括具有大于所述第一宽度的第二宽度的第二开口；
根据所述第二掩模结构的所述第二开口去除所述浅沟槽隔离结构的第二部分，以基于所述第一开口和所述第二开口在所述浅沟槽隔离结构中形成沟槽；以及
在所述衬底上方、所述浅沟槽隔离结构的所述沟槽内以及所述源极区与所述漏极区之间形成栅极电极。
10.根据权利要求9所述的形成集成芯片的方法，其中使用干式刻蚀工艺去除所述浅沟槽隔离结构的所述第一部分，且其中使用湿式刻蚀工艺去除所述浅沟槽隔离结构的所述第二部分。
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008300384A (ja) * 2007-05-29 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
US8410554B2 (en) * 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
JP2014036098A (ja) * 2012-08-08 2014-02-24 Ps4 Luxco S A R L 半導体装置及びその製造方法
JP7040976B2 (ja) * 2018-03-29 2022-03-23 ラピスセミコンダクタ株式会社 半導体装置
FR3098645A1 (fr) * 2019-07-11 2021-01-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de formation de tranchées
KR102648999B1 (ko) * 2019-07-23 2024-03-18 주식회사 디비하이텍 Ldmos 반도체 소자 및 제조방법

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