TW202410198A - 電晶體、半導體裝置及形成半導體結構的方法 - Google Patents

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Abstract

本揭露實施例是有關於一種具有混合鰭-介電質區的半導體裝置。所述半導體裝置包括基底以及藉由混合鰭-介電質（HFD）區而在側向上分隔開的源極區與汲極區。閘電極設置於混合鰭-介電質區上方，且混合鰭-介電質區包括被介電質覆蓋且藉由介電質而與源極區及汲極區分隔開的多個鰭。

Description

混合鰭-介電質半導體裝置
現代積體晶片（integrated chip，IC）包括形成於半導體基底（例如，矽）上的數百萬或數十億個半導體裝置。端視積體晶片（IC）的應用而定，IC可使用諸多不同類型的半導體裝置。鰭結構可被形成為用於具有相對低的操作電壓的小規模裝置，而平面結構可用於具有相對高的操作電壓的較大裝置。可能期望在一個晶片上製造具有各種操作電壓的裝置以達成各種電路功能（例如記憶體緩衝器、邏輯處理、源極驅動器、閘極驅動器等）。
以下揭露內容提供用於實施所提供標的物的不同特徵的諸多不同實施例或實例。以下闡述組件及排列的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下（beneath）」、「位於…下方（below）」、「下部的（lower）」、「位於…上方（above）」、「上部的（upper）」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一（其他）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。此外，端視上下文而定，源極/汲極區可單獨地或共同地指代源極或汲極。
當晶圓的蝕刻製程包括稀疏的罩幕圖案（sparse mask pattern）及密集的罩幕圖案（dense mask pattern）二者時，負載效應會引起半導體製造中的蝕刻深度的變化。對於具有較大孔徑比（aperture ratio）的區域而言，蝕刻劑自由基（etchant radical）累積於未被遮蔽的區域處且產生副產物微粒（by-product particle），此繼而會降低蝕刻速率。因此，相較於晶圓的具有較密集的罩幕圖案的另一區域而言，具有較稀疏的罩幕圖案的區域可經歷較慢的蝕刻速率，且因此可經歷較小的蝕刻深度。當將具有不同操作電壓的裝置整合於一個晶片上時，慮及三維電晶體（例如，鰭式場效電晶體（fin field-effect transistor，FinFET））可能會由於其尺寸小而需要較其他平面裝置更密集得多的罩幕圖案，FinFET的鰭負載效應的傳佈率（prevalence）可能會增加。
舉例而言，一體式晶片（all in one chip）可包括高電壓（high-voltage，HV）（例如，閘極驅動器）裝置、中電壓（medium-voltage，MV）（例如，源極驅動器）裝置及低電壓（low-voltage，LV）（例如，記憶體或處理介面）裝置。HV裝置及MV裝置可為平面電晶體，例如包括高介電常數（high-k）金屬閘極（high-k metal gate，HKMG）裝置的金屬氧化物半導體場效電晶體（metal-oxide-semiconductor field-effect transistor，MOSFET）裝置，且LV裝置可為三維的，例如FinFET。HV平面裝置及MV平面裝置可具有較LV FinFET裝置大得多（例如，大10至100倍）的尺寸。若HV裝置及MV裝置是與製造LV FinFET裝置分開製造的，則需要附加的處理步驟，此會使製程變得複雜且增加成本。另一方面，若將HV裝置及MV裝置中的凹陷區的形成與FinFET的鰭結構的形成整合於一起，則蝕刻負載效應可能會引起HV/MV區與LV區中的不平衡蝕刻。LV區具有明顯較密集的罩幕圖案，且因此經歷更重及不均勻的蝕刻。因此，FinFET的鰭結構可具有不均勻的鰭高度及鰭節距，此會影響裝置的效能。
因此，在一些實施例中，本揭露提供一種電晶體，其可為平面的且具有混合鰭-介電質（hybrid fin-dielectric，HFD）區，HFD區包括設置於位於閘電極之下的介電質內的鰭結構。HFD區會增大與FinFET或三維電晶體裝置的鰭形成相關聯的鰭蝕刻區，藉此使鰭負載效應最小化。舉例而言，MV區或HV區中的平面電晶體可在位於閘電極之下的凹陷區中形成有鰭，且藉此增大用於形成FinFET的鰭蝕刻區域。鰭結構可被形成為虛設鰭且可與形成FinFET或三維電晶體裝置的鰭同時自基底或者源極區或汲極區的輕摻雜區中的一或多者形成。在一些實施例中，HFD區可由鰭結構與介電質（例如氧化物）的組合形成，其可由例如矽局部氧化（local oxidation of silicon，LOCOS）製程形成。具有HFD區的電晶體的形成與FinFET的製作製程相容而無需額外的處理步驟且會增大用於形成FinFET鰭的鰭蝕刻區域，因此避免或減小鰭負載效應。因此，電晶體的HFD區適合用於製作具有不同操作電壓的混合的平面裝置與三維裝置的一體式晶片。
圖1A示出根據一些實施例的電晶體100的剖視圖，且圖1B示出圖1的電晶體100沿線A-A’的俯視圖。應注意，儘管圖1A的剖視圖繪示出位於電晶體100之上的介電層128，然而為了易於觀察起見，已將介電層128自圖1B的俯視圖移除。
現在同時參照圖1A及圖1B，可看到，電晶體100設置於基底102上，其中基底102可為半導體基底。基底102中包括HFD區134，且HFD區134可被淺溝渠隔離（shallow trench isolation，STI）結構104在側向上環繞。在一些情形中，基底102包含單晶矽（monocrystalline silicon）且STI結構104包含延伸至基底102的上表面中的絕緣材料。
源極區106與汲極區108沿線（例如，對應於線A-A’）在第一方向上彼此分隔開。在第一方向上，源極區106及汲極區108將HFD區134與STI結構104分隔開，且源極區106與汲極區108在第一方向上藉由HFD區而在側向上分隔開。自俯視圖（例如，圖1B）來看，在垂直於第一方向的第二方向上，STI結構104沿HFD區134設置。STI結構104在第二方向上沿HFD區134的相對的側延伸。在源極區106之下及HFD區134與STI結構104之間設置輕摻雜源極（lightly doped source，LDS）區110。在汲極區108之下及HFD區134與STI結構104之間設置輕摻雜汲極（lightly doped drain，LDD）區112。LDS區110及LDD區112沿HFD區134的底表面延伸，且相鄰的LDD區112與LDS區110藉由基底102而分隔開。因此，HFD區134可由源極區106、汲極區108、LDS區110及LDD區112界定。在一些情形中，LDS區110及LDD區112是與基底102不同地進行摻雜。在一些情形中，源極區106及汲極區108包含具有第一摻雜類型的半導體材料，且基底102包含具有不同於第一摻雜類型的第二摻雜類型的半導體材料。在一些情形中，LDS區110包含具有第一摻雜類型且摻雜濃度小於源極區106的摻雜濃度的半導體材料。在一些情形中，LDD區112包含具有第一摻雜類型且摻雜濃度小於汲極區108的摻雜濃度的半導體材料。
在一些實施例中，HFD區134包括在一個方向上的多個鰭，例如藉由介電質120而分隔開的鰭114、116、118。鰭114、116、118可藉由鰭偏移132而彼此分隔開。鰭114、116、118具有鰭寬度140。在一些實施例中，鰭114、116、118具有相同的鰭寬度140，而在替代實施例（未示出）中，鰭114、116、118可具有不同的鰭寬度。在一些情形中，鰭114、116、118可包含矽材料，且可為經摻雜的材料。舉例而言，貼合至LDD區112的上表面的第一鰭114可包含LDD區112的至少一種材料或摻雜。應注意，第一鰭114可包括自LDD區112延伸的一或多個鰭。貼合至LDS區110的上表面的第二鰭118可包含LDS區110的至少一種材料或摻雜。應注意，第二鰭118可包括自LDS區110延伸的一或多個鰭。設置於第一鰭114與第二鰭118之間的第三鰭116可包含基底102的材料。因此，第三鰭116將第一鰭114與第二鰭118分隔開。應注意，第三鰭116可包括自基底102延伸的一或多個鰭。介電質120將鰭114、116、118與源極區106及汲極區108分隔開。此外，鰭114、116、118延伸至基底102的頂表面且介電質120在鰭114、116、118之上延伸，並且介電質在基底102的頂表面上方延伸。此外，介電質120可包括彎曲的外側壁，其中所述彎曲的外側壁的底部部分是凸的，且所述彎曲的外側壁的頂部部分是凹的。
在替代實施例（未示出）中，鰭114、116、118包含相同的材料及摻雜。在一些情形中，介電質120可包含例如二氧化矽等氧化物材料且可為場氧化物（field oxide，FOX）。在第二方向上，鰭114、116、118在側向上彼此平行延伸，且在側向上平行於源極區106及汲極區108延伸。鰭114、116、118藉由介電質120而在第一方向上彼此分隔開，且鰭114、116、118藉由介電質120而在第一方向上進一步與源極區106及汲極區108分隔開。鰭可在第二方向上在源極區106的外邊緣與汲極區108的外邊緣之間連續延伸。在源極區106及汲極區108上方設置源極及汲極接墊138，且源極及汲極接墊138在第一方向上進一步將HFD區134與STI結構104分隔開。源極及汲極接墊138自源極區106及汲極區108延伸至HFD區134的頂表面。
在一些實施例中，在基底102之上設置介電層128，且在介電層128內設置閘電極122。閘電極122設置於基底102之上且上覆於HFD區134上。源極區106及汲極區108設置於閘電極122的相對的側上。HFD區的介電質120可在第一方向上延伸超過閘電極的外邊緣。設置於介電層128中的閘極介電質124將閘電極122與HFD區134分隔開。HFD區134的介電質120將介電層128與鰭114、116、118分隔開。閘電極可在第一方向上在源極區106及汲極區108的最近相鄰邊緣之間在側向上延伸。源極區106及汲極區108可在垂直方向上在閘電極122下方偏移。此外，HFD區134在垂直方向上在閘電極122的最底部表面下方偏移。閘電極在第二方向上平行於鰭114、116、118的外邊緣延伸且延伸超過鰭114、116、118的外邊緣，並且進一步在STI結構之上延伸。在一些情形中，閘極介電質124可包含高介電常數（high-k）介電材料，且閘電極可包含複晶矽或金屬。可例如包含氮化矽的側壁間隔件126在側向上環繞閘電極122的外側壁且自閘極介電質124延伸。
閘電極接觸件130及源極/汲極接觸件136延伸穿過介電層128，並且閘電極接觸件130電性耦合至閘電極122且源極/汲極接觸件136經由源極及汲極接墊138電性耦合至源極區106及汲極區108。
在一些實施例中，電晶體100可被稱為混合鰭式閘極電晶體。在此種配置中，源極區106及汲極區108可具有第一摻雜類型（例如，n型），且基底102可具有與第一摻雜類型相反的第二摻雜類型（例如，p型）。可在源極區106、汲極區108與基底102之間形成p-n接面。在一些實施例中，源極區106耦合至源極電壓端子V S，且汲極區108耦合至汲極電壓端子V D，其中控制電路系統（control circuitry）被配置成對源極電壓端子V S及汲極電壓端子V D施加電壓以「導通」或「關斷」電晶體100。當電晶體100導通時，在源極區106與汲極區108之間形成通道區142，其中通道區142設置於HFD區134下方。通道區142可延伸穿過LDS區110、基底102及LDD區112。在一些實施例中，HFD區134不傳導電流，或者傳導極小的電流。因此，相對於在閘電極122及閘極介電質124之下缺少附加介電質區的其他電晶體配置而言，電流進一步遠離閘電極122流動，且電流洩漏及雜訊達到最小化。根據設計臨限電壓及電晶體100的操作特性，介電質120及鰭114、116、118可被形成為在HFD區134內實現最佳電場。具體而言，可對鰭114、116、118的數目、鰭偏移132、鰭寬度140、鰭114、116、118的材料組成以及HFD區134的寬度及深度進行選擇以實現使電流洩漏及雜訊最小化的電晶體100的操作特性。
此外，具有HFD區134的電晶體100的形成與FinFET的製作製程相容而無需附加處理步驟，且因此電晶體100可與FinFET或相對於其他技術具有較低成本的其他電晶體一起形成。另外，HFD區134會增大包括MOSFET裝置及FinFET裝置的一體式晶片的鰭區，藉此使製作期間的鰭負載效應最小化。因此，HFD區134的鰭114、116、118可利用用於一體化晶片的其他裝置的相容的鰭製程形成。
圖2A示出根據一些替代實施例的電晶體200沿線B-B’的剖視圖，圖2B示出電晶體200的俯視圖，且圖2C示出電晶體200沿線C-C’的剖視圖。應注意，儘管圖2A及圖2C的剖視圖繪示出位於電晶體200之上的介電層128，然而為了易於觀察起見，已將介電層128自圖2B的俯視圖移除。
圖2A、圖2B及圖2C示出相對於圖1A及圖1B關於HFD區134的替代實施例。電晶體100的HFD區134被配置成具有最大側向長度垂直於通道區142的鰭114、116、118。電晶體200示出其中電晶體200的替代性HFD區210被配置成具有最大側向長度平行於通道區142的鰭208的替代實施例。
現在同時參照圖2A、圖2B及圖2C，可看到，電晶體200包括具有自LDS區110連續延伸至LDD區112的鰭208的替代性HFD區210。在由B-B’（例如，圖2A及圖2B）界定的線中，鰭208具有自LDS區110延伸的第一區段202、自LDD區112延伸的第二區段204及自基底102延伸的第三區段206。因此，鰭208包含來自LDS區110、LDD區112及基底102的材料。介電質120在鰭208之上延伸且將鰭208彼此分隔開，並且將鰭208與源極區106及汲極區108分隔開。此外，介電質120將鰭208與閘極介電質124分隔開。在由C-C’（例如，圖2B及圖2C）界定的線中，介電質120在源極區106與汲極區108之間連續延伸，其中在圖2C的剖視圖中，在通道區142與閘電極122之間不存在鰭208。因此，電晶體100及200可被形成為具有來自HFD區的鰭，其中鰭平行於通道區142（例如，電晶體200）或垂直於通道區142（例如，電晶體100）延伸。
圖3示出具有低電壓（LV）區、中電壓（MV）區及高電壓（HV）區的一體式晶片300的俯視圖。一體式晶片300示出共享一體式晶片300的基底102的第一裝置302、第二裝置304及第三裝置306。在一些實施例中，第一裝置302是設置於MV區內的平面電晶體（例如，MOSFET），第二裝置304是設置於HV區內的平面電晶體（例如，MOSFET），且第三裝置306是設置於LV區內的三維電晶體（例如，FinFET）。在一些實施例中，例如，LV區可包括自0.7伏（v）至0.8伏的電壓，MV區可包括自0.8伏至25伏的電壓，且HV區可包括自25伏至28伏的電壓。儘管第一區、第二區及第三區繪示出單個裝置（例如，分別為第一裝置302、第二裝置304及第三裝置306），然而應理解，圖3是實例且任何數目的裝置亦可處於第一區、第二區及第三區內。
第一裝置302可為圖1A及圖1B的電晶體100。第二裝置304可為圖2A、圖2B及圖2C的具有替代性HFD區210的電晶體200。應注意，第一裝置302及第二裝置304被示出為省略了一些特徵（例如，圖1A及圖1B的STI結構104）。應理解，圖3是實例且第一區及第二區可包括第一裝置302或第二裝置304的裝置或者可包括多個裝置的組合，所述多個裝置包括第一區及第二區中的第一裝置302及第二裝置304。
第三裝置306示出FinFET的俯視圖，所述FinFET包括FinFET閘極312、源極/汲極區330、308以及位於源極/汲極區330、308之間的鰭310。FinFET閘極312在鰭310的中間部分314之上延伸，其中中間部分314由虛線表示以示出位於FinFET閘極312之下的鰭310。中間部分314可被FinFET閘極312的閘極介電質及閘電極環繞。源極/汲極區330、308及鰭310可在FinFET閘極312的底表面上方延伸（例如，自剖視圖來看，未示出）。舉例而言，當蝕刻鰭結構時，FinFET電晶體的形成易受鰭負載效應的影響。藉由擴大與形成鰭310相關聯的鰭蝕刻區域，相對於較小的鰭蝕刻區域而言，鰭負載效應得到改善。因此，在一些實施例中，HFD區134的一或多個鰭114、116、118或者替代性HFD區210的鰭208可與第三裝置306的鰭310一起形成。在一些實施例中，HFD區134的鰭114、116、118、替代性HFD區210的鰭208以及第三裝置306的鰭310中的一或多者彼此平行延伸，藉此在製作期間達成均勻的鰭蝕刻製程且減小鰭負載。與形成鰭310相關聯的蝕刻區域增大至包括一體式晶片300的其他區域，且鰭負載效應達到最小化。因此，HFD區134的鰭114、116、118、替代性HFD區210的鰭208以及鰭310可自基底102形成且形成於基底102之上。
圖4示出具有寬度及間距不同的鰭114、116、118的電晶體400的剖視圖。圖4示出相對於圖1A關於鰭114、116、118的替代性特徵。
電晶體400示出具有寬的鰭寬度404的第一鰭114及第二鰭118。第三鰭116藉由鰭偏移132而與第一鰭114及第二鰭118分隔開，且第三鰭116藉由寬的鰭間距406而彼此分隔開。寬的鰭寬度404大於第三鰭的鰭寬度140且寬的鰭間距406大於鰭偏移132。因此，HFD區134具有不同的鰭寬度及鰭間距。一般而言，鰭114、116、118可基於罩幕而具有不同的寬度及間距以形成鰭114、116、118，進而使一體式晶片的裝置之中的鰭負載最小化並實現與一體式晶片中的裝置的其他處理步驟的相容性。儘管圖4繪示出具有間距與寬度的特定組合的鰭114、116、118，然而應理解，可實現間距與寬度的不同組合。此外，應理解，相似於電晶體400而言，圖2A、圖2B及圖2C的替代性HFD區210的鰭可被形成為具有不同的寬度及間距。
圖5示出電晶體500的剖視圖，電晶體500具有延伸超過HFD區134的源極區106及汲極區108。圖5示出相對於圖1A關於源極區106、汲極區108、LDD區112及LDS區110的替代性特徵。
電晶體500示出延伸超過HFD區134的底表面的源極區106及汲極區108。源極區106、汲極區108以及源極及汲極接墊138將HFD區134與STI結構104分隔開。在一些情形中，源極區106及汲極區108由磊晶生長製程形成，且源極及汲極接墊138由矽化物製程形成。因此，形成源極區106、汲極區108以及源極及汲極接墊138可減小電晶體500中的電阻並減小閘極誘發汲極洩漏電流（gate induced drain leakage current，GIDL）。如根據圖4的電晶體400所述，電晶體500的鰭116可具有不同的寬度或間距。此外，電晶體500的鰭116可為相同的材料，例如基底102的材料。應理解，電晶體500的鰭116亦可根據圖2A、圖2B及圖2C的替代性HFD區210延伸。
圖6至圖19示出形成半導體裝置的方法的一些實施例的剖視圖，所述半導體裝置具有源極區、汲極區、閘電極及位於閘電極之下以及源極區與汲極區之間的HFD區。儘管圖6至圖19中所示的剖視圖600至1900是參照一種方法闡述的，然而應理解，圖6至圖19中所示的結構不限於所述方法，而是可獨立於所述方法。此外，儘管圖6至圖19被闡述為一系列動作，然而應理解，該些動作不限於此，在其他實施例中，動作的次序可變更，並且所揭露的方法亦適用於其他結構。在其他實施例中，所示出及/或闡述的一些動作可被全部或部分省略。此外，圖3至圖5中所繪示的替代實施例可取代圖6至圖19中的實施例，儘管它們可能未被示出。
如圖6的剖視圖600所示，在基底102之上形成第一罩幕602。基底102可為或包含例如矽（Si）、單晶矽、鍺（Ge）、矽鍺（SiGe）、砷化鎵（GaAs）、某種其他半導體材料或其組合。基底102亦可為絕緣體上半導體基底。第一罩幕602可為或包含例如光阻、氮化矽或某種其他合適的罩幕材料。
形成第一罩幕602包括圖案化製程（未示出）。圖案化製程可例如包括微影製程及蝕刻製程中的任一種。在一些實施例（未示出）中，在第一罩幕602之上形成光阻。藉由可接受的微影技術對光阻進行圖案化以對被暴露出的光阻進行顯影。在被暴露出的光阻處於恰當位置的情況下，實行蝕刻以將圖案自被暴露出的光阻轉移至下伏的層（例如，第一罩幕602），以形成延伸穿過第一罩幕602的開口604。蝕刻製程可包括濕法蝕刻製程、乾法蝕刻製程或某種其他合適的蝕刻製程。
隨後，使用位於基底102上的第一罩幕602蝕刻基底102以在開口604內形成STI溝渠。蝕刻基底102可包括濕法蝕刻製程、乾法蝕刻製程或某種其他合適的蝕刻製程。
如圖7的剖視圖700所示，在STI溝渠內形成介電層702。藉由移除製程移除圖6的第一罩幕602。移除製程可例如為化學清洗製程（chemical wash process）、蝕刻製程、平坦化製程、灰化製程或其他合適的移除製程。在圖6的STI溝渠中形成介電層702，進而覆蓋基底102。介電層702可例如為或包含介電材料（例如，二氧化矽）、低介電常數（low-k）介電質或類似材料。介電層702可例如藉由物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積（chemical vapor deposition，CVD）或原子層沉積（atomic layer deposition，ALD）製程來沉積。
如圖8的剖視圖800所示，自圖7的介電層702形成STI結構104，且在基底102之上形成第一光阻802。STI結構104藉由適當的移除製程（例如化學清洗製程、蝕刻製程、平坦化製程、灰化製程或其他合適的移除製程）自基底102上方移除圖7的介電層702而形成。STI結構104被形成為自基底102的頂表面延伸至圖6的STI溝渠的底表面。
在STI結構及基底102之上形成第一光阻802。第一光阻802藉由合適的沉積製程而形成且藉由可接受的微影技術而被圖案化，以在基底102之上及STI結構的內部相鄰側壁之間形成開口806。將第一光阻802暴露於第一摻雜製程804，以經由開口806形成LDS區110及LDD區112。LDS區110與LDD區112根據開口806在側向上偏移而形成且藉由基底102而分隔開。第一摻雜製程804可為離子植入製程。在一些實施例中，開口806較LDS區110或LDD區112的寬度窄。在所述實施例中，第一摻雜製程804可包括傾斜離子植入製程（angled ion implantation process），以形成寬度大於開口806的寬度的LDS區110及LDD區112。在其他實施例中，開口806的寬度實質上相同於LDS區110及LDD區112的寬度，且第一摻雜製程804是垂直離子植入製程（vertical ion implantation process）。
第一摻雜製程804包括第一摻雜類型。在一些實施例中，第一摻雜類型不同於第二摻雜類型，其中基底102由第二摻雜類型形成。在一些實施例中，第一摻雜類型是n型摻雜劑且第二摻雜類型是p型摻雜劑。在其他實施例中，第一摻雜類型是p型摻雜劑且第二摻雜類型是n型摻雜劑。
如圖9的剖視圖900所示，在STI結構104、基底102、LDS區110及LDD區112之上形成第二罩幕902。第二罩幕902可為或包含例如光阻、氮化矽或某種其他合適的罩幕材料。
形成第二罩幕902包括圖案化製程（未示出）。圖案化製程可例如包括微影製程及蝕刻製程中的任一種。在一些實施例（未示出）中，在第二罩幕902之上形成光阻。藉由可接受的微影技術對所述光阻進行圖案化以對被暴露出的光阻進行顯影。在被暴露出的光阻處於恰當位置的情況下，實行蝕刻以將所述圖案自被暴露出的光阻轉移至下伏的層（例如，第二罩幕902），以形成延伸穿過第二罩幕902的開口904。因此，第二罩幕902形成有開口904，開口904在STI結構104的內部相鄰邊緣之間對齊且位於基底102、LDS區110及LDD區112之上。蝕刻製程可包括濕法蝕刻製程、乾法蝕刻製程或某種其他合適的蝕刻製程。
如圖10的剖視圖1000所示，第二罩幕902暴露於蝕刻劑1002以形成鰭114、116、118。蝕刻劑延伸至經由第二罩幕902的開口904而被暴露出的基底102的頂表面、LDS區110及LDD區112中。因此，蝕刻劑1002蝕刻透開口904以形成鰭114、116、118（包括自LDD區112形成的第一鰭114、自LDS區110形成的第二鰭118、以及自位於第一鰭114與第二鰭118之間的基底102形成的第三鰭116）。應理解，第一鰭114、第二鰭118及第三鰭116可分別包括各種數目的鰭。因此，第一鰭114及第二鰭118在分別自LDD區112及LDS區110形成時可包含相同的材料，並且第三鰭116自相對於LDD區112及LDS區110為不同材料的基底102構成。在其他實施例中，鰭114、116、118可包含相同的材料，例如，如圖5中所述（其中圖10的鰭114、116、118相似於圖5的鰭116）。此外，蝕刻劑1002形成具有鰭寬度140的鰭114、116、118且藉由鰭偏移132而將鰭114、116、118彼此分隔開。在一些實施例中，鰭114、116、118可被形成為具有不同的寬度及間距，如圖4中所述。
圖9中所示的鰭114、116、118可為針對以上所論述的平面裝置而形成的虛設鰭，第二罩幕902可用於形成跨於晶圓的多個裝置區上的鰭結構（包括形成用於FinFET裝置（例如，圖3中的第三裝置306）的鰭結構以及用於平面裝置（例如，圖3中的第一裝置302或第二裝置304）的其他區中的虛設鰭結構）。當對用於FinFET裝置的鰭結構進行圖案化時，藉由在具有平面裝置的區中引入虛設鰭圖案，跨於第二罩幕902的多個裝置區上的孔徑比更均勻，且因此鰭蝕刻的負載效應可得到改善，並且可達成更均勻的鰭高度及鰭節距。
如圖11的剖視圖1100所示，移除第二罩幕902並形成第三罩幕1102。藉由適當的移除製程移除圖10的第二罩幕902。第三罩幕1102形成有在鰭114、116、118之上對齊的開口1104。因此，鰭114、116、118藉由開口1104而被暴露出。第三罩幕1102可為或包含例如氮化矽、矽材料、氮化物材料或其他合適的罩幕材料。利用適當的沉積製程形成第三罩幕1102，並根據本文中所闡述的圖案化製程對第三罩幕1102進行圖案化以形成開口1104。
如圖12的剖視圖1200所示，在鰭114、116、118之間形成介電質120，介電質120及鰭114、116、118形成HFD區134。使藉由開口1104而被暴露出的鰭114、116、118經受矽局部氧化（LOCOS）製程。第三罩幕1102充當基底102、LDS區110、LDD區112及STI結構104之上的障壁材料。使包含矽的被暴露出的鰭114、116、118經受熱氧化以在鰭114、116、118之間生長介電質120。介電質120形成於鰭114、116、118之間，且延伸至LDS區110及LDD區112中。因此，介電質120的外側壁形成有凹的頂部部分及凸的底部部分。因此，介電質120形成有較上半部寬的下半部。介電質120進一步形成為在鰭114、116、118之上延伸。在一些實施例中，介電質120被稱為場氧化物（FOX）。因此，在一些實施例中，介電質120可由氧化物材料、二氧化矽、場氧化物或類似材料形成。
如圖13的剖視圖1300所示，在基底102、HFD區134、LDS區110、LDD區112及STI結構104之上形成閘極介電層1302及導電層1304。閘極介電層1302可例如藉由熱氧化、CVD、PVD、濺鍍或類似製程而形成。在一些實施例中，閘極介電層1302可例如包含高介電常數介電材料。導電層1304形成於閘極介電層1302之上。導電層1304可例如包含中間材料（例如，複晶矽）、經摻雜的複晶矽、金屬或某種其他導電材料，並且可例如藉由CVD、PVD、濺鍍或類似製程而形成。藉由適當的製程（例如，藉由旋塗製程（spin-on process））形成第四罩幕層或光阻層並選擇性地對第四罩幕層進行圖案化（例如，藉由微影製程）而在導電層1304之上形成第四罩幕1306。第四罩幕層被圖案化成在HFD區134之上形成對齊的第四罩幕1306。
如圖14的剖視圖1400所示，形成虛設閘極1404及閘極介電質124。在圖13的第四罩幕1306處於恰當位置的情況下，導電層1304及閘極介電層1302暴露於蝕刻劑1402（例如，乾法蝕刻或濕法蝕刻）以分別形成虛設閘極1404及閘極介電質124。閘極介電質124形成於HFD區134上方且延伸超過鰭114、116、118，並且延伸至介電質120的位於介電質120的頂表面處的外邊緣，其中介電質120的下表面延伸超過閘極介電質124的外邊緣。虛設閘極1404被形成為上覆於鰭114、116、118及介電質120上，其中介電質120延伸超過虛設閘極1404的外邊緣。虛設閘極1404可經歷後續製程（例如，稍後的製作步驟中的代替多晶矽閘極（replacement poly-gate，RPG）高介電常數金屬閘極（HKMG）製程）。隨後藉由適當的移除製程移除圖13的第四罩幕1306。
如圖15的剖視圖1500所示，在虛設閘極1404的側壁上形成自閘極介電質124延伸至虛設閘極1404的頂表面的側壁間隔件126。在一些實施例中，在基底102、LDS區110、LDD區112及STI結構104之上形成罩幕，以防止藉由沉積製程而在所述結構之上形成側壁間隔件126。側壁間隔件126可為例如氮化矽、二氧化矽、某種其他介電質或前述材料的組合。在一些實施例中，用於形成側壁間隔件126的製程包括沉積或生長覆蓋且共形地襯於圖14的半導體結構上的間隔件層。間隔件層可例如藉由CVD、PVD、濺鍍或某種其他沉積或生長製程來沉積或生長。此外，在一些實施例中，所述製程包括對間隔件層實行回蝕以移除間隔件層的水平段，而不移除間隔件層的垂直段。
如圖16的剖視圖1600所示，在虛設閘極1404及閘極介電質之下形成源極區106及汲極區108。根據第二摻雜製程1602，在STI結構104與位於虛設閘極1404下方的HFD區134之間的LDS區110內形成源極區106。根據第二摻雜製程1602，在STI結構104與位於虛設閘極1404下方的HFD區134之間的LDD區112內形成汲極區108。在一些實施例中，在實行第二摻雜製程1602之前，在剖視圖1600的結構之上形成經圖案化的罩幕，所述罩幕在LDS區110及LDD區112之上具有開口。源極區106及汲極區108可根據第二摻雜製程1602形成有第一摻雜類型。在一些實施例中，源極區106包括與LDS區110相同的摻雜類型且汲極區108包括與LDD區112相同的摻雜類型。在一些實施例中，源極區106及汲極區108被濃度較根據圖8的第一摻雜製程804的LDS區110及LDD區112高的來自第二摻雜製程1602的摻雜劑摻雜。
在替代實施例中，源極區106及汲極區108藉由磊晶生長製程（未示出）形成。舉例而言，對應於圖5的電晶體500，非根據圖8形成LDS區110及LDD區112，且亦非根據圖16的第二摻雜製程1602形成源極區106及汲極區108，而是根據磊晶生長製程形成源極區106及汲極區108。因此，暴露於STI結構104與HFD區134之間的基底102被蝕刻，且源極區106及汲極區108藉由磊晶生長形成。因此，磊晶生長製程可包括使用根據第一摻雜類型的經摻雜的矽材料形成源極區106及汲極區108。藉由磊晶生長形成源極區106及汲極區108，包括源極區106及汲極區108的電晶體的電阻及電流洩漏減小。
如圖17的剖視圖1700所示，使用閘電極122來代替圖16的虛設閘極1404且在基底102之上形成介電層128。介電層128形成於圖16的基底102、STI結構104、LDS區110、LDD區112、側壁間隔件126及虛設閘極1404之上。介電層128可包含一或多層的（例如）低介電常數介電質（例如，介電常數小於約3.9的介電材料）、氧化物（例如，SiO 2）、未經摻雜的矽酸鹽玻璃（undoped silicate glass，USG）、經摻雜的二氧化矽（例如，摻雜碳的二氧化矽）、硼矽酸鹽玻璃（borosilicate glass，BSG）、磷矽酸鹽玻璃（phosphoric silicate glass，PSG）、硼磷矽酸鹽玻璃（borophosphosilicate glass，BPSG）、氟化矽酸鹽玻璃（fluorinated silicate glass，FSG）、旋塗玻璃（spin-on glass，SOG）或類似材料。介電層128可例如藉由CVD、PVD、濺鍍或另一沉積製程或生長製程或者其組合而形成。
對圖16的虛設閘極1404實行RPG HKMG製程，在RPG HKMG製程中使用閘極材料（例如，複晶矽或者例如鋁（Al）、銅（Cu）、鈦（Ti）、鉭（Ta）、鎢（W）、鉬（Mo）、鈷（Co）或類似金屬等金屬）來代替圖16的虛設閘極1404。RPG HKMG製程可包括一或多種平坦化製程、根據經圖案化的罩幕或光阻而定的蝕刻製程以及使用閘極材料形成閘電極122的沉積製程。舉例而言，在一些實施例中，對介電層128實行移除製程或平坦化製程以暴露出虛設閘極1404的頂表面。對虛設閘極1404實行移除製程，進而形成開口並暴露出側壁間隔件126的內側壁及閘極介電質124的頂表面。在具有閘極材料的開口中實行沉積製程，閘極材料填充開口且可沿介電層128的頂表面延伸，因此進而形成閘極材料層。對閘極材料層實行移除製程或平坦化製程，以形成自閘極介電質124的頂表面延伸至側壁間隔件的頂表面的閘電極122。隨後，可形成介電層128的附加層，以在閘電極122上方延伸介電層128。RPG HKMG製程可為閘極及下伏的特徵提供均勻的高度。此外，RPG HKMG製程可提供精確控制的閘電極122的長度，並且可防止金屬遷移，藉此改善裝置效能。
如圖18的剖視圖1800所示，在源極區106及汲極區108內形成源極及汲極接墊138。對介電層128實行移除製程，以形成在源極區106及汲極區108之上對齊的開口1802。移除製程可為根據經圖案化的罩幕（未示出）而對介電層128實行的蝕刻製程（例如，乾法蝕刻或濕法蝕刻）。形成延伸穿過介電層128的開口1802，進而暴露出源極區106及汲極區108的頂表面。經由開口1802對源極區106及汲極區108的頂表面實行矽化製程。在一些實施例中，形成源極及汲極接墊138的矽化製程可包括：在源極區106及汲極區108之上沉積金屬；對圖18的半導體裝置進行加熱以將金屬整合於源極區106及汲極區的被暴露出的表面中；以及移除過量金屬。在源極區106及汲極區108內形成源極及汲極接墊138可減小GIDL且降低包括閘電極122、源極區106及汲極區108的電晶體的電阻。源極及汲極接墊138會增加耦合至接觸件（例如，圖19的源極/汲極接觸件136）的源極區106與汲極區之間的導電性。
如圖19的剖視圖1900所示，在源極區106及汲極區108之上形成源極/汲極接觸件136，且在閘電極122之上形成閘電極接觸件130。源極/汲極接觸件136形成於圖18的開口1802內且耦合至源極區106及汲極區108。閘電極接觸件130被形成為延伸穿過介電層128。藉由對介電層128進行圖案化且經由經圖案化的介電層128沉積金屬以形成閘電極接觸件130，而在介電層128中形成閘電極接觸件130。閘電極接觸件130及源極/汲極接觸件136可例如為或包含W、Cu、Al或類似材料。圖19的特徵形成電晶體，當電晶體導通時，在源極區106與汲極區108之間形成通道區142，其中通道區142形成於HFD區134下方。通道區142可延伸穿過LDS區110、基底102及LDD區112。
圖20示出圖6至圖19的方法的一些實施例2000的流程圖。儘管在本文中將圖20示出及闡述為一系列動作或事件，然而應理解，此些動作或事件的示出次序不應被解釋為具有限制意義。舉例而言，一些動作可按照不同的次序發生及/或與除本文中所示及/或所述的動作或事件之外的其他動作或事件同時發生。另外，可能並非所有示出的動作均是實施本文中所闡述的一或多個態樣或實施例所必需的。此外，本文中所繪示的動作中的一或多個動作可在一或多個單獨的動作及/或階段及/或步驟中施行。
在2002處，在基底內形成STI結構。STI結構可根據蝕刻製程、沉積製程及移除製程或平坦化製程而形成。圖6至圖8示出與動作2002對應的一些實施例的剖視圖600至800。
在2004處，在具有開口的基底之上形成光阻且對光阻進行圖案化，並且經由光阻的開口實行摻雜製程以在基底內在STI結構的側壁之間形成LDS區及LDD區。圖8示出與動作2004對應的一些實施例的剖視圖800。
在2006處，在基底之上形成罩幕且對罩幕進行圖案化以在基底的位於LDS區與LDD區之間的頂表面之上形成開口，且在LDS區及LDD區的頂表面之上形成開口。圖9示出與動作2006對應的一些實施例的剖視圖900。
在2008處，經由動作2004的罩幕蝕刻基底，以自位於STI結構的最近相鄰內側壁之間的基底形成鰭。所述蝕刻進一步自LDS區及LDD區形成鰭。在一些態樣中，鰭包括自LDS區形成的第一鰭、自LDD區形成的第二鰭及自基底形成的第三鰭。隨後移除動作2004的罩幕。圖10至圖11示出與動作2008對應的一些實施例的剖視圖1000至1100。
在2010處，在基底之上形成罩幕且對罩幕進行圖案化以在鰭之上形成穿過罩幕的開口。在鰭之間形成介電質且移除動作2010的罩幕。鰭及介電質形成HFD區。圖11至圖12示出與動作2010對應的一些實施例的剖視圖1100至1200。
在2012處，在HFD區之上形成閘極介電質及虛設閘極。閘極介電質自設置於基底之上的閘極介電層形成，且虛設閘極自形成於閘極介電層之上的導電層形成。圖13至圖14示出與動作2012對應的一些實施例的剖視圖1300至1400。
在2014處，沿虛設閘極的外側壁形成側壁間隔件，側壁間隔件延伸至閘極介電質的頂表面。圖15示出與動作2014對應的一些實施例的剖視圖1500。
在2016處，根據其中分別在LDS區及LDD區內形成源極區及汲極區的摻雜製程而在HFD區與STI結構之間形成源極區及汲極區。圖16示出與動作2016對應的一些實施例的剖視圖1600。
在2018處，使用閘電極來代替虛設閘極且在基底之上形成介電層。在一些實施例中，可藉由RPG HKMG製程使用閘電極來代替虛設閘極。圖17示出與動作2018對應的一些實施例的剖視圖1700。
在2020處，在LDS區及LDD區中形成源極及汲極接墊。蝕刻介電質以形成暴露出LDS區及LDD區的頂表面的開口。LDS區及LDD區的被暴露出的頂表面經歷矽化製程以形成源極及汲極接墊。圖18示出與動作2020對應的一些實施例的剖視圖1800。
在2022處，形成穿過介電質且耦合至源極區、汲極區及閘電極的源極/汲極接觸件及閘電極接觸件。圖19示出與動作2022對應的一些實施例的剖視圖1900。
因此，在一些實施例中，本揭露是有關於一種形成具有源極區、汲極區、閘電極及HFD區的結構的方法，HFD區由多個鰭及將所述多個鰭與閘電極、源極區及汲極區分隔開的介電質構成。
在各種實施例中，本申請案提供一種電晶體，所述電晶體包括基底、源極區及汲極區，其中源極區與汲極區藉由混合鰭-介電質（HFD）區在側向上分隔開。閘電極設置於HFD區上方且HFD區包括被介電質覆蓋且藉由介電質而與源極區及汲極區分隔開的多個鰭。
在各種實施例中，本申請案提供一種半導體裝置，所述半導體裝置包括設置於基底之上的閘電極。源極區及汲極區設置於閘電極的相對的側上，以及淺溝渠隔離（STI）結構設置於基底內並環繞源極區及汲極區。混合鰭-介電質（HFD）區設置於位於閘電極之下的基底中。HFD區包括藉由介電質而與源極區及汲極區分隔開及隔離開的鰭。源極區及汲極區在第一方向上將HFD區與STI結構分隔開，且STI結構在垂直於第一方向的第二方向上沿HFD區的相對的側延伸。
在各種實施例中，本申請案提供一種形成半導體結構的方法，所述方法包括在基底內形成淺溝渠隔離（STI）結構。在基底之上形成第一罩幕，其中第一罩幕形成有延伸穿過第一罩幕的開口。經由第一罩幕的開口移除基底以自位於STI結構的最近相鄰側壁之間的基底形成鰭，且移除第一罩幕。在基底之上形成第二罩幕，第二罩幕具有在鰭之上對齊的開口。在鰭之間形成介電質且移除第二罩幕，其中鰭及介電質形成混合鰭-介電質（HFD）區。在HFD區與STI結構之間形成源極區及汲極區。源極區與汲極區藉由介電質而與鰭間隔開，以及在HFD區之上形成閘電極。
以上概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。
100、200、400、500:電晶體 102:基底 104:淺溝渠隔離（STI）結構 106:源極區 108:汲極區 110:輕摻雜源極（LDS）區 112:輕摻雜汲極（LDD）區 114、116、118:鰭 120:介電質 122:閘電極 124:閘極介電質 126:側壁間隔件 128、702:介電層 130:閘電極接觸件 132:鰭偏移 134、210:HFD區 136:源極/汲極接觸件 138:源極及汲極接墊 140、404:鰭寬度 142:通道區 202:第一區段 204:第二區段 206:第三區段 208、310:鰭 300:一體式晶片 302:第一裝置 304:第二裝置 306:第三裝置 308、330:源極/汲極區 312:FinFET閘極 314:中間部分 406:鰭間距 600、700、800、900、1000、1100、1200、1300、1400、1500、1600、1700、1800、1900:剖視圖 602:第一罩幕 604、806、904、1104、1802:開口 802:第一光阻 804:第一摻雜製程 902:第二罩幕 1002、1402:蝕刻劑 1102:第三罩幕 1302:閘極介電層 1304:導電層 1306:第四罩幕 1404:虛設閘極 1602:第二摻雜製程 2000:實施例 2002、2004、2006、2008、2010、2012、2014、2016、2018、2020、2022:動作 A-A’、B-B’、C-C’:線
圖1A示出包括位於閘電極下方的混合鰭-介電質（HFD）區的電晶體的一些實施例的剖視圖。 圖1B示出圖1的電晶體的一些實施例的俯視圖。 圖2A、圖2B及圖2C示出包括相對於圖1A及圖1B的混合鰭-介電質區的電晶體的一些替代實施例。 圖3示出包括具有混合鰭-介電質區的電晶體的具有低電壓區、中電壓區及高電壓區的一體式晶片的俯視圖。 圖4及圖5示出相對於圖1A及圖1B的電晶體的一些替代實施例的剖視圖。 圖6至圖19示出形成半導體裝置的方法的一些實施例的剖視圖，所述半導體裝置具有源極、汲極、閘電極及包括鰭及介電質的混合鰭-介電質區。 圖20示出用於形成半導體裝置的方法的一些實施例的流程圖，所述半導體裝置具有源極、汲極、閘電極及包括鰭及介電質的混合鰭-介電質區。
100:電晶體
102:基底
104:淺溝渠隔離(STI)結構
106:源極區
108:汲極區
110:輕摻雜源極(LDS)區
112:輕摻雜汲極(LDD)區
114、116、118:鰭
120:介電質
122:閘電極
124:閘極介電質
126:側壁間隔件
128:介電層
130:閘電極接觸件
132:鰭偏移
134:HFD區
136:源極/汲極接觸件
138:源極及汲極接墊
140:鰭寬度
142:通道區
A-A’:線

Claims (20)

  1. 一種電晶體，包括： 基底； 源極區與汲極區，藉由混合鰭-介電質區而在側向上分隔開； 閘電極，設置於所述混合鰭-介電質區上方；並且 其中所述混合鰭-介電質區包括被介電質覆蓋且藉由所述介電質而與所述源極區及所述汲極區分隔開的多個鰭。
  2. 如請求項1所述的電晶體，其中所述混合鰭-介電質區的頂表面在垂直方向上在所述閘電極的底表面下方偏移。
  3. 如請求項2所述的電晶體，更包括設置於所述混合鰭-介電質區與所述閘電極之間的閘極介電質。
  4. 如請求項3所述的電晶體，其中所述介電質在所述多個鰭之上延伸，且所述介電質將所述多個鰭與所述閘極介電質分隔開。
  5. 如請求項1所述的電晶體，更包括設置於所述源極區之下的輕摻雜源極區及設置於所述汲極區之下的輕摻雜汲極區。
  6. 如請求項5所述的電晶體，其中所述混合鰭-介電質區及所述基底將所述輕摻雜源極區與所述輕摻雜汲極區分隔開。
  7. 如請求項5所述的電晶體，其中所述輕摻雜源極區及所述輕摻雜汲極區沿所述混合鰭-介電質區的底表面延伸。
  8. 如請求項7所述的電晶體，更包括通道區，所述通道區延伸穿過所述輕摻雜源極區、位於所述混合鰭-介電質區正下方的所述基底且穿過所述輕摻雜汲極區。
  9. 如請求項5所述的電晶體，其中所述輕摻雜源極區及所述輕摻雜汲極區具有與所述基底不同的摻雜類型，且其中所述多個鰭包括自所述輕摻雜汲極區延伸的第一鰭、自所述輕摻雜源極區延伸的第二鰭及自所述基底延伸的第三鰭。
  10. 如請求項9所述的電晶體，其中所述第一鰭包含所述輕摻雜汲極區的材料，所述第二鰭包含所述輕摻雜源極區的材料，且所述第三鰭包含所述基底的材料。
  11. 一種半導體裝置，包括： 閘電極，設置於基底之上； 源極區及汲極區以及淺溝渠隔離結構，所述源極區及汲極區設置於所述閘電極的相對的側上，所述淺溝渠隔離結構設置於所述基底內並環繞所述源極區及所述汲極區；以及 混合鰭-介電質區，設置於位於所述閘電極之下的所述基底中，其中所述混合鰭-介電質區包括介電質與藉由所述介電質而與所述源極區及所述汲極區分隔開及隔離開的多個鰭；並且 其中所述源極區及所述汲極區在第一方向上將所述混合鰭-介電質區與所述淺溝渠隔離結構分隔開，且其中所述淺溝渠隔離結構在垂直於所述第一方向的第二方向上沿所述混合鰭-介電質區的相對的側延伸。
  12. 如請求項11所述的半導體裝置，其中所述混合鰭-介電質區的所述介電質在所述第一方向上延伸超過所述閘電極的外邊緣。
  13. 如請求項11所述的半導體裝置，其中所述混合鰭-介電質區在所述第一方向上延伸超過所述閘電極的外邊緣。
  14. 如請求項11所述的半導體裝置，其中所述混合鰭-介電質區在垂直方向上與所述閘電極的最底部表面分隔開，且第一裝置包括所述混合鰭-介電質區、所述閘電極、所述源極區及所述汲極區；並且 所述第一裝置在側向上自第二裝置偏移，所述第二裝置包括位於所述第二裝置的源極區與汲極區之間的鰭，其中所述第二裝置的所述鰭在所述基底上方及所述第二裝置的閘電極的底表面上方延伸。
  15. 如請求項11所述的半導體裝置，其中所述多個鰭在所述第一方向上在所述源極區與所述汲極區的內部相鄰邊緣之間連續延伸，且所述多個鰭在所述第二方向上藉由所述介電質而彼此分隔開。
  16. 如請求項15所述的半導體裝置，其中所述多個鰭在所述第一方向上藉由所述介電質而彼此分隔開，且所述多個鰭在所述第一方向上藉由所述介電質而進一步與所述源極區及所述汲極區分隔開；並且所述多個鰭在所述第二方向上在所述源極區的外邊緣與所述汲極區的外邊緣之間連續延伸。
  17. 如請求項11所述的半導體裝置，其中所述多個鰭包括第一鰭及第二鰭，且所述第一鰭中的一者的鰭寬度不同於所述第二鰭中的一者的鰭寬度。
  18. 如請求項11所述的半導體裝置，其中所述閘電極在所述第二方向上平行於所述多個鰭的外邊緣延伸且延伸超過所述多個鰭的所述外邊緣，並且進一步在所述淺溝渠隔離結構之上延伸。
  19. 一種形成半導體結構的方法，包括： 在基底內形成淺溝渠隔離結構； 在所述基底之上形成第一罩幕，其中所述第一罩幕形成有延伸穿過所述第一罩幕的開口； 經由所述第一罩幕的所述開口移除所述基底，以自位於所述淺溝渠隔離結構的最近相鄰側壁之間的所述基底形成鰭，且移除所述第一罩幕； 在所述基底之上形成第二罩幕，所述第二罩幕具有在所述鰭之上對齊的開口； 在所述鰭之間形成介電質，且移除所述第二罩幕，其中所述鰭及所述介電質形成混合鰭-介電質區； 在所述混合鰭-介電質區與所述淺溝渠隔離結構之間形成源極區及汲極區，其中所述源極區與所述汲極區藉由所述介電質而與所述鰭間隔開；以及 在所述混合鰭-介電質區之上形成閘電極。
  20. 如請求項19所述的方法，更包括： 在所述基底之上形成光阻，其中所述光阻被圖案化； 將第一摻雜類型植入至位於所述淺溝渠隔離結構的相鄰邊緣之間的所述基底中，以形成輕摻雜源極區及輕摻雜汲極區；以及 在所述基底及所述輕摻雜源極區以及所述輕摻雜汲極區之上形成所述第一罩幕。
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