TW202213946A

TW202213946A - 電平轉換使能鎖存器

Info

Publication number: TW202213946A
Application number: TW110132413A
Authority: TW
Inventors: 徐維旻; 楊任航
Original assignee: 聯發科技股份有限公司
Priority date: 2020-09-29
Filing date: 2021-09-01
Publication date: 2022-04-01
Also published as: US11606093B2; TWI788988B; EP3975425A2; US20220103175A1; EP3975425A3; CN114337610A

Abstract

本發明提供電平轉換使能鎖存器，包括電平轉換器電路和鎖存器電路。電平轉換器電路接收第一資料輸入信號，並產生第一資料輸出信號，第一資料輸入信號與第一資料輸出信號有不同電壓擺幅。當鎖存使能信號設置為第一邏輯值時，鎖存器電路回應第一資料輸出信號設置第二資料輸出信號，並當鎖存使能信號設置為與第一邏輯值不同的第二邏輯值時，鎖存第二資料輸出信號。鎖存器電路包括第一控制電路。第一控制電路在鎖存使能信號設置為第二邏輯值時使能鎖存器電路的鎖存反饋回路，並在鎖存使能信號設置為第一邏輯值時禁止鎖存器電路的鎖存反饋回路。

Description

電平轉換使能鎖存器

本發明涉及一種鎖存器（latch）設計，更具體地，涉及一種電平轉換使能鎖存器（level converting enable latch）。

鎖存器是廣泛使用的電路元件，用於臨時存儲來自第一邏輯電路的資料並將該資料傳送到第二邏輯電路。在一些應用中，積體電路（例如，微處理器）可以具有多個電源域（power domain），例如掉電域（power down domain）和始終開啟（always-on，AON）域。掉電域的電源可以被關閉以降低功耗。一般來說，要求將基本邏輯（essential logics）設置在AON域中。考慮第一邏輯電路在掉電域中操作而第二邏輯電路在AON域中操作的情況。第一邏輯電路的資料需要在掉電域的電源被關閉之前傳送到第二邏輯電路。因此，需要一種創新的鎖存器設計，以便能夠處理不同電源域之間的資料傳送。

因此，本發明的目的之一在於提供一種創新的電平轉換使能鎖存器，能夠處理不同電源域之間的資料傳送。

根據本發明的第一方面，公開了示例性電平轉換使能鎖存器。示例性電平轉換使能鎖存器包括電平轉換器電路和鎖存器電路。電平轉換器電路用以接收第一資料輸入信號，產生並輸出第一資料輸出信號，其中第一資料輸出信號的電壓擺幅與第一資料輸入信號的電壓擺幅不同。當鎖存使能信號被設置為第一邏輯值時，鎖存器電路接收第一資料輸出信號並回應於第一資料輸出信號設置第二資料輸出信號，並當鎖存使能信號被設置為與第一邏輯值不同的第二邏輯值時，鎖存第二資料輸出信號。鎖存器電路包括第一控制電路。第一控制電路用以在鎖存使能信號被設置為第二邏輯值時使能鎖存器電路的鎖存反饋回路，並在鎖存使能信號被設置為第一邏輯值時禁用鎖存器電路的鎖存反饋回路。

根據本發明的第二方面，公開了一種示例性電平轉換使能鎖存器。示例性電平轉換使能鎖存器包括電平轉換器電路和鎖存器電路。電平轉換器電路用以接收第一資料輸入信號，產生並輸出第一資料輸出信號，其中第一資料輸出信號的電壓擺幅與第一資料輸入信號的電壓擺幅不同。當鎖存使能信號被設置為第一邏輯值時，鎖存器電路接收第一資料輸出信號並回應於第一資料輸出信號設置第二資料輸出信號，並當鎖存使能信號被設置為與第一邏輯值不同的第二邏輯值時，鎖存第二資料輸出信號。電平轉換器電路包括第一電晶體、第二電晶體、第一底部電晶體和第二底部電晶體。第一電晶體具有控制端，用以接收第一資料輸入信號。第二電晶體的控制端被佈置為接收作為第一資料輸入信號的反相的第二資料輸入信號。第一底部電晶體具有耦接第一電晶體的第一連接端的第一連接端以及耦接參考電壓的第二連接端，其中當鎖存使能信號被設置為第一邏輯值時，第一底部電晶體導通，當鎖存使能信號被設置為第二邏輯值時第一底部電晶體截止。第二底部電晶體具有耦接第二電晶體的第一連接端的第一連接端以及耦接參考電壓的第二連接端，其中當鎖存使能信號被設置為第一邏輯值時，第二底部電晶體導通，當鎖存使能信號被設置為第二邏輯值時第二底部電晶體截止。第二電晶體的第二連接端用以輸出第一資料輸出信號。

根據本發明的第三方面，公開了一種示例性電平轉換使能鎖存器。示例性電平轉換使能鎖存器包括電平轉換器電路和鎖存器電路。電平轉換器電路用以接收第一資料輸入信號，產生並輸出第一資料輸出信號，其中第一資料輸出信號的電壓擺幅與第一資料輸入信號的電壓擺幅不同。當鎖存使能信號被設置為第一邏輯值時，鎖存器電路接收第一資料輸出信號並回應於第一資料輸出信號設置第二資料輸出信號，當鎖存器使能信號被設置為不同於第一邏輯值的第二邏輯值時，鎖存第二資料輸出信號。電平轉換器電路包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體和第七電晶體。第一電晶體具有控制端，用以接收第一資料輸入信號。第二電晶體具有控制端耦接第一電晶體的控制端以及第一連接端耦接第一電晶體的連接端。第三電晶體具有連接端，用以輸出第一資料輸出信號。第四電晶體具有控制端耦接第三電晶體的控制端以及其第一連接端耦接第三電晶體的連接端。第五電晶體具有耦接第三電晶體的連接端的控制端、耦接第二電晶體的第二連接端的第一連接端以及耦接參考電壓的第二連接端。第六電晶體具有耦接第一電晶體的連接端的控制端、耦接第四電晶體的第二連接端的第一連接端以及耦接參考電壓的第二連接端。第七電晶體的第一連接端耦接第四電晶體的第二連接端以及第二連接端耦接參考電壓，其中當鎖存使能信號被設置為第一邏輯值時，第七電晶體截止，當鎖存使能信號被設置為第二邏輯值值時，第七電晶體導通。鎖存器電路包括多工器。多工器的第一輸入節點用於接收鎖存器電路的內部信號，第二輸入節點用於接收與第一資料輸入信號反相的第二資料輸入信號，以及輸出節點用於輸出多工器輸出信號至第三電晶體的控制端和第四電晶體的控制端，其中當鎖存使能信號被設置為第二邏輯值時，多工器選擇內部信號作為多工器輸出信號，並且當鎖存使能信號被設置為第一邏輯值時，多工器選擇第二資料輸入信號作為多工器輸出信號。

本發明的電平轉換使能鎖存器能夠處理不同電源域之間的資料傳送和鎖存。

在閱讀了在各個附圖和附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的將對本領域習知技藝者變得顯而易見。

在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可以會用不同的名詞來稱呼同一元件。本說明書及申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的“包含”是開放式的用語，故應解釋成“包含但不限定於”。此外，“耦接”一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。

以下描述是為了說明本發明的一般原理，不應被理解為限制性的。本發明的範圍應通過參考所附申請專利範圍來確定。

第1圖是例示根據本發明實施例的所提出的電平轉換使能鎖存器的基本架構的示意圖。電平轉換使能鎖存器(level converting enable latch，標記為“LCE_Latch”)100包括電平轉換器電路102和鎖存器電路104。應注意，電平轉換使能鎖存器100還可以包括額外的電路元件，視實際設計而定。電平轉換使能鎖存器100從第一電源域（例如，具有電源電壓VDD1的掉電域10）中的邏輯電路接收資料輸入信號I，並產生資料輸出信號Q至第二電源域（例如，具有電源電壓VDD2的AON域20）中邏輯電路。舉例來說，電平轉換器電路102由電源電壓VDD2供電，從掉電域10中的邏輯電路接收資料輸入信號I（也可稱為第一資料輸入信號），並根據資料輸入信號I產生資料輸出信號I _LS（也可稱為第一資料輸出信號）。具體而言，電平轉換器電路102用於轉換電源電壓VDD1與VDD2之間的電壓差，使得電平轉換器電路102的資料輸入信號I具有電壓擺幅 (VDD1-VSS) 以及電平轉換器電路102的資料輸出信號I _LS具有電壓擺幅 (VDD2-VSS)，其中VSS為接地電壓。鎖存器電路104由電源電壓VDD2供電。鎖存器電路104用於從電平轉換器電路102接收資料輸出信號I _LS，並且當鎖存使能信號E被設置為第一邏輯值時回應於接收到的資料輸出信號I _LS來設置資料輸出信號Q（也可稱為第二資料輸出信號），並且鎖存器電路104進一步用於當鎖存使能信號E被設置為不同於第一邏輯值的第二邏輯值時，將資料輸出信號Q鎖存。換言之，當鎖存使能信號E被設置為第一邏輯值時，資料輸出信號Q可隨資料輸入信號I變化，而當鎖存使能信號E被設置為第二邏輯值時，資料輸出信號Q將保持當鎖存使能信號E從第一邏輯值轉變到第二邏輯值時從資料輸入信號I獲得的邏輯值。

在一些實施例中，鎖存器電路104可具有鎖存反饋回路，在鎖存使能信號E的控制下該鎖存反饋回路可以被選擇性地啟用或禁用。在一些實施例中，電平轉換器電路102的最初用於靜電放電（electrostatic discharge，ESD）保護的底部電晶體（footer transistors）可以被重複使用，以禁用交叉耦合功能（cross-coupled function）。由於電平轉換器電路102的底部電晶體被重複使用，因而可以減少電平轉換使能鎖存器100的電晶體數量，從而使得電平轉換使能鎖存器100具有較低的動態功率。在一些實施例中，電平轉換器電路102的准反相器（quasi-inverter）可以被重新用作鎖存反饋反相器。由於電平轉換器電路102的准反相器被重複使用，電平轉換使能鎖存器100的電晶體數量可以減少，從而使電平轉換使能鎖存器100具有較低的動態功耗。另外，由於電平轉換器電路102的准反相器被重新用作位於VDD2和VSS之間的洩漏路徑（leakage path）處的鎖存反饋反相器，因而在VDD1掉電情形下可以減少鎖存洩漏功率。下面參照附圖描述所提出的電平轉換使能鎖存器100的細節。

第2圖是根據本發明實施例的第一電平轉換使能鎖存器設計的電路示意圖。電平轉換使能鎖存器200遵循如第1圖所示的架構，並且包括電平轉換器電路202和鎖存器電路204。此外，電平轉換使能鎖存器200還可以包括信號產生電路206和208，信號產生電路206和208用作緩衝器以提供更乾淨的資料輸入信號和更乾淨的鎖存使能信號。信號產生電路206根據不同的參考電壓（包括電源電壓VDD1和接地電壓VSS）操作，並且具有多個P溝道金屬氧化物半導體（P-channel metal-oxide semiconductor，PMOS）電晶體MP1、MP2和多個N溝道金屬的氧化物半導體（N-channel metal-oxide semiconductor，NMOS）電晶體MN1、MN2。在本實施例中，信號產生電路206包括由PMOS電晶體MP1和NMOS電晶體MN1組成的一個反相器以及由PMOS電晶體MP2和NMOS電晶體MN2組成的另一個反相器。因此，信號產生電路206根據由位於具有電源電壓VDD1的電源域（例如，掉電域）中邏輯電路提供的資料輸入信號I，產生資料輸入信號ib，並且還根據資料輸入信號ib，產生資料輸入信號ibb，其中所述資料輸入信號ib是資料輸入信號I的反相（inverse）信號（即，

），資料輸入信號ibb是資料輸入信號ib的反相信號（即，

）。可替換地，信號產生電路206可以被修改為省略PMOS電晶體MP2和NMOS電晶體MN2，使得資料輸入信號I和資料輸入信號I的反相信號（即，資料輸入信號ib）可以用於電平轉換器電路202。

信號產生電路208可以根據不同的參考電壓運作，這些不同的參考電壓包括另一電源域(例如，AON域)的電源電壓VDD2(VDD2≠VDD1)和接地電壓VSS，並且信號產生電路208包括多個PMOS電晶體MP3、MP4和多個NMOS電晶體MN3、MN4。在本實施例中，信號產生電路208包括由PMOS電晶體MP3和NMOS電晶體MN3組成的反相器以及由PMOS電晶體MP4和NMOS電晶體MN4組成的另一個反相器。因此，信號產生電路208根據鎖存使能信號E產生鎖存使能信號eb，並根據鎖存使能信號eb產生鎖存使能信號ebb，其中鎖存使能信號eb是鎖存使能信號E的反相(即，

)，鎖存使能信號ebb是鎖存使能信號eb的反相(即，

)。或者，可以修改信號產生電路208以省略PMOS電晶體MP4和NMOS電晶體MN4，使得鎖存器電路204可以使用鎖存使能信號E和鎖存使能信號的反相(即，鎖存使能信號eb)。

電平轉換器電路202用於接收資料輸入信號ibb，並產生和輸出資料輸出信號I _LS。在本實施例中，資料輸出信號I _LS可以看作是資料輸入信號ibb的反相信號的電平移位版本，即，資料輸入信號ib的電平移位版本。具體地，電平轉換器電路202的資料輸入信號ibb具有電壓擺幅(VDD1-VSS)，而電平轉換器電路202的資料輸出信號I _LS具有電壓擺幅(VDD2-VSS)。在本實施例中，電平轉換器電路202採用交叉耦合電平轉換器（cross-coupled level shifter）架構，因此可以支援VDD1＞VDD2和VDD1＜VDD2這兩者。如第2圖所示，電平轉換器電路202包括PMOS電晶體MP5、MP6、MP7、MP8和NMOS電晶體MN5、MN6，並且還包括可選的NMOS電晶體MN7、MN8，其中NMOS電晶體MN7、MN8作為用於ESD保護的底部電晶體（footer transistor）。

PMOS電晶體和NMOS電晶體中的每一個均具有控制端(例如，閘極端)和兩個連接端(例如，源極端和汲極端)。根據交叉耦合架構，PMOS電晶體MP5的源極端耦接電源電壓VDD2，汲極端耦接PMOS電晶體MP7的源極端，閘極端耦接NMOS電晶體MN6的汲極；PMOS電晶體MP6的源極端耦接電源電壓VDD2，汲極耦接PMOS電晶體MP8的源極端，閘極端耦接NMOS電晶體MN5的汲極端。此外，PMOS電晶體MP7的汲極端耦接NMOS電晶體MN5的汲極端，閘極端耦接NMOS電晶體MN5的閘極端。PMOS電晶體MP8的汲極端耦接於NMOS電晶體MN6的汲極端，閘極端耦接於NMOS電晶體MN6的閘極端。NMOS電晶體MN5的閘極端接收資料輸入信號ib(

)，NMOS電晶體MN6的閘極端接收資料輸入信號ibb(

)，NMOS電晶體MN5的源極端耦接NMOS電晶體MN6的源極端。NMOS電晶體MN7和MN8充當用於ESD保護的底部電晶體。NMOS電晶體MN7的汲極端耦接NMOS電晶體MN5的源極端，源極端耦接接地電壓VSS，閘極端接收高偏置電壓tieH，其中在正常模式下NMOS電晶體MN7由高偏置電壓tieH導通。NMOS電晶體MN8的汲極端耦接NMOS電晶體MN6的源極端，源極端耦接接地電壓VSS，閘極端接收高偏置電壓tieH，其中在正常模式下NMOS電晶體MN8由高偏置電壓tieH導通。

第2圖所示的電平轉換器電路202的電路設計僅用於說明目的，並不意味著對本發明的限制。在一些實施例中，電平轉換器電路202可以被修改為採用另一種交叉耦合的電平轉換器架構。第3圖是根據本發明的實施例例示由第2圖所示的電平轉換使能鎖存器200所使用的電平轉換器電路202的替代設計的示意圖。第2圖所示的電平轉換器電路202可以由第3圖所示的電平轉換器電路300代替。電平轉換器電路202和300之間的主要區別在於電平轉換器電路300沒有包含在電平轉換器電路202中包括的PMOS電晶體MP7和MP8。

如上所述，NMOS電晶體MN7和MN8充當用於ESD保護的底部電晶體。在一些實施例中，電平轉換器電路202/300可以被修改為省略NMOS電晶體MN7和MN8並且將NMOS電晶體MN5和MN6的源極端直接連接到接地電壓VSS。

資料輸出信號I _LS是資料輸入信號ibb的反相信號的電平移位版本。鎖存器電路204被設置為接收資料輸出信號I _LS，並且當鎖存使能信號E被設置為邏輯值1時回應於該資料輸出信號I _LS設置資料輸出信號Q，當鎖存使能信號E被設置為另一邏輯值0時，鎖存該資料輸出信號Q。在資料輸出信號I _LS被鎖存器電路204鎖存後，電源電壓VDD1可以被關閉以節省電力。如第2圖所示，鎖存器電路204包括多個控制電路210、212和多個反相器214、216。

控制電路210（也可稱為第二控制電路）包括多個PMOS電晶體MP9、MP10和多個NMOS電晶體MN9、MN10。PMOS電晶體MP9的源極端耦接電源電壓VDD2，閘極端接收資料輸出信號I _LS，汲極端耦接PMOS電晶體MP10的源極端。PMOS電晶體MP10的閘極端接收鎖存使能信號eb，汲極端耦接NMOS電晶體MN9的汲極端。NMOS電晶體MN9的閘極端接收鎖存使能信號ebb，源極端耦接NMOS電晶體MN10的汲極端。NMOS電晶體MN10的閘極端接收資料輸出信號I _LS，源極端耦接接地電壓VSS。

當鎖存使能信號E被設置為邏輯值1時，鎖存使能信號eb具有邏輯值0，而鎖存使能信號ebb具有邏輯值1。因此，控制電路210的PMOS電晶體MP10和NMOS電晶體MN9均導通，並且由PMOS電晶體MP9和NMOS電晶體MN9組成的反相器變為有效（active），將資料輸出信號I _LS反相以在PMOS電晶體MP10和NMOS電晶體MN9的汲極端處產生資料輸出信號IB _LS（也可稱為第二資料輸出信號），其中資料輸出信號IB _LS是資料輸出信號I _LS的反相。換言之，當鎖存使能信號E被設置為邏輯值1時，控制電路210使得能夠從資料輸出信號I _LS中得出資料輸出信號IB _LS。

當鎖存使能信號E被設置為邏輯值0時，鎖存使能信號eb具有邏輯值1，而鎖存使能信號ebb具有邏輯值0。因此，控制電路210由於PMOS電晶體MP10和NMOS電晶體MN9均截止而被禁用。換言之，當鎖存使能信號E被設定為邏輯值0時，控制電路210阻止從資料輸出信號I _LS中得出資料輸出信號IB _LS。

回應於資料輸出信號IB _LS通過反相器214和216設置資料輸出信號Q。反相器214由PMOS電晶體MP11和NMOS電晶體MN11組成，並且具有輸入節點N1用於接收資料輸出信號IB _LS。反相器216由PMOS電晶體MP12和NMOS電晶體MN12組成，並且具有輸入節點N3耦接到反相器214的輸出節點N2，以及具有輸出節點N4用於輸出資料輸出信號Q。

控制電路212（也可稱為第一控制電路）包括多個PMOS電晶體MP13、MP14和多個NMOS電晶體MN13、MN14。PMOS電晶體MP13的源極端耦接電源電壓VDD2，閘極端耦接反相器214的輸出節點N2，以及汲極端耦接PMOS電晶體MP14的源極端。PMOS電晶體MP14的閘極端接收鎖存使能信號ebb，汲極端耦接NMOS電晶體MN13的汲極端。NMOS電晶體MN13的閘極端接收鎖存使能信號eb，源極端耦接NMOS電晶體MN14的汲極端。NMOS電晶體MN14的閘極端耦接反相器214的輸出節點N2，源極端耦接接地電壓VSS。

當鎖存使能信號E被設置為邏輯值1時，鎖存使能信號eb具有邏輯值0，而鎖存使能信號ebb具有邏輯值1。因此，由於PMOS電晶體MP14和NMOS電晶體MN13都截止，控制電路212禁用鎖存反饋回路215。當鎖存使能信號E被設置為邏輯值0時，鎖存使能信號eb具有邏輯值1，而鎖存使能信號ebb具有邏輯值0。因此，由於PMOS電晶體MP14和NMOS電晶體MN13都被導通，控制電路212使能（啟用）鎖存反饋回路215，並且控制電路212還具有一個有效的反相器（由PMOS電晶體MP13和NMOS電晶體MN14組成），用於將反相器214的輸出信號反相以設置反相器214的輸入信號（即，資料輸出信號IB _LS)。

在本實施例中，鎖存器電路204是高使能（high-enable）類型的鎖存器。當E＝ebb＝1且eb＝0時，鎖存反饋回路215被切斷，控制電路210通過將資料輸出信號I _LS(其為電平轉換器電路202的輸出)反相來設置反相器214的輸入信號，從而通過控制電路210和反相器214和216，可以回應於資料輸出信號I _LS來設置資料輸出信號Q。當E=ebb=0和eb=1時，控制電路210阻止反相器214的輸入信號受到電平轉換器電路202的影響，且鎖存反饋回路215被使能，使得通過控制電路212以及反相器214和216資料輸出信號Q被鎖存。

第4圖是例示根據本發明實施例的高使能類型鎖存器的操作場景的示意圖。在鎖存使能信號E被設置為邏輯值1的期間，回應於資料輸入信號I而設置資料輸出信號Q。在鎖存使能信號E被設置為邏輯值0期間，資料輸出信號Q被鎖存，而不管資料輸入信號I如何。由於資料輸出信號Q被鎖存，因此掉電域的電源電壓VDD1可以被關閉以節省電力。

第5圖是根據本發明實施例的第二電平轉換使能鎖存器設計的電路圖。電平轉換使能鎖存器500遵循第1圖所示的架構。電平轉換使能鎖存器500和200的主要區別在於，鎖存器電路504中控制電路510的PMOS電晶體MP10的閘極端用於接收鎖存使能信號ebb，鎖存器電路504中控制電路510的NMOS電晶體MN9的閘極端用於接收鎖存使能信號eb，鎖存器電路504中控制電路512的PMOS電晶體MP14的閘極端接收鎖存使能信號eb，以及鎖存器電路504中控制電路512的NMOS電晶體MN13的閘極端接收鎖存使能信號ebb。

在本實施例中，鎖存器電路504是低使能（low-enable）類型鎖存器。當E＝ebb＝0且eb＝1時，鎖存反饋回路215被斷開，控制電路510通過將資料輸出信號I _LS(其為電平轉換器電路202的輸出)反相來設置反相器214的輸入信號，從而通過控制電路510和反相器214、216，回應於資料輸出信號I _LS來設置資料輸出信號Q。當E=ebb=1和eb=0時，控制電路510阻止反相器214的輸入信號受到電平轉換器電路202的影響，且鎖存反饋回路215被使能，使得資料輸出信號Q通過控制電路512和反相器214、216被鎖存。

第6圖是例示根據本發明實施例的低使能類型鎖存器的操作場景的示意圖。在鎖存使能信號E被設置為邏輯值0的時間段內，回應於資料輸入信號I而設置資料輸出信號Q。在鎖存使能信號E被設置為邏輯值1的時間段內，資料輸出信號Q被鎖存，而不管資料輸入信號I如何。由於資料輸出信號Q被鎖存，因此掉電域的電源電壓VDD1可以被關閉以節省電力。

第7圖是根據本發明實施例的第三電平轉換使能鎖存器設計的電路示意圖。電平轉換使能鎖存器700遵循第1圖所示的架構，並且包括電平轉換器電路702和鎖存器電路704。此外，電平轉換使能鎖存器700還可以包括上述信號產生電路206和208，其中信號產生電路206和208作為緩衝器提供更乾淨的資料輸入信號和更乾淨的鎖存使能信號。然而，這並不意味著對本發明的限制。或者，信號產生電路206可以被修改為省略PMOS電晶體MP2和NMOS電晶體MN2，使得電平轉換器電路702可以使用資料輸入信號I和資料輸入信號I的反相信號(即，資料輸入信號ib)。類似地，信號產生電路208可以被修改為省略PMOS電晶體MP4和NMOS電晶體MN4，使得鎖存器電路704可以使用鎖存使能信號E和鎖存使能信號E的反相信號(即，鎖存使能信號eb)，並且電平轉換器電路702可以使用鎖存使能信號E。

電平轉換器電路702用於接收資料輸入信號ibb，並產生和輸出資料輸出信號I _LS。在本實施例中，資料輸出信號I _LS可視為資料輸入信號ibb的電平移位版本。具體地，電平轉換器電路702的資料輸入信號ibb具有電壓擺幅(VDD1-VSS)，而電平轉換器電路702的資料輸出信號I _LS的電壓擺幅為(VDD2-VSS)。在本實施例中，電平轉換器電路702採用交叉耦合的電平轉換器架構，因此可以支援VDD1＞VDD2和VDD1＜VDD2兩者。如第7圖所示，電平轉換器電路702包括PMOS電晶體MP5、MP6、MP7、MP8、MP15和NMOS電晶體MN5、MN6、MN7、MN8，其中NMOS電晶體MN7和MN8可以充當用於ESD保護的底部電晶體。電平轉換器電路702和202的主要區別在於，資料輸入信號ibb由PMOS電晶體MP7和NMOS電晶體MN5的閘極端接收，資料輸入信號ib由PMOS電晶體MP8和NMOS電晶體MN6的閘極端接收，鎖存使能信號ebb由NMOS電晶體MN7、MN8的閘極端接收。附加的PMOS電晶體MP15的源極端耦接電源電壓VDD2，汲極端耦接NMOS電晶體MN5的汲極端，以及閘極端接收鎖存使能信號ebb。

當鎖存使能信號E被設置為邏輯值1時，鎖存使能信號ebb具有邏輯值1。因此，PMOS電晶體MP15截止（turn off）並且NMOS電晶體MN7和MN8導通，從而使得電平轉換器電路702正常工作，對資料輸入信號ibb進行電平移位以設置資料輸出信號I _LS。然而，當鎖存使能信號E設置為邏輯值0時，鎖存使能信號ebb的邏輯值為0。因此，NMOS電晶體MN7和MN8截止，從而禁用電平轉換器電路702的指定的電平移位功能。此外，為了防止在NMOS電晶體MN7和MN8截止的情況下，電平轉換器電路702的未知狀態導致洩漏，PMOS電晶體MP15導通，以將電源電壓VDD2耦接到一個交叉耦合路徑。換言之，PMOS電晶體MP15受鎖存使能信號ebb控制以減少洩漏。

更具體地，NMOS電晶體MN7和MN8(其最初充當用於ESD保護的底部電晶體)可被重新使用以代替第2圖中所示的控制電路210。因此，可以通過從鎖存器電路204中去除控制電路210來獲得鎖存器電路704，使得當鎖存反饋回路215被控制電路212禁用時，電平轉換器電路702輸出的資料輸出信號I _LS被反相器214的輸入節點N1接收，當鎖存反饋回路215被控制電路212使能時，通過將反相器214的輸出信號反相來設置電平轉換器電路702輸出的資料輸出信號I _LS。特別地，當鎖存使能信號E被設置為邏輯值1時，鎖存使能信號eb具有邏輯值0，而鎖存使能信號ebb具有邏輯值1。因此，由於PMOS電晶體MP14和NMOS電晶體MN13兩者均被截止，控制電路212禁用鎖存反饋回路215。當鎖存使能信號E設置為邏輯值0時，鎖存使能信號eb具有邏輯值1，而鎖存使能信號ebb具有邏輯值0。因此，由於PMOS電晶體MP14和NMOS電晶體MN13兩者都導通，控制電路212使能鎖存反饋回路215，並使得反相器（由PMOS電晶體MP13和NMOS電晶體MN14組成，用於將反相器214的輸出信號反相）設置反相器214的輸入信號（即，資料輸出信號I _LS)。

第7圖所示的電平轉換器電路702的電路設計僅用於說明目的，並不意味著對本發明的限制。在一些實施例中，可以修改電平轉換器電路702為採用另一種交叉耦合的電平轉換器架構。第8圖是根據本發明的實施例說明第7圖中所示的電平轉換使能鎖存器700所使用的電平轉換器電路702的替代設計的圖。第7圖所示的電平轉換器電路702可以替換為第8圖所示的電平轉換器電路800。電平轉換器電路702和800之間的主要區別在於電平轉換器電路800不包括電平轉換器電路702中的PMOS電晶體MP7和MP8。

在該實施例中，鎖存器電路704是高使能（high-enable）類型鎖存器。當E=ebb=1且eb=0時，鎖存反饋回路215關斷，底部電晶體MN7、MN8導通，使得電平轉換器電路702正常工作，以產生並輸出資料輸出信號I _LS，並且通過反相器214和216回應資料輸出信號I _LS設置資料輸出信號Q。當E=ebb=0和eb=1時，底部電晶體MN7和MN8截止以禁用交叉耦合功能，並且鎖存反饋回路215被使能，使得資料輸出信號Q通過控制電路212以及反相器214和216被鎖存。

如第4圖所示，在鎖存使能信號E被設置為邏輯值1期間，回應於資料輸入信號I來設置資料輸出信號Q；並且在鎖存使能信號E被設置為邏輯值0期間，資料輸出信號Q被鎖存，而不管資料輸入信號I如何。由於資料輸出信號Q被鎖存，因此掉電域的電源電壓VDD1可以關閉以節省電量。

第9圖是根據本發明實施例的第四電平轉換使能鎖存設計的電路圖。電平轉換使能鎖存器900遵循第1圖所示的架構。電平轉換使能鎖存器900和700的主要區別在於，鎖存使能信號eb由電平轉換器電路902中的NMOS電晶體MN7和MN8以及PMOS電晶體MP15的閘極端接收，鎖存器電路904的控制電路512的PMOS電晶體MP14的閘極端被佈置為接收鎖存使能信號eb，並且鎖存器電路904使用的控制電路512的NMOS電晶體MN13的閘極端被佈置為接收鎖存使能信號ebb。

第9圖所示的電平轉換器電路902的電路設計僅用於說明目的，並不意味著對本發明的限制。在一些實施例中，可以修改電平轉換器電路902為採用另一種交叉耦合的電平轉換器架構。第10圖是根據本發明的實施例說明第9圖中所示的電平轉換使能鎖存器900中的電平轉換器電路902的替代設計的示意圖。第9圖所示的電平轉換器電路902可以替換為第10圖所示的電平轉換器電路1000。電平轉換器電路902和1000之間的主要區別在於電平轉換器電路1000沒有包括電平轉換器電路902中的PMOS電晶體MP7和MP8。

在該實施例中，鎖存器電路904是低使能（low-enable）類型鎖存器。當E＝ebb＝0且eb＝1時，鎖存反饋回路215關斷，底部電晶體MN7、MN9導通，使得電平轉換器電路902正常工作以產生並輸出資料輸出信號I _LS，並且回應於資料輸出信號I _LS通過反相器214和216設置資料輸出信號Q。當E=ebb=1和eb=0時，底部電晶體MN7和MN8截止以禁用交叉耦合功能，並且鎖存反饋回路215被使能，使得資料輸出信號Q通過控制電路512以及反相器214和216被鎖存。

如第6圖所示，在鎖存使能信號E被設置為邏輯值0期間，回應於資料輸入信號I而設置資料輸出信號Q；並且在鎖存使能信號E被設置為邏輯值1期間，資料輸出信號Q被鎖存，而不管資料輸入信號I如何。由於資料輸出信號Q被鎖存，因此掉電域電源VDD1可以關閉以節省電量。

第11圖是根據本發明實施例的第五電平轉換使能鎖存器設計的電路示意圖。電平轉換使能鎖存器1100遵循第1圖所示的架構，並包括電平轉換器電路1102和鎖存器電路1104。此外，電平轉換使能鎖存器1100還可以包括前述的信號產生電路206和208，它們作為緩衝器提供更乾淨的資料輸入信號和更乾淨的鎖存使能信號。然而，這並不意味著對本發明的限制。或者，可以修改信號產生電路206以省略PMOS電晶體MP2和NMOS電晶體MN2，使得電平轉換器電路1102和鎖存器電路1104可以使用資料輸入信號I和資料輸入信號I的反相(即資料輸入信號ib)。另外，信號產生電路208可以省略，使得鎖存使能信號E可以直接被電平轉換器電路1102和鎖存器電路1104使用。

電平轉換器電路1102用於接收資料輸入信號ibb，產生並輸出資料輸出信號I _LS。在本實施例中，資料輸出信號I _LS可視為資料輸入信號ibb的電平移位版本。具體地，電平轉換器電路1102的資料輸入信號ibb具有(VDD1-VSS)的電壓擺幅，而電平轉換器電路1102的資料輸出信號I _LS具有(VDD2-VSS)的電壓擺幅。在本實施例中，電平轉換器電路1102採用交叉耦合的電平轉換器架構，因此可以支援VDD1＞VDD2和VDD1＜VDD2兩者。電平轉換器電路1102和202的主要區別在於資料輸入信號ibb由PMOS電晶體MP7和NMOS電晶體MN5的閘極端接收，多工器的輸出M_OUT由PMOS電晶體MP8和NMOS電晶體MN6的閘極端接收，額外的PMOS電晶體MP16的源極端耦接電源電壓VDD2、汲極端耦接PMOS電晶體MP8的源極端、閘極端用以接收鎖存使能信號ebb。

應當注意，NMOS電晶體MN7和MN8充當用於ESD保護的底部電晶體。在一些實施例中，可以修改電平轉換器電路1102以省略NMOS電晶體MN7和MN8並且將NMOS電晶體MN5和MN6的源極端直接耦接到地電壓VSS。

鎖存器電路1104包括多工器(MUX) 1106和前述的反相器214和216。多工器1106具有一個輸入節點N5，輸入節點N5耦接到反相器214的輸出節點N2並被佈置為接收鎖存器電路1104的內部信號preQ。

多工器1106還具有另一輸入節點N6，其佈置為接收資料輸入信號ib。多工器1106具有輸出節點N7，其被佈置為輸出多工器輸出信號M_OUT。多工器1106被由鎖存使能信號ebb設置的選擇信號所控制。也就是說，多工器1106參考鎖存使能信號ebb，以選擇內部信號preQ和資料輸入信號ib之一作為多工器輸出信號M_OUT。

當鎖存使能信號E被設置為邏輯值1時，鎖存使能信號ebb具有邏輯值1。因此，PMOS電晶體MP16截止並且多工器1106選擇資料輸入信號ib作為多工器輸出信號M_OUT(即M_OUT＝ib)，使得電平轉換器電路1102正常工作。換言之，多工器1106作為控制電路，當鎖存使能信號E被設置為邏輯值1時，禁用鎖存反饋回路215。電平轉換器電路1102的操作與電平轉換器電路702類似，其中資料輸出信號I _LS可視為資料輸入信號ibb的電平移位版本，回應於資料輸出信號I _LS通過反相器214和216設置資料輸出信號Q。

當鎖存使能信號E設置為邏輯值0時，鎖存使能信號ebb具有邏輯值0。因此，PMOS電晶體MP16導通，多工器1106選擇內部信號preQ作為多工器輸出信號 M_OUT（即，M_OUT = preQ）。換言之，多工器1106作為控制電路，當鎖存使能信號E被設置為邏輯值0時，該控制電路使能鎖存反饋回路215。此外，電平轉換器電路1102具有准反相器（quasi-inverter）（其由 PMOS 電晶體 MP8 和 NMOS 電晶體 MN6 組成），該准反相器可在 PMOS 電晶體 MP16 導通時重複使用。具體而言，當PMOS電晶體MP16導通時，准反相器(由PMOS電晶體MP8和NMOS電晶體MN6組成)變成鎖存反饋反相器（latch feedback inverter），其通過將多工器輸出信號M_OUT (M_OUT = preQ)反相來設置反相器214的輸入信號(即，資料輸出信號I _LS)。

在本實施例中，鎖存器電路1104是高使能類型鎖存器。當E=ebb=1時，PMOS管MP16截止，多工器1106選擇資料輸入信號ib作為多工器輸出信號M_OUT，使得鎖存反饋回路215斷開，電平轉換器電路702正常工作以產生並輸出資料輸出信號I _LS，回應資料輸出信號I _LS並通過反相器214和216來設置資料輸出信號Q。當E=ebb=0時，PMOS電晶體MP16導通，多工器1106選擇鎖存器電路1104的內部信號preQ作為多工器輸出信號M_OUT，使得鎖存反饋回路215被使能，電平轉換器電路1102的准反相器成為鎖存反饋反相器，資料輸出信號Q通過多工器1106、電平轉換器電路1102的准反相器以及反相器214和216而被鎖存。

如第4圖所示，在鎖存使能信號E被設置為邏輯值1期間，回應於資料輸入信號I而設置資料輸出信號Q；並且在鎖存使能信號E被設置為邏輯值0期間，資料輸出信號Q被鎖存，而不管資料輸入信號I如何。由於資料輸出信號Q被鎖存，因此掉電域的電源VDD1可以被關閉以節省電量。

第12圖是根據本發明實施例的第六電平轉換使能鎖存器設計的電路圖。電平轉換使能鎖存器1200遵循第1圖所示的架構。電平轉換使能鎖存器1200與1100的主要區別在於，電平轉換器電路1202的PMOS電晶體MP16的閘極端用以接收鎖存使能信號eb，鎖存器電路1204的多工器1206被設置為當鎖存使能信號ebb被設置為邏輯值0時，選擇資料輸入信號ib作為多工器輸出信號M_OUT，並且當鎖存使能信號ebb被設置為邏輯值1時，選擇鎖存器電路1204的內部信號preQ作為多工器輸出信號M_OUT。

在本實施例中，鎖存器電路1204是低使能類型鎖存器。當E=ebb=0且eb=1時，PMOS管MP16截止，多工器1106選擇資料輸入信號ib作為多工器輸出信號M_OUT，使得鎖存反饋回路215斷開，電平轉換器電路702正常工作以產生並輸出資料輸出信號I _LS，回應資料輸出信號I _LS並通過反相器214和216設置資料輸出信號Q。當 E=ebb=1且eb=0時，PMOS電晶體MP16導通，多工器1106選擇鎖存器電路1104的內部信號preQ作為多工器輸出信號M_OUT，使得鎖存器反饋回路215被使能，電平轉換器電路1102的准反相器成為鎖存反饋反相器，資料輸出信號Q通過多工器1106、電平轉換器電路1102的准反相器、反相器214和216被鎖存。

如第6圖所示，在鎖存使能信號E被設置為邏輯值0期間，回應於資料輸入信號I而設置資料輸出信號Q；並且在鎖存使能信號E被設置為邏輯值1期間，資料輸出信號Q被鎖存，而不管資料輸入信號I如何。由於資料輸出信號Q被鎖存，因此掉電域的電源VDD1可以關閉以節省電量。

本領域習知技藝者將容易地認識到，在保留本發明的教導的同時，可以對裝置和方法進行多種修改和改變。因此，上述公開應被解釋為僅受所附申請專利範圍的範圍和界限的限制。

100, 200, 500, 700, 900, 1100, 1200:電平轉換使能鎖存器 102,202,300, 702, 800, 902, 1000, 1102, 1202:電平轉換器電路 104,204, 504, 704, 904, 1104, 1204:鎖存器電路 10:掉電域 20:AON域 206, 208:信號產生電路 210, 212, 510, 512:控制電路 214, 216:反相器 215:鎖存反饋回路 1106, 1206:多工器

在附圖的圖中，通過示例而非限制的方式示出了本發明，在附圖中，相似的附圖標記指示相似的元件。當結合某實施例描述特定的特徵、結構或特性時，應當認為，結合其他實施例來實現這樣的特徵、結構或特性屬於本領域習知技藝者的知識範圍，不論是否沒有明確指示。第1圖是例示根據本發明實施例的所提出的電平轉換使能鎖存器的基本架構的示意圖。第2圖是根據本發明實施例的第一電平轉換使能鎖存器設計的電路示意圖。第3圖是根據本發明的實施例例示由第2圖所示的電平轉換使能鎖存器200所使用的電平轉換器電路的替代設計的示意圖。第4圖是例示根據本發明實施例的高使能類型鎖存器的操作場景的示意圖。第5圖是根據本發明實施例的第二電平轉換使能鎖存器設計的電路圖。第6圖是例示根據本發明實施例的低使能類型鎖存器的操作場景的示意圖。第7圖是根據本發明實施例的第三電平轉換使能鎖存器設計的電路示意圖。第8圖是根據本發明的實施例說明第7圖中所示的電平轉換使能鎖存器所使用的電平轉換器電路的替代設計的圖。第9圖是根據本發明實施例的第四電平轉換使能鎖存設計的電路圖。第10圖是根據本發明的實施例說明第9圖中所示的電平轉換使能鎖存器中的電平轉換器電路的替代設計的示意圖。第11圖是根據本發明實施例的第五電平轉換使能鎖存器設計的電路示意圖。第12圖是根據本發明實施例的第六電平轉換使能鎖存器設計的電路圖。

200:電平轉換使能鎖存器

202:電平轉換器電路

204:鎖存器電路

206,208:信號產生電路

210,212:控制電路

214,216:反相器

215:鎖存反饋回路

Claims

一種電平轉換使能鎖存器，包括：電平轉換器電路，用於接收第一資料輸入信號，產生並輸出第一資料輸出信號，其中所述第一資料輸出信號的電壓擺幅與所述第一資料輸入信號的電壓擺幅不同；以及鎖存器電路，用於當鎖存使能信號被設置為第一邏輯值時，接收所述第一資料輸出信號並回應於所述第一資料輸出信號來設置第二資料輸出信號，以及當所述鎖存使能信號被設置為與所述第一邏輯值不同的第二邏輯值時，鎖存所述第二資料輸出信號，其中所述鎖存器電路包括：第一控制電路，用於當所述鎖存使能信號被設置為所述第二邏輯值時，使能所述鎖存器電路的鎖存反饋回路，以及當所述鎖存使能信號被設置為所述第一邏輯值時，禁用所述鎖存器電路的所述鎖存反饋回路。
如請求項1之電平轉換使能鎖存器，其中所述電平轉換器電路採用交叉耦合的電平轉換器架構。
如請求項1之電平轉換使能鎖存器，其中當所述鎖存使能信號被設置為所述第一邏輯值時，從所述第一資料輸出信號匯出的第二資料輸入信號用於設置所述第二資料輸出信號，並且所述鎖存器電路進一步包括：第二控制電路，當所述鎖存使能信號被設置為所述第一邏輯值時，使得從所述第一資料輸出信號得出所述第二資料輸入信號，並且當所述鎖存使能信號被設置為所述第二邏輯值時，阻止從所述第一資料輸出信號得出所述第二資料輸入信號。
如請求項3之電平轉換使能鎖存器，其中，當所述鎖存使能信號被設置為所述第一邏輯值時，所述第二控制電路還用作反相器，用於將所述第一資料輸出信號反相以產生並輸出所述第二資料輸入信號。
如請求項3之電平轉換使能鎖存器，其中該鎖存器電路還包括：反相器，所述反相器的輸入節點耦接所述第一控制電路的輸出節點，所述反相器的輸出節點耦接所述第一控制電路的輸入節點；其中，當所述鎖存使能信號被設置為所述第二邏輯值時，所述第一控制電路還用作另一反相器，用於將所述反相器的輸出信號反相以設置所述反相器的輸入信號。
如請求項5之電平轉換使能鎖存器，其中當所述鎖存使能信號被設置為所述第一邏輯值時，所述反相器的輸入節點還被設置為接收所述第二資料輸入信號。
如請求項1之電平轉換使能鎖存器，其中所述電平轉換器電路包括：第一電晶體，其控制端用以接收所述第一資料輸入信號；第二電晶體，其控制端用以接收第二資料輸入信號，所述第二資料輸入信號是所述第一資料輸入信號的反相；第一底部電晶體，其第一連接端耦接到所述第一電晶體的第一連接端，其第二連接端耦接參考電壓，其中當所述鎖存使能信號被設置為所述第一邏輯值時，所述第一底部電晶體導通，當所述鎖存使能信號被設置為第二邏輯值時，所述第一底部電晶體截止；以及第二底部電晶體，其第一連接端耦接所述第二電晶體的第一連接端，其第二連接端耦接所述參考電壓，其中當所述鎖存使能信號被設置為所述第一邏輯值時，所述第二底部電晶體導通，當所述鎖存使能信號被設置為所述第二邏輯值時，所述第二底部電晶體截止；其中，在所述第二電晶體的第二連接端處輸出所述第一資料輸出信號。
如請求項7之電平轉換使能鎖存器，其中所述電平轉換器電路還包括：第三電晶體，其控制端耦接所述第二電晶體的第二連接端；第四電晶體，其控制端耦接所述第一電晶體的第二連接端；以及第五電晶體，其第一連接端耦接到另一參考電壓，其第二連接端耦接到所述第一電晶體的第二連接端，其中當所述鎖存使能信號被設置為第二邏輯值時，所述第五電晶體導通，以及當所述鎖存使能信號被設置為所述第一邏輯值時，所述第五電晶體截止。
如請求項7之電平轉換使能鎖存器，其中所述鎖存器電路還包括：反相器，其輸入節點耦接到所述第一控制電路的輸出節點，其輸出節點耦接到所述第一控制電路的輸入節點；其中，當所述鎖存使能信號被設置為所述第二邏輯值時，所述第一控制電路還用作另一反相器，用於將所述反相器的輸出信號反相以設置所述反相器的輸入信號。
如請求項9之電平轉換使能鎖存器，其中當所述鎖存使能信號被設置為所述第一邏輯值時，所述反相器的輸入節點被設置為接收所述第一資料輸出信號。
如請求項1之電平轉換使能鎖存器，其中所述電平轉換器電路包括：第一電晶體，其控制端用以接收所述第一資料輸入信號；第二電晶體，其控制端耦接所述第一電晶體的控制端，其第一連接端耦接所述第一電晶體的第一連接端；第三電晶體，其第一連接端用以輸出所述第一資料輸出信號；第四電晶體，其控制端耦接所述第三電晶體的控制端，以及其第一連接端耦接所述第三電晶體的第一連接端；第五電晶體，其控制端耦接所述第三電晶體的第一連接端，其第一連接端耦接所述第二電晶體的第二連接端，其第二連接端耦接參考電壓；第六電晶體，其控制端耦接所述第一電晶體的第一連接端，其第一連接端耦接所述第四電晶體的第二連接端，以及其第二連接端耦接所述參考電壓；以及第七電晶體，其第一連接端耦接所述第四電晶體的第二連接端，以及其第二連接端耦接所述參考電壓，其中當所述鎖存使能信號被設置為所述第一邏輯值時，所述第七電晶體截止，當所述鎖存使能信號被設置為所述第二邏輯值時所述第七電晶體導通；所述第一控制電路包括：多工器，其第一輸入節點用於接收所述鎖存器電路的內部信號，其第二輸入節點用於接收第二資料輸入信號，其中所述第二資料輸入信號是所述第一資料輸入信號的反相，以及上述多工器的輸出節點用於輸出多工器輸出信號至所述第三電晶體的控制端和所述第四電晶體的控制端，其中當所述鎖存使能信號被設置為所述第二邏輯值時，所述多工器選擇所述內部信號作為所述多工器輸出信號，以及當所述鎖存使能信號被設置為所述第一邏輯值時，所述多工器選擇所述第二資料輸入信號作為所述多工器輸出信號。
如請求項11之電平轉換使能鎖存器，其中所述鎖存器電路還包括：第一反相器；以及第二反相器，其輸入節點耦接到所述第一反相器的輸出節點和所述多工器的第一輸入節點。
如請求項12之電平轉換使能鎖存器，其中所述第一反相器的輸入節點用於接收所述第一資料輸出信號。
一種電平轉換使能鎖存器，包括：電平轉換器電路，用於接收第一資料輸入信號，產生並輸出第一資料輸出信號，其中所述第一資料輸出信號的電壓擺幅與所述第一資料輸入信號的電壓擺幅不同；以及鎖存器電路，用於當鎖存使能信號被設置為第一邏輯值時，接收所述第一資料輸出信號並回應於所述第一資料輸出信號來設置第二資料輸出信號，當所述鎖存使能信號被設置為不同於所述第一邏輯值的第二邏輯值時，鎖存所述第二資料輸出信號；其中，所述電平轉換器電路包括：第一電晶體，其控制端用以接收所述第一資料輸入信號；第二電晶體，其控制端用以接收第二資料輸入信號，所述第二資料輸入信號是所述第一資料輸入信號的反相；第一底部電晶體，其第一連接端耦接所述第一電晶體的第一連接端，其第二連接端耦接參考電壓，其中當所述鎖存使能信號被設置為所述第一邏輯值時，所述第一底部電晶體導通，當所述鎖存使能信號被設置為所述第二邏輯值時所述第一底部電晶體截止；以及第二底部電晶體，其第一連接端耦接所述第二電晶體的第一連接端，以及其第二連接端耦接所述參考電壓，其中當所述鎖存使能信號被設置為所述第一邏輯值時，所述第二底部電晶體導通，當所述鎖存使能信號被設置為所述第二邏輯值時所述第二底部電晶體截止；其中，在所述第二電晶體的第二連接端處輸出所述第一資料輸出信號。
如請求項14之電平轉換使能鎖存器，其中所述電平轉換器電路還包括：第三電晶體，其控制端耦接所述第二電晶體的第二連接端；第四電晶體，其控制端耦接所述第一電晶體的第二連接端；以及第五電晶體，其第一連接端耦接到另一參考電壓，其第二連接端耦接到所述第一電晶體的第二連接端，其中當所述鎖存使能信號被設置為所述第二邏輯值時，所述第五電晶體導通，以及當所述鎖存使能信號被設置為所述第一邏輯值時，所述第五電晶體截止。
一種電平轉換使能鎖存器，包括：電平轉換器電路，用於接收第一資料輸入信號，產生並輸出第一資料輸出信號，其中所述第一資料輸出信號的電壓擺幅與所述第一資料輸入信號的電壓擺幅不同；以及鎖存器電路，當鎖存使能信號被設置為第一邏輯值時，接收所述第一資料輸出信號並回應於所述第一資料輸出信號設置第二資料輸出信號，當所述鎖存器使能信號被設置為不同於所述第一邏輯值的第二邏輯值時，鎖存所述第二資料輸出信號；其中，所述電平轉換器電路包括：第一電晶體，其控制端用以接收所述第一資料輸入信號；第二電晶體，其控制端耦接所述第一電晶體的控制端，其第一連接端耦接所述第一電晶體的第一連接端；第三電晶體，其第一連接端用以輸出所述第一資料輸出信號；第四電晶體，其控制端耦接所述第三電晶體的控制端，以及其第一連接端耦接所述第三電晶體的第一連接端；第五電晶體，其控制端耦接所述第三電晶體的第一連接端，其第一連接端耦接所述第二電晶體的第二連接端，其第二連接端耦接參考電壓；第六電晶體，其控制端耦接所述第一電晶體的第一連接端，其第一連接端耦接所述第四電晶體的第二連接端，以及其第二連接端耦接所述參考電壓；以及第七電晶體，其第一連接端耦接所述第四電晶體的第二連接端，以及其第二連接端耦接所述參考電壓，其中當所述鎖存使能信號被設置為第一邏輯值時，所述第七電晶體截止，當所述鎖存使能信號被設置為第二邏輯值值時，所述第七電晶體導通；所述鎖存器電路包括：多工器，其第一輸入節點用於接收所述鎖存器電路的內部信號，其第二輸入節點用於接收與所述第一資料輸入信號反相的第二資料輸入信號，以及其輸出節點用於輸出多工器輸出信號至所述第三電晶體的控制端和所述第四電晶體的控制端，其中當所述鎖存使能信號被設置為所述第二邏輯值時，所述多工器選擇所述內部信號作為所述多工器輸出信號，並且當所述鎖存使能信號被設置為所述第一邏輯值時，所述多工器選擇所述第二資料輸入信號作為所述多工器輸出信號。