CN114337610A - 电平转换使能锁存器 - Google Patents

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Abstract

本发明提供了一种电平转换使能锁存器，其包括电平转换器电路和锁存器电路。电平转换器电路接收第一数据输入信号，并产生第一数据输出信号，第一数据输入信号与第一数据输出信号具有不同的电压摆幅。当锁存使能信号被设置为第一逻辑值时，锁存器电路响应于第一数据输出信号设置第二数据输出信号，并当锁存使能信号被设置为与第一逻辑值不同的第二逻辑值时，锁存第二数据输出信号。锁存器电路包括第一控制电路。第一控制电路在锁存使能信号被设置为第二逻辑值时使能锁存器电路的锁存反馈回路，并在锁存使能信号被设置为第一逻辑值时禁止锁存器电路的锁存反馈回路。

Description

电平转换使能锁存器
技术领域
本发明涉及一种锁存器(latch)设计，更具体地，涉及一种电平转换使能锁存器(level converting enable latch)。
背景技术
锁存器是广泛使用的电路元件，用于临时存储来自第一逻辑电路的数据并将该数据传送到第二逻辑电路。在一些应用中，集成电路(例如，微处理器)可以具有多个电源域(power domain)，例如掉电域(power down domain)和始终开启(always-on，AON)域。掉电域的电源可以被关闭以降低功耗。一般来说，要求将基本逻辑(essential logics)设置在AON域中。考虑第一逻辑电路在掉电域中操作而第二逻辑电路在AON域中操作的情况。第一逻辑电路的数据需要在掉电域的电源被关闭之前传送到第二逻辑电路。因此，需要一种创新的锁存器设计，以便能够处理不同电源域之间的数据传送。
发明内容
因此，本发明的目的之一在于提供一种创新的电平转换使能锁存器，能够处理不同电源域之间的数据传送。
根据本发明的第一方面，公开了示例性电平转换使能锁存器。示例性电平转换使能锁存器包括电平转换器电路和锁存器电路。电平转换器电路用以接收第一数据输入信号，产生并输出第一数据输出信号，其中第一数据输出信号的电压摆幅与第一数据输入信号的电压摆幅不同。当锁存使能信号被设置为第一逻辑值时，锁存器电路接收第一数据输出信号并响应于第一数据输出信号设置第二数据输出信号，并当锁存使能信号被设置为与第一逻辑值不同的第二逻辑值时，锁存第二数据输出信号。锁存器电路包括第一控制电路。第一控制电路用以在锁存使能信号被设置为第二逻辑值时使能锁存器电路的锁存反馈回路，并在锁存使能信号被设置为第一逻辑值时禁用锁存器电路的锁存反馈回路。
根据本发明的第二方面，公开了一种示例性电平转换使能锁存器。示例性电平转换使能锁存器包括电平转换器电路和锁存器电路。电平转换器电路用以接收第一数据输入信号，产生并输出第一数据输出信号，其中第一数据输出信号的电压摆幅与第一数据输入信号的电压摆幅不同。当锁存使能信号被设置为第一逻辑值时，锁存器电路接收第一数据输出信号并响应于第一数据输出信号设置第二数据输出信号，并当锁存使能信号被设置为与第一逻辑值不同的第二逻辑值时，锁存第二数据输出信号。电平转换器电路包括第一晶体管、第二晶体管、第一底部晶体管和第二底部晶体管。第一晶体管具有控制端，用以接收第一数据输入信号。第二晶体管的控制端被布置为接收作为第一数据输入信号的反相的第二数据输入信号。第一底部晶体管具有耦接第一晶体管的第一连接端的第一连接端以及耦接参考电压的第二连接端，其中当锁存使能信号被设置为第一逻辑值时，第一底部晶体管导通，当锁存使能信号被设置为第二逻辑值时第一底部晶体管截止。第二底部晶体管具有耦接第二晶体管的第一连接端的第一连接端以及耦接参考电压的第二连接端，其中当锁存使能信号被设置为第一逻辑值时，第二底部晶体管导通，当锁存使能信号被设置为第二逻辑值时第二底部晶体管截止。第二晶体管的第二连接端用以输出第一数据输出信号。
根据本发明的第三方面，公开了一种示例性电平转换使能锁存器。示例性电平转换使能锁存器包括电平转换器电路和锁存器电路。电平转换器电路用以接收第一数据输入信号，产生并输出第一数据输出信号，其中第一数据输出信号的电压摆幅与第一数据输入信号的电压摆幅不同。当锁存使能信号被设置为第一逻辑值时，锁存器电路接收第一数据输出信号并响应于第一数据输出信号设置第二数据输出信号，当锁存器使能信号被设置为不同于第一逻辑值的第二逻辑值时，锁存第二数据输出信号。电平转换器电路包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管。第一晶体管具有控制端，用以接收第一数据输入信号。第二晶体管具有控制端耦接第一晶体管的控制端以及第一连接端耦接第一晶体管的连接端。第三晶体管具有连接端，用以输出第一数据输出信号。第四晶体管具有控制端耦接第三晶体管的控制端以及其第一连接端耦接第三晶体管的连接端。第五晶体管具有耦接第三晶体管的连接端的控制端、耦接第二晶体管的第二连接端的第一连接端以及耦接参考电压的第二连接端。第六晶体管具有耦接第一晶体管的连接端的控制端、耦接第四晶体管的第二连接端的第一连接端以及耦接参考电压的第二连接端。第七晶体管的第一连接端耦接第四晶体管的第二连接端以及第二连接端耦接参考电压，其中当锁存使能信号被设置为第一逻辑值时，第七晶体管截止，当锁存使能信号被设置为第二逻辑值值时，第七晶体管导通。锁存器电路包括多路复用器。多路复用器的第一输入节点用于接收锁存器电路的内部信号，第二输入节点用于接收与第一数据输入信号反相的第二数据输入信号，以及输出节点用于输出多路复用器输出信号至第三晶体管的控制端和第四晶体管的控制端，其中当锁存使能信号被设置为第二逻辑值时，多路复用器选择内部信号作为多路复用器输出信号，并且当锁存使能信号被设置为第一逻辑值时，多路复用器选择第二数据输入信号作为多路复用器输出信号。
本发明的电平转换使能锁存器能够处理不同电源域之间的数据传送和锁存。
在阅读了在各个附图和附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的将对本领域普通技术人员变得显而易见。
附图说明
图1是例示根据本发明实施例的所提出的电平转换使能锁存器的基本架构的示意图。
图2是根据本发明实施例的第一电平转换使能锁存器设计的电路示意图。
图3是根据本发明的实施例例示由图2所示的电平转换使能锁存器200所使用的电平转换器电路的替代设计的示意图。
图4是例示根据本发明实施例的高使能类型锁存器的操作场景的示意图。
图5是根据本发明实施例的第二电平转换使能锁存器设计的电路图。
图6是例示根据本发明实施例的低使能类型锁存器的操作场景的示意图。
图7是根据本发明实施例的第三电平转换使能锁存器设计的电路示意图。
图8是根据本发明的实施例说明图7中所示的电平转换使能锁存器所使用的电平转换器电路的替代设计的图。
图9是根据本发明实施例的第四电平转换使能锁存设计的电路图。
图10是根据本发明的实施例说明图9中所示的电平转换使能锁存器中的电平转换器电路的替代设计的示意图。
图11是根据本发明实施例的第五电平转换使能锁存器设计的电路示意图。
图12是根据本发明实施例的第六电平转换使能锁存器设计的电路图。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域一般技术人员应可理解，电子设备制造商可以会用不同的名词来称呼同一组件。本说明书及权利要求并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书及后续的权利要求当中所提及的“包括”是开放式的用语，故应解释成“包括但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置电性连接于第二装置，则代表该第一装置可直接连接于该第二装置，或通过其他装置或连接手段间接地连接至该第二装置。
以下描述是为了说明本发明的一般原理，不应被理解为限制性的。本发明的范围应通过参考所附权利要求来确定。
图1是例示根据本发明实施例的所提出的电平转换使能锁存器的基本架构的示意图。电平转换使能锁存器(level converting enable latch，标记为“LCE_Latch”)100包括电平转换器电路102和锁存器电路104。应注意，电平转换使能锁存器100还可以包括额外的电路元件，视实际设计而定。电平转换使能锁存器100从第一电源域(例如，具有电源电压VDD1的掉电域10)中的逻辑电路接收数据输入信号I，并产生数据输出信号Q至第二电源域(例如，具有电源电压VDD2的AON域20)中逻辑电路。举例来说，电平转换器电路102由电源电压VDD2供电，从掉电域10中的逻辑电路接收数据输入信号I(也可称为第一数据输入信号)，并根据数据输入信号I产生数据输出信号ILS(也可称为第一数据输出信号)。具体而言，电平转换器电路102用于转换电源电压VDD1与VDD2之间的电压差，使得电平转换器电路102的数据输入信号I具有电压摆幅(VDD1-VSS)以及电平转换器电路102的数据输出信号ILS具有电压摆幅(VDD2-VSS)，其中VSS为接地电压。锁存器电路104由电源电压VDD2供电。锁存器电路104用于从电平转换器电路102接收数据输出信号ILS，并且当锁存使能信号E被设置为第一逻辑值时响应于接收到的数据输出信号ILS来设置数据输出信号Q(也可称为第二数据输出信号)，并且锁存器电路104进一步用于当锁存使能信号E被设置为不同于第一逻辑值的第二逻辑值时，将数据输出信号Q锁存。换言之，当锁存使能信号E被设置为第一逻辑值时，数据输出信号Q可随数据输入信号I变化，而当锁存使能信号E被设置为第二逻辑值时，数据输出信号Q将保持当锁存使能信号E从第一逻辑值转变到第二逻辑值时从数据输入信号I获得的逻辑值。
在一些实施例中，锁存器电路104可具有锁存反馈回路，在锁存使能信号E的控制下该锁存反馈回路可以被选择性地启用或禁用。在一些实施例中，电平转换器电路102的最初用于静电放电(electrostatic discharge，ESD)保护的底部晶体管(footertransistors)可以被重复使用，以禁用交叉耦合功能(cross-coupled function)。由于电平转换器电路102的底部晶体管被重复使用，因而可以减少电平转换使能锁存器100的晶体管数量，从而使得电平转换使能锁存器100具有较低的动态功率。在一些实施例中，电平转换器电路102的准反相器(quasi-inverter)可以被重新用作锁存反馈反相器。由于电平转换器电路102的准反相器被重复使用，电平转换使能锁存器100的晶体管数量可以减少，从而使电平转换使能锁存器100具有较低的动态功耗。另外，由于电平转换器电路102的准反相器被重新用作位于VDD2和VSS之间的泄漏路径(leakage path)处的锁存反馈反相器，因而在VDD1掉电情形下可以减少锁存泄漏功率。下面参照附图描述所提出的电平转换使能锁存器100的细节。
图2是根据本发明实施例的第一电平转换使能锁存器设计的电路示意图。电平转换使能锁存器200遵循如图1所示的架构，并且包括电平转换器电路202和锁存器电路204。此外，电平转换使能锁存器200还可以包括信号产生电路206和208，信号产生电路206和208用作缓冲器以提供更干净的数据输入信号和更干净的锁存使能信号。信号产生电路206根据不同的参考电压(包括电源电压VDD1和接地电压VSS)操作，并且具有多个P沟道金属氧化物半导体(P-channel metal-oxide semiconductor，PMOS)晶体管MP1、MP2和多个N沟道金属的氧化物半导体(N-channel metal-oxide semiconductor，NMOS)晶体管MN1、MN2。在本实施例中，信号产生电路206包括由PMOS晶体管MP1和NMOS晶体管MN1组成的一个反相器以及由PMOS晶体管MP2和NMOS晶体管MN2组成的另一个反相器。因此，信号产生电路206根据由位于具有电源电压VDD1的电源域(例如，掉电域)中逻辑电路提供的数据输入信号I，产生数据输入信号ib，并且还根据数据输入信号ib，产生数据输入信号ibb，其中所述数据输入信号ib是数据输入信号I的反相(inverse)信号(即，
Figure BDA0003272920890000061
)，数据输入信号ibb是数据输入信号ib的反相信号(即，
Figure BDA0003272920890000062
)。可替换地，信号产生电路206可以被修改为省略PMOS晶体管MP2和NMOS晶体管MN2，使得数据输入信号I和数据输入信号I的反相信号(即，数据输入信号ib)可以用于电平转换器电路202。
信号产生电路208可以根据不同的参考电压运作，这些不同的参考电压包括另一电源域(例如，AON域)的电源电压VDD2(VDD2≠VDD1)和接地电压VSS，并且信号产生电路208包括多个PMOS晶体管MP3、MP4和多个NMOS晶体管MN3、MN4。在本实施例中，信号产生电路208包括由PMOS晶体管MP3和NMOS晶体管MN3组成的反相器以及由PMOS晶体管MP4和NMOS晶体管MN4组成的另一个反相器。因此，信号产生电路208根据锁存使能信号E产生锁存使能信号eb，并根据锁存使能信号eb产生锁存使能信号ebb，其中锁存使能信号eb是锁存使能信号E的反相(即，
Figure BDA0003272920890000071
)，锁存使能信号ebb是锁存使能信号eb的反相(即，
Figure BDA0003272920890000072
)。或者，可以修改信号产生电路208以省略PMOS晶体管MP4和NMOS晶体管MN4，使得锁存器电路204可以使用锁存使能信号E和锁存使能信号的反相(即，锁存使能信号eb)。
电平转换器电路202用于接收数据输入信号ibb，并产生和输出数据输出信号ILS。在本实施例中，数据输出信号ILS可以看作是数据输入信号ibb的反相信号的电平移位版本，即，数据输入信号ib的电平移位版本。具体地，电平转换器电路202的数据输入信号ibb具有电压摆幅(VDD1-VSS)，而电平转换器电路202的数据输出信号ILS具有电压摆幅(VDD2-VSS)。在本实施例中，电平转换器电路202采用交叉耦合电平转换器(cross-coupled levelshifter)架构，因此可以支持VDD1＞VDD2和VDD1＜VDD2这两者。如图2所示，电平转换器电路202包括PMOS晶体管MP5、MP6、MP7、MP8和NMOS晶体管MN5、MN6，并且还包括可选的NMOS晶体管MN7、MN8，其中NMOS晶体管MN7、MN8作为用于ESD保护的底部晶体管(footertransistor)。
PMOS晶体管和NMOS晶体管中的每一个均具有控制端(例如，栅极端)和两个连接端(例如，源极端和漏极端)。根据交叉耦合架构，PMOS晶体管MP5的源极端耦接电源电压VDD2，漏极端耦接PMOS晶体管MP7的源极端，栅极端耦接NMOS晶体管MN6的漏极；PMOS晶体管MP6的源极耦接电源电压VDD2，漏极耦接PMOS晶体管MP8的源极，栅极耦接NMOS晶体管MN5的漏极。此外，PMOS晶体管MP7的漏极端耦接NMOS晶体管MN5的漏极端，栅极端耦接NMOS晶体管MN5的栅极端。PMOS晶体管MP8的漏极端耦接于NMOS晶体管MN6的漏极端，栅极端耦接于NMOS晶体管MN6的栅极端。NMOS晶体管MN5的栅极端接收数据输入信号
Figure BDA0003272920890000081
NMOS晶体管MN6的栅极端接收数据输入信号ibb(ibb＝I)，NMOS晶体管MN5的源极端耦接NMOS晶体管MN6的源极端。NMOS晶体管MN7和MN8充当用于ESD保护的底部晶体管。NMOS晶体管MN7的漏极端耦接NMOS晶体管MN5的源极端，源极端耦接接地电压VSS，栅极端接收高偏置电压tieH，其中在正常模式下NMOS晶体管MN7由高偏置电压tieH导通。NMOS晶体管MN8的漏极端耦接NMOS晶体管MN6的源极端，源极端耦接接地电压VSS，栅极端接收高偏置电压tieH，其中在正常模式下NMOS晶体管MN8由高偏置电压tieH导通。
图2所示的电平转换器电路202的电路设计仅用于说明目的，并不意味着对本发明的限制。在一些实施例中，电平转换器电路202可以被修改为采用另一种交叉耦合的电平转换器架构。图3是根据本发明的实施例例示由图2所示的电平转换使能锁存器200所使用的电平转换器电路202的替代设计的示意图。图2所示的电平转换器电路202可以由图3所示的电平转换器电路300代替。电平转换器电路202和300之间的主要区别在于电平转换器电路300没有包含在电平转换器电路202中包括的PMOS晶体管MP7和MP8。
如上所述，NMOS晶体管MN7和MN8充当用于ESD保护的底部晶体管。在一些实施例中，电平转换器电路202/300可以被修改为省略NMOS晶体管MN7和MN8并且将NMOS晶体管MN5和MN6的源极端直接连接到接地电压VSS。
数据输出信号ILS是数据输入信号ibb的反相信号的电平移位版本。锁存器电路204被设置为接收数据输出信号ILS，并且当锁存使能信号E被设置为逻辑值1时响应于该数据输出信号ILS设置数据输出信号Q，当锁存使能信号E被设置为另一逻辑值0时，锁存该数据输出信号Q。在数据输出信号ILS被锁存器电路204锁存后，电源电压VDD1可以被关闭以节省电力。如图2所示，锁存器电路204包括多个控制电路210、212和多个反相器214、216。
控制电路210(也可称为第二控制电路)包括多个PMOS晶体管MP9、MP10和多个NMOS晶体管MN9、MN10。PMOS晶体管MP9的源极端耦接电源电压VDD2，栅极端接收数据输出信号ILS，漏极端耦接PMOS晶体管MP10的源极端。PMOS晶体管MP10的栅极端接收锁存使能信号eb，漏极端耦接NMOS晶体管MN9的漏极端。NMOS晶体管MN9的栅极端接收锁存使能信号ebb，源极端耦接NMOS晶体管MN10的漏极端。NMOS晶体管MN10的栅极端接收数据输出信号ILS，源极端耦接接地电压VSS。
当锁存使能信号E被设置为逻辑值1时，锁存使能信号eb具有逻辑值0，而锁存使能信号ebb具有逻辑值1。因此，控制电路210的PMOS晶体管MP10和NMOS晶体管MN9均导通，并且由PMOS晶体管MP9和NMOS晶体管MN9组成的反相器变为有效(active)，将数据输出信号ILS反相以在PMOS晶体管MP10和NMOS晶体管MN9的漏极端处产生数据输出信号IBLS(也可称为第二数据输出信号)，其中数据输出信号IBLS是数据输出信号ILS的反相。换言之，当锁存使能信号E被设置为逻辑值1时，控制电路210使得能够从数据输出信号ILS中得出数据输出信号IBLS。
当锁存使能信号E被设置为逻辑值0时，锁存使能信号eb具有逻辑值1，而锁存使能信号ebb具有逻辑值0。因此，控制电路210由于PMOS晶体管MP10和NMOS晶体管MN9均截止而被禁用。换言之，当锁存使能信号E被设定为逻辑值0时，控制电路210阻止从数据输出信号ILS中得出数据输出信号IBLS。
通过反相器214和216响应于数据输出信号IBLS而设置数据输出信号Q。反相器214由PMOS晶体管MP11和NMOS晶体管MN11组成，并且具有输入节点N1用于接收数据输出信号IBLS。反相器216由PMOS晶体管MP12和NMOS晶体管MN12组成，并且具有输入节点N3耦接到反相器214的输出节点N2，以及具有输出节点N4用于输出数据输出信号Q。
控制电路212(也可称为第一控制电路)包括多个PMOS晶体管MP13、MP14和多个NMOS晶体管MN13、MN14。PMOS晶体管MP13的源极端耦接电源电压VDD2，栅极端耦接反相器214的输出节点N2，以及漏极端耦接PMOS晶体管MP14的源极端。PMOS晶体管MP14的栅极端接收锁存使能信号ebb，漏极端耦接NMOS晶体管MN13的漏极端。NMOS晶体管MN13的栅极端接收锁存使能信号eb，源极端耦接NMOS晶体管MN14的漏极端。NMOS晶体管MN14的栅极端耦接反相器214的输出节点N2，源极端耦接接地电压VSS。
当锁存使能信号E被设置为逻辑值1时，锁存使能信号eb具有逻辑值0，而锁存使能信号ebb具有逻辑值1。因此，由于PMOS晶体管MP14和NMOS晶体管MN13都截止，控制电路212禁用锁存反馈回路215。当锁存使能信号E被设置为逻辑值0时，锁存使能信号eb具有逻辑值1，而锁存使能信号ebb具有逻辑值0。因此，由于PMOS晶体管MP14和NMOS晶体管MN13都被导通，控制电路212使能(启用)锁存反馈回路215，并且控制电路212还具有一个有效的反相器(由PMOS晶体管MP13和NMOS晶体管MN14组成)，用于将反相器214的输出信号反相以设置反相器214的输入信号(即，数据输出信号IBLS)。
在本实施例中，锁存器电路204是高使能(high-enable)类型的锁存器。当E＝ebb＝1且eb＝0时，锁存反馈回路215被切断，控制电路210通过将数据输出信号ILS(其为电平转换器电路202的输出)反相来设置反相器214的输入信号，从而通过控制电路210和反相器214和216，可以响应于数据输出信号ILS来设置数据输出信号Q。当E＝ebb＝0和eb＝1时，控制电路210阻止反相器214的输入信号受到电平转换器电路202的影响，且锁存反馈回路215被使能，使得通过控制电路212以及反相器214和216数据输出信号Q被锁存。
图4是例示根据本发明实施例的高使能类型锁存器的操作场景的示意图。在锁存使能信号E被设置为逻辑值1的期间，响应于数据输入信号I而设置数据输出信号Q。在锁存使能信号E被设置为逻辑值0期间，数据输出信号Q被锁存，而不管数据输入信号I如何。由于数据输出信号Q被锁存，因此掉电域的电源电压VDD1可以被关闭以节省电力。
图5是根据本发明实施例的第二电平转换使能锁存器设计的电路图。电平转换使能锁存器500遵循图1所示的架构。电平转换使能锁存器500和200的主要区别在于，锁存器电路504中控制电路510的PMOS晶体管MP10的栅极端用于接收锁存使能信号ebb，锁存器电路504中控制电路510的NMOS晶体管MN9的栅极端用于接收锁存使能信号eb，锁存器电路504中控制电路512的PMOS晶体管MP14的栅极端接收锁存使能信号eb，以及锁存器电路504中控制电路512的NMOS晶体管MN13的栅极端接收锁存使能信号ebb。
在本实施例中，锁存器电路504是低使能(low-enable)类型锁存器。当E＝ebb＝0且eb＝1时，锁存反馈回路215被切断，控制电路510通过将数据输出信号ILS(其为电平转换器电路202的输出)反相来设置反相器214的输入信号，从而通过控制电路510和反相器214、216，响应于数据输出信号ILS来设置数据输出信号Q。当E＝ebb＝1和eb＝0时，控制电路510阻止反相器214的输入信号受到电平转换器电路202的影响，且锁存反馈回路215被使能，使得数据输出信号Q通过控制电路512和反相器214、216被锁存。
图6是例示根据本发明实施例的低使能类型锁存器的操作场景的示意图。在锁存使能信号E被设置为逻辑值0的时间段内，响应于数据输入信号I而设置数据输出信号Q。在锁存使能信号E被设置为逻辑值1的时间段内，数据输出信号Q被锁存，而不管数据输入信号I如何。由于数据输出信号Q被锁存，因此掉电域的电源电压VDD1可以被关闭以节省电力。
图7是根据本发明实施例的第三电平转换使能锁存器设计的电路示意图。电平转换使能锁存器700遵循图1所示的架构，并且包括电平转换器电路702和锁存器电路704。此外，电平转换使能锁存器700还可以包括上述信号产生电路206和208，其中信号产生电路206和208作为缓冲器提供更干净的数据输入信号和更干净的锁存使能信号。然而，这并不意味着对本发明的限制。或者，信号产生电路206可以被修改为省略PMOS晶体管MP2和NMOS晶体管MN2，使得电平转换器电路702可以使用数据输入信号I和数据输入信号I的反相信号(即，数据输入信号ib)。类似地，信号产生电路208可以被修改为省略PMOS晶体管MP4和NMOS晶体管MN4，使得锁存器电路704可以使用锁存使能信号E和锁存使能信号E的反相信号(即，锁存使能信号eb)，并且电平转换器电路702可以使用锁存使能信号E。
电平转换器电路702用于接收数据输入信号ibb，并产生和输出数据输出信号ILS。在本实施例中，数据输出信号ILS可视为数据输入信号ibb的电平移位版本。具体地，电平转换器电路702的数据输入信号ibb具有电压摆幅(VDD1-VSS)，而电平转换器电路702的数据输出信号ILS的电压摆幅为(VDD2-VSS)。在本实施例中，电平转换器电路702采用交叉耦合的电平转换器架构，因此可以支持VDD1＞VDD2和VDD1＜VDD2两者。如图7所示，电平转换器电路702包括PMOS晶体管MP5、MP6、MP7、MP8、MP15和NMOS晶体管MN5、MN6、MN7、MN8，其中NMOS晶体管MN7和MN8可以充当用于ESD保护的底部晶体管。电平转换器电路702和202的主要区别在于，数据输入信号ibb由PMOS晶体管MP7和NMOS晶体管MN5的栅极端接收，数据输入信号ib由PMOS晶体管MP8和NMOS晶体管MN6的栅极端接收，锁存使能信号ebb由NMOS晶体管MN7、MN8的栅极端接收。附加的PMOS晶体管MP15的源极端耦接电源电压VDD2，漏极端耦接NMOS晶体管MN5的漏极端，以及栅极端接收锁存使能信号ebb。
当锁存使能信号E被设置为逻辑值1时，锁存使能信号ebb具有逻辑值1。因此，PMOS晶体管MP15截止(turn off)并且NMOS晶体管MN7和MN8导通，从而使得电平转换器电路702正常工作，对数据输入信号ibb进行电平移位以设置数据输出信号ILS。然而，当锁存使能信号E设置为逻辑值0时，锁存使能信号ebb的逻辑值为0。因此，NMOS晶体管MN7和MN8截止，从而禁用电平转换器电路702的指定的电平移位功能。此外，为了防止在NMOS晶体管MN7和MN8截止的情况下，电平转换器电路702的未知状态导致泄漏，PMOS晶体管MP15导通，以将电源电压VDD2耦接到一个交叉耦合路径。换言之，PMOS晶体管MP15受锁存使能信号ebb控制以减少泄漏。
更具体地，NMOS晶体管MN7和MN8(其最初充当用于ESD保护的底部晶体管)可被重新使用以代替图2中所示的控制电路210。因此，可以通过从锁存器电路204中去除控制电路210来获得锁存器电路704，使得当锁存反馈回路215被控制电路212禁用时，电平转换器电路702输出的数据输出信号ILS被反相器214的输入节点N1接收，当锁存反馈回路215被控制电路212使能时，通过将反相器214的输出信号反相来设置电平转换器电路702输出的数据输出信号ILS。特别地，当锁存使能信号E被设置为逻辑值1时，锁存使能信号eb具有逻辑值0，而锁存使能信号ebb具有逻辑值1。因此，由于PMOS晶体管MP14和NMOS晶体管MN13两者均被截止，控制电路212禁用锁存反馈回路215。当锁存使能信号E设置为逻辑值0时，锁存使能信号eb具有逻辑值1，而锁存使能信号ebb具有逻辑值0。因此，由于PMOS晶体管MP14和NMOS晶体管MN13两者都导通，控制电路212使能锁存反馈回路215，并使得反相器(由PMOS晶体管MP13和NMOS晶体管MN14组成，用于将反相器214的输出信号反相)设置反相器214的输入信号(即，数据输出信号ILS)。
图7所示的电平转换器电路702的电路设计仅用于说明目的，并不意味着对本发明的限制。在一些实施例中，可以修改电平转换器电路702为采用另一种交叉耦合的电平转换器架构。图8是根据本发明的实施例说明图7中所示的电平转换使能锁存器700所使用的电平转换器电路702的替代设计的图。图7所示的电平转换器电路702可以替换为图8所示的电平转换器电路800。电平转换器电路702和800之间的主要区别在于电平转换器电路800不包括电平转换器电路702中的PMOS晶体管MP7和MP8。
在该实施例中，锁存器电路704是高使能(high-enable)类型锁存器。当E＝ebb＝1且eb＝0时，锁存反馈回路215关断，底部晶体管MN7、MN8导通，使得电平转换器电路702正常工作，以产生并输出数据输出信号ILS，并且通过反相器214和216响应数据输出信号ILS设置数据输出信号Q。当E＝ebb＝0和eb＝1时，底部晶体管MN7和MN8截止以禁用交叉耦合功能，并且锁存反馈回路215被使能，使得数据输出信号Q通过控制电路212以及反相器214和216被锁存。
如图4所示，在锁存使能信号E被设置为逻辑值1期间，响应于数据输入信号I来设置数据输出信号Q；并且在锁存使能信号E被设置为逻辑值0期间，数据输出信号Q被锁存，而不管数据输入信号I如何。由于数据输出信号Q被锁存，因此掉电域的电源电压VDD1可以关闭以节省电量。
图9是根据本发明实施例的第四电平转换使能锁存设计的电路图。电平转换使能锁存器900遵循图1所示的架构。电平转换使能锁存器900和700的主要区别在于，锁存使能信号eb由电平转换器电路902中的NMOS晶体管MN7和MN8以及PMOS晶体管MP15的栅极端接收，锁存器电路904的控制电路512的PMOS晶体管MP14的栅极端被布置为接收锁存使能信号eb，并且锁存器电路904使用的控制电路512的NMOS晶体管MN13的栅极端被布置为接收锁存使能信号ebb。
图9所示的电平转换器电路902的电路设计仅用于说明目的，并不意味着对本发明的限制。在一些实施例中，可以修改电平转换器电路902为采用另一种交叉耦合的电平转换器架构。图10是根据本发明的实施例说明图9中所示的电平转换使能锁存器900中的电平转换器电路902的替代设计的示意图。图9所示的电平转换器电路902可以替换为图10所示的电平转换器电路1000。电平转换器电路902和1000之间的主要区别在于电平转换器电路1000没有包括电平转换器电路902中的PMOS晶体管MP7和MP8。
在该实施例中，锁存器电路904是低使能(low-enable)类型锁存器。当E＝ebb＝0且eb＝1时，锁存反馈回路215关断，底部晶体管MN7、MN9导通，使得电平转换器电路902正常工作以产生并输出数据输出信号ILS，并且响应于数据输出信号ILS通过反相器214和216设置数据输出信号Q。当E＝ebb＝1和eb＝0时，底部晶体管MN7和MN8截止以禁用交叉耦合功能，并且锁存反馈回路215被使能，使得数据输出信号Q通过控制电路512以及反相器214和216被锁存。
如图6所示，在锁存使能信号E被设置为逻辑值0期间，响应于数据输入信号I而设置数据输出信号Q；并且在锁存使能信号E被设置为逻辑值1期间，数据输出信号Q被锁存，而不管数据输入信号I如何。由于数据输出信号Q被锁存，因此掉电域电源VDD1可以关闭以节省电量。
图11是根据本发明实施例的第五电平转换使能锁存器设计的电路示意图。电平转换使能锁存器1100遵循图1所示的架构，并包括电平转换器电路1102和锁存器电路1104。此外，电平转换使能锁存器1100还可以包括前述的信号产生电路206和208，它们作为缓冲器提供更干净的数据输入信号和更干净的锁存使能信号。然而，这并不意味着对本发明的限制。或者，可以修改信号产生电路206以省略PMOS晶体管MP2和NMOS晶体管MN2，使得电平转换器电路1102和锁存器电路1104可以使用数据输入信号I和数据输入信号I的反相(即数据输入信号ib)。另外，信号产生电路208可以省略，使得锁存使能信号E可以直接被电平转换器电路1102和锁存器电路1104使用。
电平转换器电路1102用于接收数据输入信号ibb，产生并输出数据输出信号ILS。在本实施例中，数据输出信号ILS可视为数据输入信号ibb的电平移位版本。具体地，电平转换器电路1102的数据输入信号ibb具有(VDD1-VSS)的电压摆幅，而电平转换器电路1102的数据输出信号ILS具有(VDD2-VSS)的电压摆幅。在本实施例中，电平转换器电路1102采用交叉耦合的电平转换器架构，因此可以支持VDD1＞VDD2和VDD1＜VDD2两者。电平转换器电路1102和202的主要区别在于数据输入信号ibb由PMOS晶体管MP7和NMOS晶体管MN5的栅极端接收，多路复用器的输出M_OUT由PMOS晶体管MP8和NMOS晶体管MN6的栅极端接收，额外的PMOS晶体管MP16的源极端耦接电源电压VDD2、漏极端耦接PMOS晶体管MP8的源极端、栅极端用以接收锁存使能信号ebb。
应当注意，NMOS晶体管MN7和MN8充当用于ESD保护的底部晶体管。在一些实施例中，可以修改电平转换器电路1102以省略NMOS晶体管MN7和MN8并且将NMOS晶体管MN5和MN6的源极端直接耦接到地电压VSS。
锁存器电路1104包括多路复用器(MUX)1106和前述的反相器214和216。多路复用器1106具有一个输入节点N5，输入节点N5耦接到反相器214的输出节点N2并被布置为接收锁存器电路1104的内部信号preQ。
多路复用器1106还具有另一输入节点N6，其布置为接收数据输入信号ib。多路复用器1106具有输出节点N7，其被布置为输出多路复用器输出信号M_OUT。多路复用器1106被由锁存使能信号ebb设置的选择信号所控制。也就是说，多路复用器1106参考锁存使能信号ebb，以选择内部信号preQ和数据输入信号ib之一作为多路复用器输出信号M_OUT。
当锁存使能信号E被设置为逻辑值1时，锁存使能信号ebb具有逻辑值1。因此，PMOS晶体管MP16截止并且多路复用器1106选择数据输入信号ib作为多路复用器输出信号M_OUT(即M_OUT＝ib)，使得电平转换器电路1102正常工作。换言之，多路复用器1106作为控制电路，当锁存使能信号E被设置为逻辑值1时，禁用锁存反馈回路215。电平转换器电路1102的操作与电平转换器电路702类似，其中数据输出信号ILS可视为数据输入信号ibb的电平移位版本，响应于数据输出信号ILS通过反相器214和216设置数据输出信号Q。
当锁存使能信号E设置为逻辑值0时，锁存使能信号ebb具有逻辑值0。因此，PMOS晶体管MP16导通，多路复用器1106选择内部信号preQ作为多路复用器输出信号M_OUT(即，M_OUT＝preQ)。换言之，多路复用器1106作为控制电路，当锁存使能信号E被设置为逻辑值0时，该控制电路使能锁存反馈回路215。此外，电平转换器电路1102具有准反相器(quasi-inverter)(其由PMOS晶体管MP8和NMOS晶体管MN6组成)，该准反相器可在PMOS晶体管MP16导通时重复使用。具体而言，当PMOS晶体管MP16导通时，准反相器(由PMOS晶体管MP8和NMOS晶体管MN6组成)变成锁存反馈反相器(latch feedback inverter)，其通过将多路复用器输出信号M_OUT(M_OUT＝preQ)反相来设置反相器214的输入信号(即，数据输出信号ILS)。
在本实施例中，锁存器电路1104是高使能类型锁存器。当E＝ebb＝1时，PMOS管MP16截止，多路复用器1106选择数据输入信号ib作为多路复用器输出信号M_OUT，使得锁存反馈回路215断开，电平转换器电路702正常工作以产生并输出数据输出信号ILS，响应数据输出信号ILS并通过反相器214和216来设置数据输出信号Q。当E＝ebb＝0时，PMOS晶体管MP16导通，多路复用器1106选择锁存器电路1104的内部信号preQ作为多路复用器输出信号M_OUT，使得锁存反馈回路215被使能，电平转换器电路1102的准反相器成为锁存反馈反相器，数据输出信号Q通过多路复用器1106、电平转换器电路1102的准反相器以及反相器214和216而被锁存。
如图4所示，在锁存使能信号E被设置为逻辑值1期间，响应于数据输入信号I而设置数据输出信号Q；并且在锁存使能信号E被设置为逻辑值0期间，数据输出信号Q被锁存，而不管数据输入信号I如何。由于数据输出信号Q被锁存，因此掉电域的电源VDD1可以被关闭以节省电量。
图12是根据本发明实施例的第六电平转换使能锁存器设计的电路图。电平转换使能锁存器1200遵循图1所示的架构。电平转换使能锁存器1200与1100的主要区别在于，电平转换器电路1202的PMOS晶体管MP16的栅极端用以接收锁存使能信号eb，锁存器电路1204的多路复用器1206被设置为当锁存使能信号ebb被设置为逻辑值0时，选择数据输入信号ib作为多路复用器输出信号M_OUT，并且当锁存使能信号ebb被设置为逻辑值1时，选择锁存器电路1204的内部信号preQ作为多路复用器输出信号M_OUT。
在本实施例中，锁存器电路1204是低使能类型锁存器。当E＝ebb＝0且eb＝1时，PMOS管MP16截止，多路复用器1106选择数据输入信号ib作为多路复用器输出信号M_OUT，使得锁存反馈回路215断开，电平转换器电路702正常工作以产生并输出数据输出信号ILS，响应数据输出信号ILS并通过反相器214和216设置数据输出信号Q。当E＝ebb＝1且eb＝0时，PMOS晶体管MP16导通，多路复用器1106选择锁存器电路1104的内部信号preQ作为多路复用器输出信号M_OUT，使得锁存器反馈回路215被使能，电平转换器电路1102的准反相器成为锁存反馈反相器，数据输出信号Q通过多路复用器1106、电平转换器电路1102的准反相器、反相器214和216被锁存。
如图6所示，在锁存使能信号E被设置为逻辑值0期间，响应于数据输入信号I而设置数据输出信号Q；并且在锁存使能信号E被设置为逻辑值1期间，数据输出信号Q被锁存，而不管数据输入信号I如何。由于数据输出信号Q被锁存，因此掉电域的电源VDD1可以关闭以节省电量。
本领域技术人员将容易地认识到，在保留本发明的教导的同时，可以对装置和方法进行多种修改和改变。因此，上述公开应被解释为仅受所附权利要求的范围和界限的限制。

Claims (16)

1.一种电平转换使能锁存器，包括：
电平转换器电路，用于接收第一数据输入信号，产生并输出第一数据输出信号，其中所述第一数据输出信号的电压摆幅与所述第一数据输入信号的电压摆幅不同；以及
锁存器电路，用于当锁存使能信号被设置为第一逻辑值时，接收所述第一数据输出信号并响应于所述第一数据输出信号来设置第二数据输出信号，以及当所述锁存使能信号被设置为与所述第一逻辑值不同的第二逻辑值时，锁存所述第二数据输出信号，其中所述锁存器电路包括：
第一控制电路，用于当所述锁存使能信号被设置为所述第二逻辑值时，使能所述锁存器电路的锁存反馈回路，以及当所述锁存使能信号被设置为所述第一逻辑值时，禁用所述锁存器电路的所述锁存反馈回路。
2.如权利要求1所述的电平转换使能锁存器，其中所述电平转换器电路采用交叉耦合的电平转换器架构。
3.如权利要求1所述的电平转换使能锁存器，其中当所述锁存使能信号被设置为所述第一逻辑值时，从所述第一数据输出信号导出的第二数据输入信号用于设置所述第二数据输出信号，并且所述锁存器电路进一步包括：
第二控制电路，当所述锁存使能信号被设置为所述第一逻辑值时，使得从所述第一数据输出信号导出所述第二数据输入信号，并且当所述锁存使能信号被设置为所述第二逻辑值时，阻止从所述第一数据输出信号导出所述第二数据输入信号。
4.如权利要求3所述的电平转换使能锁存器，其中，当所述锁存使能信号被设置为所述第一逻辑值时，所述第二控制电路还用作反相器，用于将所述第一数据输出信号反相以产生并输出所述第二数据输入信号。
5.如权利要求3所述的电平转换使能锁存器，其中该锁存器电路还包括：
反相器，所述反相器的输入节点耦接所述第一控制电路的输出节点，所述反相器的输出节点耦接所述第一控制电路的输入节点；
其中，当所述锁存使能信号被设置为所述第二逻辑值时，所述第一控制电路还用作另一反相器，用于将所述反相器的输出信号反相以设置所述反相器的输入信号。
6.如权利要求5所述的电平转换使能锁存器，其中当所述锁存使能信号被设置为所述第一逻辑值时，所述反相器的输入节点还被设置为接收所述第二数据输入信号。
7.如权利要求1所述的电平转换使能锁存器，其中所述电平转换器电路包括：
第一晶体管，其控制端用以接收所述第一数据输入信号；
第二晶体管，其控制端用以接收第二数据输入信号，所述第二数据输入信号是所述第一数据输入信号的反相；
第一底部晶体管，其第一连接端耦接到所述第一晶体管的第一连接端，其第二连接端耦接参考电压，其中当所述锁存使能信号被设置为所述第一逻辑值时，所述第一底部晶体管导通，当所述锁存使能信号被设置为第二逻辑值时，所述第一底部晶体管截止；以及
第二底部晶体管，其第一连接端耦接所述第二晶体管的第一连接端，其第二连接端耦接所述参考电压，其中当所述锁存使能信号被设置为所述第一逻辑值时，所述第二底部晶体管导通，当所述锁存使能信号被设置为所述第二逻辑值时，所述第二底部晶体管截止；
其中，在所述第二晶体管的第二连接端处输出所述第一数据输出信号。
8.如权利要求7所述的电平转换使能锁存器，其中所述电平转换器电路还包括：
第三晶体管，其控制端耦接所述第二晶体管的第二连接端；
第四晶体管，其控制端耦接所述第一晶体管的第二连接端；以及
第五晶体管，其第一连接端耦接到另一参考电压，其第二连接端耦接到所述第一晶体管的第二连接端，其中当所述锁存使能信号被设置为第二逻辑值时，所述第五晶体管导通，以及当所述锁存使能信号被设置为所述第一逻辑值时，所述第五晶体管截止。
9.如权利要求7所述的电平转换使能锁存器，其中所述锁存器电路还包括：
反相器，其输入节点耦接到所述第一控制电路的输出节点，其输出节点耦接到所述第一控制电路的输入节点；
其中，当所述锁存使能信号被设置为所述第二逻辑值时，所述第一控制电路还用作另一反相器，用于将所述反相器的输出信号反相以设置所述反相器的输入信号。
10.如权利要求9所述的电平转换使能锁存器，其中当所述锁存使能信号被设置为所述第一逻辑值时，所述反相器的输入节点被设置为接收所述第一数据输出信号。
11.如权利要求1所述的电平转换使能锁存器，其中所述电平转换器电路包括：
第一晶体管，其控制端用以接收所述第一数据输入信号；
第二晶体管，其控制端耦接所述第一晶体管的控制端，其第一连接端耦接所述第一晶体管的第一连接端；
第三晶体管，其第一连接端用以输出所述第一数据输出信号；
第四晶体管，其控制端耦接所述第三晶体管的控制端，以及其第一连接端耦接所述第三晶体管的第一连接端；
第五晶体管，其控制端耦接所述第三晶体管的第一连接端，其第一连接端耦接所述第二晶体管的第二连接端，其第二连接端耦接参考电压；
第六晶体管，其控制端耦接所述第一晶体管的第一连接端，其第一连接端耦接所述第四晶体管的第二连接端，以及其第二连接端耦接所述参考电压；以及
第七晶体管，其第一连接端耦接所述第四晶体管的第二连接端，以及其第二连接端耦接所述参考电压，其中当所述锁存使能信号被设置为所述第一逻辑值时，所述第七晶体管截止，当所述锁存使能信号被设置为所述第二逻辑值时所述第七晶体管导通；
所述第一控制电路包括：
多路复用器，其第一输入节点用于接收所述锁存器电路的内部信号，其第二输入节点用于接收第二数据输入信号，其中所述第二数据输入信号是所述第一数据输入信号的反相，以及上述多路复用器的输出节点用于输出多路复用器输出信号至所述第三晶体管的控制端和所述第四晶体管的控制端，其中当所述锁存使能信号被设置为所述第二逻辑值时，所述多路复用器选择所述内部信号作为所述多路复用器输出信号，以及当所述锁存使能信号被设置为所述第一逻辑值时，所述多路复用器选择所述第二数据输入信号作为所述多路复用器输出信号。
12.如权利要求11所述的电平转换使能锁存器，其中所述锁存器电路还包括：
第一反相器；以及
第二反相器，其输入节点耦接到所述第一反相器的输出节点和所述多路复用器的第一输入节点。
13.如权利要求12所述的电平转换使能锁存器，其中所述第一反相器的输入节点用于接收所述第一数据输出信号。
14.一种电平转换使能锁存器，包括：
电平转换器电路，用于接收第一数据输入信号，产生并输出第一数据输出信号，其中所述第一数据输出信号的电压摆幅与所述第一数据输入信号的电压摆幅不同；以及
锁存器电路，用于当锁存使能信号被设置为第一逻辑值时，接收所述第一数据输出信号并响应于所述第一数据输出信号来设置第二数据输出信号，当所述锁存使能信号被设置为不同于所述第一逻辑值的第二逻辑值时，锁存所述第二数据输出信号；
其中，所述电平转换器电路包括：
第一晶体管，其控制端用以接收所述第一数据输入信号；
第二晶体管，其控制端用以接收第二数据输入信号，所述第二数据输入信号是所述第一数据输入信号的反相；
第一底部晶体管，其第一连接端耦接所述第一晶体管的第一连接端，其第二连接端耦接参考电压，其中当所述锁存使能信号被设置为所述第一逻辑值时，所述第一底部晶体管导通，当所述锁存使能信号被设置为所述第二逻辑值时所述第一底部晶体管截止；以及
第二底部晶体管，其第一连接端耦接所述第二晶体管的第一连接端，以及其第二连接端耦接所述参考电压，其中当所述锁存使能信号被设置为所述第一逻辑值时，所述第二底部晶体管导通，当所述锁存使能信号被设置为所述第二逻辑值时所述第二底部晶体管截止；
其中，在所述第二晶体管的第二连接端处输出所述第一数据输出信号。
15.如权利要求14所述的电平转换使能锁存器，其中所述电平转换器电路还包括：
第三晶体管，其控制端耦接所述第二晶体管的第二连接端；
第四晶体管，其控制端耦接所述第一晶体管的第二连接端；以及
第五晶体管，其第一连接端耦接到另一参考电压，其第二连接端耦接到所述第一晶体管的第二连接端，其中当所述锁存使能信号被设置为所述第二逻辑值时，所述第五晶体管导通，以及当所述锁存使能信号被设置为所述第一逻辑值时，所述第五晶体管截止。
16.一种电平转换使能锁存器，包括：
电平转换器电路，用于接收第一数据输入信号，产生并输出第一数据输出信号，其中所述第一数据输出信号的电压摆幅与所述第一数据输入信号的电压摆幅不同；以及
锁存器电路，当锁存使能信号被设置为第一逻辑值时，接收所述第一数据输出信号并响应于所述第一数据输出信号设置第二数据输出信号，当所述锁存器使能信号被设置为不同于所述第一逻辑值的第二逻辑值时，锁存所述第二数据输出信号；
其中，所述电平转换器电路包括：
第一晶体管，其控制端用以接收所述第一数据输入信号；
第二晶体管，其控制端耦接所述第一晶体管的控制端，其第一连接端耦接所述第一晶体管的第一连接端；
第三晶体管，其第一连接端用以输出所述第一数据输出信号；
第四晶体管，其控制端耦接所述第三晶体管的控制端，以及其第一连接端耦接所述第三晶体管的第一连接端；
第五晶体管，其控制端耦接所述第三晶体管的第一连接端，其第一连接端耦接所述第二晶体管的第二连接端，其第二连接端耦接参考电压；
第六晶体管，其控制端耦接所述第一晶体管的第一连接端，其第一连接端耦接所述第四晶体管的第二连接端，以及其第二连接端耦接所述参考电压；以及
第七晶体管，其第一连接端耦接所述第四晶体管的第二连接端，以及其第二连接端耦接所述参考电压，其中当所述锁存使能信号被设置为第一逻辑值时，所述第七晶体管截止，当所述锁存使能信号被设置为第二逻辑值值时，所述第七晶体管导通；
所述锁存器电路包括：
多路复用器，其第一输入节点用于接收所述锁存器电路的内部信号，其第二输入节点用于接收与所述第一数据输入信号反相的第二数据输入信号，以及其输出节点用于输出多路复用器输出信号至所述第三晶体管的控制端和所述第四晶体管的控制端，其中当所述锁存使能信号被设置为所述第二逻辑值时，所述多路复用器选择所述内部信号作为所述多路复用器输出信号，并且当所述锁存使能信号被设置为所述第一逻辑值时，所述多路复用器选择所述第二数据输入信号作为所述多路复用器输出信号。
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