TW202209476A - 用於光阻底層應用之矽碳化物膜的乾式蝕刻方法 - Google Patents

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Abstract

本文描述一種用於光阻底層應用之蝕刻矽碳化物膜的基板處理方法。該方法包含提供其上含有矽碳化物膜的基板,以及位於該矽碳化物膜上之界定一圖案的光阻層;電漿激發一蝕刻氣體,該蝕刻氣體含有一含氟碳氣體以及一含氧氣體;以及將該基板暴露至該經電漿激發的蝕刻氣體,以將該圖案轉移至該矽碳化物膜,其中該光阻層的至少一部份厚度能經受住該暴露步驟。例如該光阻層係包含一EUV光阻層,且該蝕刻氣體包含C4 F8 氣體、O2 氣體、以及Ar氣體。在另一例中,該暴露步驟係包含將該基板暴露至a)含有C4 F8 氣體、O2 氣體、以及Ar氣體之經電漿激發的蝕刻氣體,以及b)將該基板暴露至一經電漿激發的Ar氣體,其中步驟a)及b)係依序執行至少一次。

Description

用於光阻底層應用之矽碳化物膜的乾式蝕刻方法
本發明係關於半導體處理,更具體來說係關於用於光阻底層應用之蝕刻矽碳化物膜(SiC)的基板處理方法。
[相關申請案]本申請案係主張於2020年5月13日申請之美國專利臨時申請案第63/024,273號的優先權。該案之揭露內容係透過引用而完整合併於此。
含矽抗反射塗層 (Sears) 通常用作微影應用中的底層,其中使用各向異性乾式蝕刻製程將光阻層中的圖案轉移到 SiARC 中。極紫外線 (EUV) 光阻及 EUV 光阻的引入導致了一些問題,包含圖案化 EUV 光阻的特徵傾覆,即使在圖案化 EUV 光阻及 SiARC 之間使用黏著層時也是如此。需要新的底層材料來替代 EUV 微影中的 SiARC,但 EUV 光阻必須相對於這些底層材料具有足夠的蝕刻選擇性,以實現從 EUV 光阻到底層材料的圖案轉移。
將 SiC 膜引入 EUV 微影方案已顯示出減少或防止 EUV 光阻傾覆並提供較少缺陷的前景。對 EUV 光阻具有選擇性之SiC膜的蝕刻是最佳圖案轉移所必需的,但傳統的蝕刻化學物質並未能成功提供所需的蝕刻選擇性。
本發明之實施例提供了一種用於蝕刻光阻底層應用之SiC膜的基板處理方法。
根據一實施例,該方法包含提供其上含有矽碳化物膜的基板,以及位於該矽碳化物膜上方界定一圖案的光阻層;電漿激發一蝕刻氣體,該蝕刻氣體含有一含氟碳氣體以及一含氧氣體;以及將該基板暴露至該經電漿激發的蝕刻氣體,以將該圖案轉移至該矽碳化物膜,其中該光阻層的至少一部份厚度能經受住該暴露步驟。
根據另一實施例,該方法包含提供其上含有矽碳化物膜的基板,以及位於該矽碳化物膜上方界定一圖案的EUV光阻層;電漿激發一蝕刻氣體,該蝕刻氣體含有C4 F8 氣體及 O2 氣體的蝕刻氣體;以及將該基板暴露至該經電漿激發的蝕刻氣體,以將該圖案轉移至該矽碳化物膜,其中該EUV光阻層的至少一部份厚度能經受住該暴露步驟。
根據另一實施例,該方法包含提供其上含有矽碳化物膜的基板,以及位於該矽碳化物膜上方界定一圖案的光阻層;以及執行一脈衝式電漿蝕刻製程而藉由下列者將該圖案轉移至該矽碳化物膜: a)將該基板暴露至含有含氟碳氣體及含氧氣體的一電漿激發的蝕刻氣體,以及b)將該基板暴露至一電漿激發的惰性氣體,其中步驟a)及b)係依序執行至少一次。
根據另一實施例,該方法包含提供其上含有矽碳化物膜的基板,以及位於該矽碳化物膜上方界定一圖案的EUV光阻層;以及執行一蝕刻製程而藉由下列者將該圖案轉移至該矽碳化物膜: a)將該基板暴露至含有C4 F8 氣體、O2 氣體及 Ar 氣體的一電漿激發的蝕刻氣體,以及b)將該基板暴露至一電漿激發的Ar氣體,其中步驟a)及b)係依序執行至少一次。
本發明之實施例描述了光阻底層應用中用於蝕刻 SiC 膜的基板處理方法。根據一實施例,使用包含含氟碳氣體、含氧氣體及惰性氣體之蝕刻氣體的脈衝式電漿蝕刻製程係提供蝕刻SiC膜相對於蝕刻EUV光阻層的適當選擇性。在一例中,蝕刻氣體包含C4 F8 氣體、O2 氣體及Ar氣體。這種出乎意料的蝕刻選擇性係與其他報告之SiC電漿蝕刻製程形成對比,其中許多製程係專注於 SF6 、NF3 及含氯氣體。本發明人研究了多種其他蝕刻化學物質在 SiC 薄膜對EUV 光阻層之選擇性的影響。其所研究的蝕刻化學物質包含 BCl3 /O2 /Ar、CF4 /CHF3 、NF3 /H2 、HBr/Ar、H2 /Cl2 /Ar、CF4 /H2 /Ar、NF3 /Ar/C4 F6 、BCl3 /Ar、C4 F6 /Cl2 /Ar、Ar/Cl2 、CF4 /Ar、Cl2 /Ar 及 NF3 /Ar/CH4 。與成功的 C4 F8 /O2 /Ar 蝕刻化學物質相對的是,所有上述蝕刻化學物質都完全移除了 EUV 光阻層,而 SiC 膜僅被部分蝕刻。尤其是觀察到使用 Cl2 氣體及 NF3 氣體對 EUV 光阻層的反應性太強。
圖1A-1D示意性地顯示根據本發明實施例之處理基板的方法的橫剖面圖。圖1A顯示了包含基層100、SiO2 膜102、有機平坦化層(OPL)104、SiC膜106及圖案化光阻層108的膜堆疊1,光阻層108係包含暴露出下面的SiC膜106的蝕刻開口110。可以使用習知的微影及蝕刻方法形成圖案化光阻層108。在一例中,圖案化光阻層108可以包含適合與EUV輻射一起使用的EUV光阻層,例如以約13.5 nm為中心的輻射。在另一例中,OPL可以被自旋層或碳層或藉由化學氣相沉積(CVD)沉積的非晶碳取代或增強。
根據一實施例,可以使用旋塗技術在OPL 104上形成SiC膜106,其中含有矽碳化物前驅物(例如含有R1 -Si-CH2 -Si-R2 組分的前驅物)的液體係輸送到旋轉基板(晶片)的上表面。之後,基板可以經歷一或多個熱處理(烘烤)製程以固化 SiC 膜 106。
圖1B顯示了在將光阻層108的圖案轉移到並穿過SiC膜106之厚度的SiC電漿蝕刻製程之後的膜堆疊1。在此例中,SiC電漿蝕刻製程在OPL 104上停止。根據一實施例,SiC電漿蝕刻製程包含將蝕刻氣體流入處理室,使用電漿源對蝕刻氣體進行電漿激發,並將基板暴露於經電漿激發的蝕刻氣體以將圖案轉移到矽碳化物膜106,其中光阻層108的至少一部分厚度經受住了SiC電漿蝕刻製程。
根據本發明之實施例,蝕刻氣體包含含氟碳氣體及含氧氣體。含氟碳氣體可包含氟碳氣體(即CxFz氣體,其中x及z為整數)、氫氟碳氣體(即CxHyFz氣體,其中x、y及z為整數)或兩者。在一些例子中,氟碳氣體可包含C4 F8 或C4 F6 。含氧氣體可例如包含O2 氣體、CO氣體、CO2 氣體、SO2 氣體或其組合。在一實施例中,含氟碳氣體可包含C4 F8 氣體且含氧氣體可包含O2 氣體。蝕刻氣體還可包含惰性氣體,例如氬氣(Ar)或氦氣(He)。在一例中,蝕刻氣體包含或由C4 F8 氣體、O2 氣體及Ar氣體組成。
根據一實施例,蝕刻SiC膜106相對於蝕刻光阻層108的選擇性係大於1:1。根據另一實施例,蝕刻SiC膜106層相對於蝕刻光阻層108的選擇性係大於2:1。根據另一實施例,蝕刻SiC膜106層相對於蝕刻光阻層108的選擇性係大於2.5:1。
根據一實施例,可以藉由將基板連續暴露於經電漿激發的蝕刻氣體(包含含氟碳氣體、含氧氣體及惰性氣體)來執行SiC電漿蝕刻製程。
根據另一實施例,可以藉由將基板暴露於脈衝式電漿激發的蝕刻氣體來執行SiC電漿蝕刻製程。在一例中,暴露步驟包含將基板暴露於經電漿激發的蝕刻氣體,以及將基板暴露於經電漿激發的惰性氣體,其中依序進行暴露步驟。
圖2是根據本發明實施例的脈衝式SiC蝕刻製程的示意性氣體流動及電漿功率圖。含氟碳氣體(例如C4 F8 )、含氧氣體(例如O2 )係例如像開啟(ON)-關閉(OFF)氣體流動週期所指示的那樣同時脈動,且惰性氣體(例如Ar)係以連續模式流動進入處理室。可以將開啟氣體流動週期的持續時間相對於關閉氣體流動週期的持續時間進行調整,以最佳化脈衝式 SiC 蝕刻製程及圖案轉移。
在圖2所示的實施例中,可以使用電容耦合電漿(CCP)源而提供例如在60MHz的連續功率到基板上方的上部電極,並且可以藉由施加基板偏壓功率到支撐基板的基板支架來提供額外的脈衝式電漿激發(例如在40MHz)。基板偏壓功率的開啟-關閉週期係與含氟碳氣體及含氧氣體的開啟-關閉氣體流動週期重疊。圖2中係示意性地顯示了四個蝕刻循環,但本方法並不限於此,且可以使用蝕刻SiC膜所需之任意數量的蝕刻循環。
在光阻層 108 的圖案轉移通過 SiC 膜 106 的厚度之後,膜堆疊 1 的進一步處理可以包含額外的電漿蝕刻製程,以將圖案轉移通過OPL 104 (圖 1C)、通過SiO2 膜102(圖1D)、並停止在基層100上。
圖3A-3D顯示根據本發明實施例中包含用作EUV光阻底層之SiC膜的膜堆疊之橫剖面SEM圖像。圖3A中的膜堆疊係類似於圖2A中的膜堆疊1,並包含覆蓋在厚度約為9.4nm的SiC膜上方之厚度約為13.5nm的圖案化EUV光阻層(PR)、SiC膜下方的OPL及OPL下方的SiO2 膜。圖3B顯示電漿蝕刻轉移EUV光阻圖案進入並穿過SiC膜之後的膜堆疊。該圖案係轉移穿過整個 SiC 膜,而圖案化的 EUV 光阻層的厚度剩餘約 10nm。此係對應於蝕刻 SiC 膜相對於蝕刻 EUV 光阻層的選擇性約為 2.6。換句話說,SiC 膜的蝕刻速度比 EUV 光阻層快約 2.6 倍。脈衝式SiC電漿蝕刻製程包含脈衝10sccm的C4 F8 氣體、6sccm的O2 氣體及1000sccm的Ar氣體的蝕刻氣體持續3秒的時間區間,同時向基板上方的上部電極提供60MHz的100W功率。接著是僅流動1000sccm的Ar氣體6秒的時間區間,而沒有C4 F8 氣體或O2 氣體,同時向上部電極提供60MHz的100W功率及40MHz的100W基板偏壓功率。此循環進行 7 次,處理室為 30mTorr,基板支架溫度約為 30ºC。圖3B中的結果展示了在EUV光阻微影應用中實現SiC膜所需之蝕刻SiC膜相對於蝕刻EUV光阻層的選擇性。
在 EUV 光阻層的圖案轉移穿過 SiC 膜的厚度之後,膜堆疊的進一步處理包含將該圖案電漿蝕刻轉移通過 OPL (圖 3C) 及通過 SiO2 膜 (圖 3D)。
示例性的 SiC 蝕刻條件包含介於約-10°C到約 100°C 之間的基板溫度、約 5mTorr 及約 60mTorr 之間的氣體壓力、約 100W 及約 1000W 之間的上部電極 RF 功率、約 20W 及約 150W 之間的基板偏壓功率、約50sccm及約1000sccm之間的Ar氣體流量、約2sccm及約20sccm之間的CxFz氣體或CxHyFz氣體流量、以及約2sccm及約40sccm之間的含氧氣體流量。
圖4-7顯示了根據本發明實施例之用於蝕刻SiC膜的電漿處理系統。根據一實施例,圖4顯示出電漿處理系統4,其包含腔室10、其上固定有待處理之基板25的基板支架20、氣體注入系統40及真空泵系統50。腔室10係配置用以促成在鄰近基板25表面的處理區域45中產生電漿,其中電漿係藉由經加熱的電子及可離子化氣體之間的碰撞而形成。經由氣體注入系統40引入可離子化氣體或氣體混合物並調節製程壓力。例如,閘閥(未顯示)係用於節流真空泵系統50。電漿係用於產生電漿激發的氣態物質,以用於從基板25的暴露表面移除材料。
基板 25 係藉由機器人基板傳送系統經由狹縫閥 (未顯示) 及腔室饋通裝置 (未顯示)而傳送進出腔室 10,其中基板25係由容納在基板支架20內之基板升降銷 (未顯示)所接收且由容納在其中的裝置機械式地平移。一旦從基板傳送系統接收基板 25,基板25便降低到基板支架 20 的上表面。
在替代性的實施例中,基板25係藉由靜電卡盤(未顯示)而固定到基板支架20。此外,基板支架20還包含冷卻系統,該冷卻系統包含再循環冷卻劑流,該冷卻劑流係從基板支架20接收熱量並將熱量傳遞至熱交換器系統(未顯示),或者當加熱時,從熱交換器傳遞熱量。此外,可以將氣體輸送到基板的背側以改善基板25及基板支架20之間的氣體間隙熱傳導。當需要在升高或降低的溫度下對基板進行溫度控制時,可以使用這種系統。例如由於從電漿傳遞到基板 25 的熱通量及藉由傳導到基板支架20而自基板 25 移除的熱通量的差額,在超過穩態溫度的溫度下,基板的溫度控制可能是有用的。在其他實施例中係包含例如電阻加熱元件或熱電加熱器/冷卻器的加熱元件。
如圖4所示,基板支架20還用來當作電極,RF功率藉由該電極而耦合到處理區域45中的電漿。例如,基板支架20係藉由來自RF產生器30通過阻抗匹配網路32到基板支架20的RF功率傳輸而在一RF電壓下被電偏壓。RF偏壓係用於加熱電子,並從而形成及維持電漿。在這種配置中,該系統係作為反應性離子蝕刻 (RIE) 反應器運行,其中腔室及上部氣體注入電極則用作接地表面。RF 偏壓的典型頻率範圍為 1 MHz 至 100 MHz,可能為 13.56 MHz。
在一例中,RF功率係以多個頻率施加到基板支架電極。此外,阻抗匹配網路32係用於藉由最小化反射功率來最大化傳輸到處理室10中之電漿的RF功率。匹配網路拓撲結構(例如 L 型、π 型、T 型等)及自動控制方法是本領域已知的。
製程氣體(蝕刻氣體)42係藉由氣體注入系統40而引入處理區域45。氣體注入系統40可以包含噴淋頭,其中製程氣體42係從氣體輸送系統(未顯示)通過氣體注入部(未顯示)、一系列擋板(未顯示)及多孔噴淋頭氣體注入板(未顯示)而輸送到處理區域45。
真空泵系統50較佳地包含能夠高達每秒5000公升(及更高)之泵抽速度的渦輪分子真空泵(TMP)及用於節流腔室壓力的閘閥。在用於乾式電漿蝕刻的習知電漿處理裝置中係採用每秒 1000 至 3000公升的 TMP。 TMP 可用於低壓處理,通常低於 50 mTorr。在更高的壓力下,TMP 泵抽速度會急劇下降。對於高壓處理(即大於 100 mTorr),便使用機械增壓泵及乾式粗抽泵。
電腦 55 包含微處理器、記憶體及數位 I/O埠,其能夠產生足以傳送及啟動到電漿處理系統 4 之輸入以及監控來自電漿處理系統 4 之輸出的控制電壓。且電腦55係耦合到RF產生器30、阻抗匹配網路32、氣體注入系統40及真空泵系統50並與之交換資訊。儲存在記憶體中的程式係用於根據儲存的製程配方而啟動對電漿處理系統4之上述組件的輸入。
在第二個實施例中,如圖5所示,除了參照圖4描述的那些組件之外,電漿處理系統5還包含機械式或電動式的旋轉DC磁場系統60,以便潛在地增加電漿密度及/或改善電漿處理均勻性。 此外,電腦55係耦合到旋轉磁場系統60以調節旋轉速度及磁場強度。
在第三個實施例中,如圖6所示,除了參照圖4描述的那些組件之外,電漿處理系統5還包含上部板電極70,RF功率係從RF產生器72通過阻抗匹配網路74而耦合到上部板電極70。施加到上部電極之射頻功率的典型頻率範圍為 10MHz 至 200MHz,且可以為 60MHz。此外,施加功率到下部電極的典型頻率範圍為 0.1 MHz 至 60 MHz,並且可以為 40 MHz。此外,電腦55係耦合到RF產生器72及阻抗匹配網路74以控制施加到上部電極70的RF功率。
在第四個實施例中,如圖7所示,除了參考圖4描述的那些組件之外,電漿處理系統7還包含感應線圈80,RF功率係藉由RF產生器82通過阻抗匹配網路84而耦合到感應線圈80。射頻功率係從感應線圈80通過介電窗(未顯示)而感應耦合到電漿處理區域45。施加射頻功率到感應線圈80的典型頻率範圍係從10MHz到100MHz,且可以是 13.56MHz。此外,採用開槽法拉第屏蔽(未顯示)來減少感應線圈80及電漿之間的電容耦合。此外,電腦55係耦合到RF產生器82及阻抗匹配網路84以控制對感應線圈80施加的功率。
在替代性實施例中,電漿係使用電子迴旋共振(ECR)形成。在又一實施例中,電漿係由螺旋波的發射所形成。在又一實施例中,電漿係由傳播的表面波形成。
已經描述了光阻底層應用中用於蝕刻 SiC 膜的多個實施例。出於說明及描述的目的已呈現了對本發明實施例的前述描述。本文並不意在窮舉或將本發明限制於所揭露的精確形式。本說明書及後面的申請專利範圍係僅用於描述性目的且不應被解釋為限制性。相關領域的技術人員可以理解到根據上述教導,許多修改及變化是可能的。本領域技術人員將認識到圖中所示的各種組件之多種等效組合及替代物。因此,本發明的範圍旨在不受此詳細描述的限制,而是受所附申請專利範圍的限制。
1:膜堆疊 4:電漿處理系統 5:電漿處理系統 6:氣體 7:電漿處理系統 10:腔室 20:基板支架 25:基板 30:RF產生器 32:阻抗匹配網路 40:氣體注入系統 42:製程氣體 45:處理區域 50:真空泵系統 55:電腦 60:旋轉DC磁場系統 70:上部板電極 72:RF產生器 74:阻抗匹配網路 80:感應線圈 82:RF產生器 84:阻抗匹配網路 100:基層 102:SiO2 膜 104:有機平坦化層 106:SiC膜 108:圖案化光阻層 110:蝕刻開口
包含在本說明書中並構成其一部分的附圖係顯示出本發明之實施例,並且及上述本發明之發明內容以及下面的詳細描述共同用於解釋本發明。
圖1A-1D係透過橫剖面圖而示意性地顯示根據本發明實施例之處理基板的方法;
圖2係根據本發明實施例之脈衝式SiC蝕刻製程的示意性氣體流動及電漿功率圖。
圖3A-3D係顯示掃描電子顯微鏡(SEM) 之橫剖面圖像,說明根據本發明之一實施例中用來當作EUV光阻底層之包含SiC膜的膜堆疊;以及
圖4-7顯示了根據本發明之實施例中用於蝕刻SiC膜的電漿處理系統。
1:膜堆疊
100:基層
102:SiO2
104:有機平坦化層
106:SiC膜
108:圖案化光阻層
110:蝕刻開口

Claims (20)

  1. 一種基板處理方法,其步驟包含: 提供一基板,該基板上含有一矽碳化物膜,界定一圖案之一光阻層係位於該矽碳化物膜上; 電漿激發一蝕刻氣體,該蝕刻氣體含有一含氟碳氣體以及一含氧氣體;以及 將該基板暴露至該經電漿激發的蝕刻氣體,以將該圖案轉移至該矽碳化物膜,其中該光阻層的至少一部份厚度係經受住該暴露步驟。
  2. 如請求項1之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該光阻層的選擇性係大於1:1。
  3. 如請求項1之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該光阻層的選擇性係大於2:1。
  4. 如請求項1之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該光阻層的選擇性係大於2.5:1。
  5. 如請求項1之基板處理方法,其中該暴露步驟係包含執行一脈衝式氣體蝕刻製程,其包含: a)       將該基板暴露至該經電漿激發的蝕刻氣體,以及 b)       將該基板暴露至一電漿激發的惰性氣體,其中步驟a)及b)係依序執行至少一次。
  6. 如請求項1之基板處理方法,其中該含氟碳氣體係包含一氟碳氣體、一氫氟碳氣體、或兩者。
  7. 如請求項1之基板處理方法,其中該含氟碳氣體係包含一氟碳氣體。
  8. 如請求項7之基板處理方法,其中該含氟碳氣體係包含C4 F8 氣體、C4 F6 氣體、或其組合。
  9. 如請求項1之基板處理方法,其中該含氧氣體係包含O2 氣體、CO氣體、CO2 、SO2 氣體、或其組合。
  10. 如請求項1之基板處理方法,其中該蝕刻氣體進一步包含Ar氣體。
  11. 如請求項1之基板處理方法,其中該光阻層係包含一極紫外線(EUV)光阻層。
  12. 一種基板處理方法,其中 提供一基板,該基板上含有一矽碳化物膜,界定一圖案之一極紫外線(EUV)光阻層係位於該矽碳化物膜上; 電漿激發一蝕刻氣體,該蝕刻氣體含有C4 F8 氣體以及O2 氣體;以及 將該基板暴露至該經電漿激發的蝕刻氣體,以將該圖案轉移至該矽碳化物膜,其中該EUV光阻層的至少一部份厚度係經受住該暴露步驟。
  13. 如請求項12之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該EUV光阻層的選擇性係大於1:1。
  14. 如請求項12之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該EUV光阻層的選擇性係大於2:1。
  15. 如請求項12之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該EUV光阻層的選擇性係大於2.5:1。
  16. 如請求項12之基板處理方法,其中該暴露步驟係包含執行一脈衝式氣體蝕刻製程,其包含: a)       將該基板暴露至該經電漿激發的蝕刻氣體,以及 b)       將該基板暴露至一電漿激發的Ar氣體,其中步驟a)及b)係依序執行至少一次。
  17. 一種基板處理方法,其步驟包含: 提供一基板,該基板上含有一矽碳化物膜,界定一圖案之一極紫外線(EUV)光阻層係位於該矽碳化物膜上;以及 執行一脈衝式電漿蝕刻製程而藉由下列者將該圖案轉移至該矽碳化物膜: a)       將該基板暴露至含有C4 F8 氣體、O2 氣體、以及Ar氣體的一電漿激發的蝕刻氣體,以及 b)       將該基板暴露至一電漿激發的Ar氣體,其中步驟a)及b)係依序執行至少一次。
  18. 如請求項17之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該EUV光阻層的選擇性係大於1:1。
  19. 如請求項17之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該EUV光阻層的選擇性係大於2:1。
  20. 如請求項17之基板處理方法,其中蝕刻該矽碳化物膜相對於蝕刻該EUV光阻層的選擇性係大於2.5:1。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3400770B2 (ja) * 1999-11-16 2003-04-28 松下電器産業株式会社 エッチング方法、半導体装置及びその製造方法
US6475889B1 (en) * 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
US6872666B2 (en) * 2002-11-06 2005-03-29 Intel Corporation Method for making a dual damascene interconnect using a dual hard mask
US7291286B2 (en) 2004-12-23 2007-11-06 Lam Research Corporation Methods for removing black silicon and black silicon carbide from surfaces of silicon and silicon carbide electrodes for plasma processing apparatuses
CN100533678C (zh) 2006-11-09 2009-08-26 厦门大学 减少ICP刻蚀SiC表面损伤的方法
JP4442698B2 (ja) 2007-07-25 2010-03-31 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP2012049220A (ja) 2010-08-25 2012-03-08 Mitsui Eng & Shipbuild Co Ltd 耐プラズマ部材およびその再生方法
WO2012026286A1 (ja) 2010-08-27 2012-03-01 東京エレクトロン株式会社 エッチング方法、基板処理方法、パターン形成方法、半導体素子の製造方法、および半導体素子
US8901007B2 (en) 2013-01-03 2014-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Addition of carboxyl groups plasma during etching for interconnect reliability enhancement
WO2018049081A1 (en) 2016-09-07 2018-03-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Material structure and method for deep silicon carbide etching

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