TW202147514A - 導線結構及其製造方法 - Google Patents
導線結構及其製造方法 Download PDFInfo
- Publication number
- TW202147514A TW202147514A TW109118763A TW109118763A TW202147514A TW 202147514 A TW202147514 A TW 202147514A TW 109118763 A TW109118763 A TW 109118763A TW 109118763 A TW109118763 A TW 109118763A TW 202147514 A TW202147514 A TW 202147514A
- Authority
- TW
- Taiwan
- Prior art keywords
- wire
- spacer
- layer
- short side
- pad
- Prior art date
Links
Images
Abstract
一種導線結構的製造方法,包括以下步驟。提供基底。在基底上形成導體層。藉由自對準雙重圖案化製程在導體層上形成矩形環狀間隙壁。形成圖案化光阻層。圖案化光阻層暴露出矩形環狀間隙壁的第一部分與第二部分。第一部分與第二部分位在矩形環狀間隙壁的對角線上的兩個角落處。利用圖案化光阻層作為罩幕,移除第一部分與第二部分,而形成第一間隙壁與第二間隙壁。第一間隙壁與第二間隙壁為L形。移除圖案化光阻層。將第一間隙壁的圖案與第二間隙壁的圖案轉移至導體層,而形成L形的第一導線與L形的第二導線。
Description
本發明是有關於一種半導體元件及其製造方法,且特別是有關於一種導線結構及其製造方法。
隨著半導體技術的進步,元件的尺寸也不斷地縮小。當積體電路的積集度增加時,導線的關鍵尺寸(critical dimension)以及導線與導線之間的距離會隨著縮小。當導線的關鍵尺寸縮小時,會導致後續形成的接觸窗難以與導線進行對準,而降低接觸窗與導線之間的對準裕度(alignment margin)。此外,當導線與導線之間的距離縮小時,接觸窗容易同時連接到相鄰兩條導線而產生短路的問題。
本發明提供一種導線結構及其製造方法,其可提升接觸窗與導線之間的對準裕度,且可防止在相鄰兩條導線之間產生短路的問題。
本發明提出一種導線結構的製造方法,包括以下步驟。提供基底。在基底上形成導體層。藉由自對準雙重圖案化(self-alignment double patterning,SADP)製程在導體層上形成矩形環狀間隙壁。形成圖案化光阻層。圖案化光阻層暴露出矩形環狀間隙壁的第一部分與第二部分。第一部分與第二部分位在矩形環狀間隙壁的對角線上的兩個角落處。利用圖案化光阻層作為罩幕,移除第一部分與第二部分,而形成第一間隙壁與第二間隙壁。第一間隙壁與第二間隙壁為L形。移除圖案化光阻層。將第一間隙壁的圖案與第二間隙壁的圖案轉移至導體層,而形成L形的第一導線與L形的第二導線。
本發明提出一種導線結構,包括第一導線與第二導線。第二導線位在第一導線的一側。第一導線包括第一導線部與第一接墊部。第一導線部在第一方向上延伸,且具有第一端與第二端。第一接墊部連接於第一導線部的第一端。第二導線包括第二導線部與第二接墊部。第二導線部在第二方向上延伸,且具有第三端與第四端。第三端鄰近於第一端,且第四端鄰近於第二端。第二方向為第一方向的相反方向。第二接墊部連接於第二導線部的第四端。第一假想延伸部從第一導線部的第二端以遠離第一導線部的第一端的方式在第一方向上延伸。第二假想延伸部從第二導線部的第三端以遠離第二導線部的第四端的方式在第二方向上延伸。第一接墊部朝第二假想延伸部延伸但不與第二假想延伸部相交。第二接墊部朝第一假想延伸部延伸但不與第一假想延伸部相交。
基於上述,在本發明所提出的導線結構的製造方法中,藉由自對準雙重圖案化製程、圖案化製程與圖案轉移製程形成L形的第一導線與L形的第二導線,因此可有效地簡化製程,以降低製程複雜性。此外,由上述方法所製作的L形的第一導線與L形的第二導線可增加用來與後續形成的接觸窗進行電性連接的面積,因此可有效地提高接觸窗與第一導線之間的對準裕度以及接觸窗與第二導線之間的對準裕度。此外,藉由上述方法可彈性調整第一導線與第二導線之間的距離,因此可防止因接觸窗同時連接到第一導線與第二導線所產生的短路問題。
此外,在本發明所提出的導線結構中,由於第一導線與第二導線分別具有第一接墊部與第二接墊部,因此可有效地提高接觸窗與第一導線之間的對準裕度以及接觸窗與第二導線之間的對準裕度。此外,由於第一接墊部朝第二假想延伸部延伸但不與第二假想延伸部相交,且第二接墊部朝第一假想延伸部延伸但不與第一假想延伸部相交,因此可防止因接觸窗同時連接到第一導線與第二導線所產生的短路問題。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
請參照圖1A與圖2A,提供基底100。基底100可為半導體基底,如矽基底。另外,所屬技術領域具有通常知識者可依照產品需求在基底100上形成半導體元件(如,電晶體)與介電層(未示出),於此省略其說明。
接著,在基底100上形成導體層102。導體層102可為單層結構或多層結構。舉例來說,導體層102可為包括導體層104與導體層106的多層結構,但本發明並不以此為限。導體層104例如是摻雜多晶矽。導體層106例如是金屬或金屬化合物,如鎢、氮化鎢、鋁、氮化鈦或銅。
然後,可在導體層102上形成硬罩幕層108。硬罩幕層108的例如是氮化矽或氧化矽。
接下來,請參照圖1A至圖1D與圖2A至圖2D,可藉由自對準雙重圖案化(SADP)製程在導體層102上形成矩形環狀間隙壁112a(請參照圖1D與圖2D)。舉例來說,可藉由自對準雙重圖案化將矩形環狀間隙壁112a形成在硬罩幕層108上,說明如下。
請參照圖1A與圖2A,可在導體層102上形成矩形的芯圖案110。芯圖案110的材料例如是碳、多晶矽、氧化矽或氮化矽。芯圖案110可藉由沉積製程、微影製程與蝕刻製程所形成。
請參照圖1B與圖2B,可在芯圖案110上共形地形成間隙壁材料層112。間隙壁材料層112的材料例如是氧化矽或氮化矽。間隙壁材料層112的形成方法例如是化學氣相沉積法或原子層沉積法。
請參照圖1C與圖2C,可對間隙壁材料層112進行蝕刻製程,而形成環繞芯圖案110的側壁的矩形環狀間隙壁112a。矩形環狀間隙壁112a可包括長邊部LP1、長邊部LP2、短邊部SP1與短邊部SP2。短邊部SP1連接於長邊部LP1的一端與長邊部LP2的一端。短邊部SP2連接於長邊部LP1的另一端與長邊部LP2的另一端。上述蝕刻製程例如是乾式蝕刻製程。
請參照圖1D與圖2D,可移除芯圖案110。當芯圖案110的材料為碳時,芯圖案110的移除方法例如是灰化法(ashing)。當芯圖案110的材料為多晶矽、氧化矽或氮化矽時,芯圖案110的移除方法例如是濕式蝕刻法。
此外,雖然自對準雙重圖案化製程是以上述方法為例來進行說明,但本發明並不以此為線。
請參照圖1E與圖2E,形成圖案化光阻層114。圖案化光阻層114可藉由微影製程所形成。圖案化光阻層114暴露出矩形環狀間隙壁112a的第一部分P1與第二部分P2。第一部分P1與第二部分P2位在矩形環狀間隙壁112a的對角線上的兩個角落處。第一部分P1可包括部分短邊部SP1,且第二部分P2可包括部分短邊部SP2。第一部分P1中的部分短邊部SP1的長度可為短邊部SP1的總長度的三分之一至三分之二,且第二部分P2中的部分短邊部SP2的長度可為短邊部SP2的總長度的三分之一至三分之二。亦即,圖案化光阻層114可暴露出部分短邊部SP1與部分短邊部SP2,但本發明並不以此為限。在另一些實施例,第一部分P1更可包括部分長邊部LP1,且第二部分P2更可包括部分長邊部LP2。亦即,圖案化光阻層114更可暴露出部分長邊部LP1與部分長邊部LP2。
請參照圖1F與圖2F,利用圖案化光阻層114作為罩幕,移除第一部分P1與第二部分P2,而形成間隙壁S1與間隙壁S2。間隙壁S1與間隙壁S2為L形。第一部分P1與第二部分P2的移除方法例如是乾式蝕刻法。在一些實施例中,由於位在矩形環狀間隙壁112a上方的圖案化光阻層114的厚度較薄,因此在移除第一部分P1與第二部分P2的過程中,位在矩形環狀間隙壁112a上方的圖案化光阻層114可能會被移除而暴露出矩形環狀間隙壁112a。如此一來,在移除第一部分P1與第二部分P2的過程中,可能會同時移除原本位在圖案化光阻層114下方的部分矩形環狀間隙壁112a,而使得間隙壁S1的高度與間隙壁S2的高度低於矩形環狀間隙壁112a的高度(請參照圖2E與圖2F),但本發明並不以此為限。在另一些實施例中,在移除第一部分P1與第二部分P2的過程中,如果位在矩形環狀間隙壁112a上方的圖案化光阻層114未被移除,則間隙壁S1的高度與間隙壁S2的高度可約等於矩形環狀間隙壁112a的高度。
接著,移除圖案化光阻層114。圖案化光阻層114的移除方法例如是乾式去光阻法(dry stripping)或濕式去光阻法(wet stripping)。
請參照圖1G與圖2G,將間隙壁S1的圖案與間隙壁S2的圖案轉移至硬罩幕層108與導體層102,而形成L形的硬罩幕層108a、L形的硬罩幕層108b、L形的導線W1與L形的導線W2。導線W1可包括導體層104a與導體層106a。導線W2可包括導體層104b與導體層106b。將間隙壁S1的圖案與間隙壁S2的圖案轉移至硬罩幕層108與導體層102的方法例如是利用間隙壁S1與間隙壁S2作為罩幕,移除部分硬罩幕層108與部分導體層102。部分硬罩幕層108與部分所述導體層102的移除方法例如是乾式蝕刻法。
然後,可移除移除間隙壁S1與間隙壁S2。在一些實施例中,在將間隙壁S1的圖案與間隙壁S2的圖案轉移至硬罩幕層108與導體層102的過程中,間隙壁S1與間隙壁S2可被逐漸消耗而移除,但本發明並不以此無限。在此情況下,硬罩幕層108a與硬罩幕層108b可能會因為作為蝕刻罩幕而被部分移除,而使得硬罩幕層108a的高度與硬罩幕層108b的高度低於硬罩幕層108的高度。舉例來說,硬罩幕層108a的高度與硬罩幕層108b的高度可比硬罩幕層108的高度低20%以下。在另一些實施例中,在將間隙壁S1的圖案與間隙壁S2的圖案轉移至硬罩幕層108與導體層102之後,若仍留有間隙壁S1與間隙壁S2,則可藉由濕式蝕刻法移除間隙壁S1與間隙壁S2。在此情況下,硬罩幕層108a的高度與硬罩幕層108b的高度可約等於硬罩幕層108的高度。
請參照圖1H與圖2H,可在導線W1與導線W2之間的基底100上形成介電層116。介電層116的材料例如是氧化矽。介電層116的形成方法例如是先形成覆蓋硬罩幕層108a與硬罩幕層108b的介電材料層(未示出),再對介電材料層進行化學機械研磨製程,以暴露出硬罩幕層108a與硬罩幕層108b。
請參照圖1I與圖2I,形成多個接觸窗118。接觸窗118分別電性連接至導線W1與導線W2。接觸窗118的材料例如是金屬材料,如鎢、鋁、銅。接觸窗118可藉由內連線製程所形成。在一些實施例中,更可在接觸窗118與導線W1之間以及接觸窗118與導線W2之間分別形成阻障層(未示出)。
基於上述實施例可知,在導線結構10(請參照圖1G與圖2G)的製造方法中,藉由自對準雙重圖案化製程、圖案化製程與圖案轉移製程形成L形的導線W1與L形的導線W2,因此可有效地簡化製程,以降低製程複雜性。此外,由上述方法所製作的L形的導線W1與L形的導線W2可增加用來與後續形成的接觸窗118進行電性連接的面積,因此可有效地提高接觸窗118與導線W1之間的對準裕度以及接觸窗118與導線W2之間的對準裕度。此外,藉由上述方法可彈性調整導線W1與導線W2之間的距離,因此可防止因接觸窗118同時連接到導線W1與導線W2所產生的短路問題。
以下,藉由圖1G與圖2G來說明本實施例的導線結構10。在本實施例中,雖然導線結構10的形成方法是以上述方法為例進行說明,但本發明並不以此為限。
請參照圖1G與圖2G,導線結構10包括導線W1與導線W2。在本實施例中,導線結構10是以包括多對導線W1與導線W2為例,但本發明並不以此為限。只要導線結構10包括至少一對導線W1與導線W2,即屬於本發明所涵蓋的範圍。導線W2位在導線W1的一側。導線W1與導線W2的形狀可為L形。導線W1與導線W2可為單層結構或多層結構。導線W1可包括導體層104a與導體層106a。導線W2可包括導體層104b與導體層106b。
導線W1包括導線部WP1與接墊部EP1。導線部WP1在第一方向D1上延伸,且具有第一端T1與第二端T2。接墊部EP1連接於導線部WP1的第一端T1。接墊部EP1可垂直於導線部WP1。
導線W2包括導線部WP2與接墊部EP2。導線部WP2在第二方向D2上延伸,且具有第三端T3與第四端T4。第三端T3鄰近於第一端T1,且第四端T4鄰近於第二端T2。第二方向D2為第一方向D1的相反方向。接墊部EP2連接於導線部WP2的第四端T4。接墊部EP2可垂直於導線部WP2。接墊部EP1可平行於接墊部EP2。
假想延伸部IE1從導線部WP1的第二端T2以遠離導線部WP1的第一端T1的方式在第一方向D1上延伸。假想延伸部IE2從導線部WP2的第三端T3以遠離導線部WP2的第四端T4的方式在第二方向D2上延伸。接墊部EP1朝假想延伸部IE2延伸但不與假想延伸部IE2相交。接墊部EP2朝假想延伸部IE1延伸但不與假想延伸部IE1相交。假想延伸部IE1與導線部WP1可具有相同的寬度。假想延伸部IE2與導線部WP2可具有相同的寬度。此外,假想延伸部IE1與假想延伸部IE2為假想的構件,實際上並不存在。假想延伸部IE1的目的是用以描述接墊部EP1與導線W2之間的配置關係,且假想延伸部IE2的目的是用以描述接墊部EP2與導線W1之間的配置關係。
此外,導線結構10的各構件的材料、形成方法與配置方式已於上述實施例中進行詳盡地說明,於此不再重複說明。
基於上述實施例可知,在導線結構10中,由於導線W1與導線W2分別具有接墊部EP1與接墊部EP2,因此可有效地提高接觸窗118與導線W1之間的對準裕度以及接觸窗118與導線W2之間的對準裕度。此外,由於接墊部EP1朝假想延伸部IE2延伸但不與假想延伸部IE2相交,且接墊部EP2朝假想延伸部IE1延伸但不與假想延伸部IE1相交,因此可防止因接觸窗118同時連接到導線W1與導線W2所產生的短路問題。
綜上所述,藉由上述實施例的導線結構及其製造方法,可提升接觸窗與導線之間的對準裕度,且可防止在相鄰兩條導線之間產生短路的問題。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:導線結構
100:基底
102, 104, 104a, 104b, 106, 106a, 106b:導體層
108, 108a, 108b:硬罩幕層
110:芯圖案
112:間隙壁材料層
112a:矩形環狀間隙壁
114:圖案化光阻層
116:介電層
118:接觸窗
D1:第一方向
D2:第二方向
EP1, EP2:接墊部
IE1, IE2:假想延伸部
LP1, LP2:長邊部
P1:第一部分
P2:第二部分
S1, S2:間隙壁
SP1, SP2:短邊部
T1:第一端
T2:第二端
T3:第三端
T4:第四端
W1, W2:導線
WP1, WP2:導線部
圖1A至圖1G為本發明一實施例的導線結構的製造流程上視圖。
圖1H至圖1I為本發明一實施例的接觸窗的製造流程上視圖。
圖2A至圖2I為沿圖1A至圖1I中的I-I’剖面線與II-II’剖面線的剖面圖。
10:導線結構
100:基底
108a,108b:硬罩幕層
D1:第一方向
D2:第二方向
EP1,EP2:接墊部
IE1,IE2:假想延伸部
T1:第一端
T2:第二端
T3:第三端
T4:第四端
W1,W2:導線
WP1,WP2:導線部
Claims (10)
- 一種導線結構的製造方法,包括: 提供基底; 在所述基底上形成導體層; 藉由自對準雙重圖案化製程在所述導體層上形成矩形環狀間隙壁; 形成圖案化光阻層,其中所述圖案化光阻層暴露出所述矩形環狀間隙壁的第一部分與第二部分,且所述第一部分與所述第二部分位在所述矩形環狀間隙壁的對角線上的兩個角落處; 利用所述圖案化光阻層作為罩幕,移除所述第一部分與所述第二部分,而形成第一間隙壁與第二間隙壁,其中所述第一間隙壁與所述第二間隙壁為L形; 移除所述圖案化光阻層;以及 將所述第一間隙壁的圖案與所述第二間隙壁的圖案轉移至所述導體層,而形成L形的第一導線與L形的第二導線。
- 如請求項1所述的導線結構的製造方法,其中所述自對準雙重圖案化製程包括: 在所述導體層上形成矩形的芯圖案; 在所述芯圖案上共形地形成間隙壁材料層; 對所述間隙壁材料層進行蝕刻製程,而形成環繞所述芯圖案的側壁的所述矩形環狀間隙壁;以及 移除所述芯圖案。
- 如請求項1所述的導線結構的製造方法,其中所述矩形環狀間隙壁包括: 第一長邊部、第二長邊部、第一短邊部與第二短邊部,其中所述第一短邊部連接於所述第一長邊部的一端與所述第二長邊部的一端,且所述第二短邊部連接於所述第一長邊部的另一端與所述第二長邊部的另一端。
- 如請求項3所述的導線結構的製造方法,其中所述第一部分包括部分所述第一短邊部,且所述第二部分包括部分所述第二短邊部。
- 如請求項4所述的導線結構的製造方法,其中所述第一部分中的部分所述第一短邊部的長度為所述第一短邊部的總長度的三分之一至三分之二,且所述第二部分中的部分所述第二短邊部的長度為所述第二短邊部的總長度的三分之一至三分之二。
- 如請求項1所述的導線結構的製造方法,更包括: 在形成所述矩形環狀間隙壁之前,在所述導體層上形成硬罩幕層;以及 將所述第一間隙壁的圖案與所述第二間隙壁的圖案轉移至所述硬罩幕層。
- 一種導線結構,包括: 第一導線;以及 第二導線,位在所述第一導線的一側,其中 所述第一導線包括: 第一導線部,在第一方向上延伸,且具有第一端與第二端;以及 第一接墊部,連接於所述第一導線部的所述第一端,且 所述第二導線包括: 第二導線部,在第二方向上延伸,且具有第三端與第四端,其中所述第三端鄰近於所述第一端,所述第四端鄰近於所述第二端,且所述第二方向為所述第一方向的相反方向;以及 第二接墊部,連接於所述第二導線部的所述第四端,其中 第一假想延伸部從所述第一導線部的所述第二端以遠離所述第一導線部的所述第一端的方式在所述第一方向上延伸, 第二假想延伸部從所述第二導線部的所述第三端以遠離所述第二導線部的所述第四端的方式在所述第二方向上延伸, 所述第一接墊部朝所述第二假想延伸部延伸但不與所述第二假想延伸部相交,且 所述第二接墊部朝所述第一假想延伸部延伸但不與所述第一假想延伸部相交。
- 如請求項7所述的導線結構,其中所述第一導線與所述第二導線的形狀包括L形。
- 如請求項7所述的導線結構,其中所述第一接墊部垂直於所述第一導線部,且所述第二接墊部垂直於所述第二導線部。
- 如請求項7所述的導線結構,其中所述第一接墊部平行於所述第二接墊部。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW109118763A TWI744933B (zh) | 2020-06-04 | 2020-06-04 | 導線結構及其製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW109118763A TWI744933B (zh) | 2020-06-04 | 2020-06-04 | 導線結構及其製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI744933B TWI744933B (zh) | 2021-11-01 |
TW202147514A true TW202147514A (zh) | 2021-12-16 |
Family
ID=79907258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW109118763A TWI744933B (zh) | 2020-06-04 | 2020-06-04 | 導線結構及其製造方法 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI744933B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114512476A (zh) * | 2022-02-17 | 2022-05-17 | 福建省晋华集成电路有限公司 | 半导体装置及其形成方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8782586B2 (en) * | 2009-07-16 | 2014-07-15 | Cadence Design Systems, Inc. | Method, system, and program product for routing an integrated circuit to be manufactured by doubled patterning |
US8549458B2 (en) * | 2009-11-09 | 2013-10-01 | Cadence Design Systems, Inc. | Method, system, and program product for routing an integrated circuit to be manufactured by sidewall-image transfer |
KR102399465B1 (ko) * | 2015-10-23 | 2022-05-18 | 삼성전자주식회사 | 로직 반도체 소자 |
US9881794B1 (en) * | 2016-11-29 | 2018-01-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor methods and devices |
-
2020
- 2020-06-04 TW TW109118763A patent/TWI744933B/zh active
Also Published As
Publication number | Publication date |
---|---|
TWI744933B (zh) | 2021-11-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR19990001440A (ko) | 반도체장치의 배선 형성 방법 | |
TWI744933B (zh) | 導線結構及其製造方法 | |
US20220223432A1 (en) | Conductive wire structure | |
JP2004072109A (ja) | 導電性ライン下部に延長された絶縁スペーサーを備えた集積回路及びその製造方法 | |
US7429527B2 (en) | Method of manufacturing self-aligned contact openings | |
CN113808999B (zh) | 导线结构及其制造方法 | |
JP5881569B2 (ja) | パターン形成方法 | |
TWI749911B (zh) | 導線結構的製造方法 | |
KR100859474B1 (ko) | 반도체 소자의 제조 방법 | |
KR100360152B1 (ko) | 배선 형성 방법 | |
CN109920761B (zh) | 半导体元件的制作方法 | |
KR100973266B1 (ko) | 반도체 소자의 제조방법 | |
TWI641100B (zh) | 半導體元件的製作方法 | |
KR20010048350A (ko) | 반도체 장치 제조 방법 | |
KR100808369B1 (ko) | 반도체 소자의 제조방법 | |
KR100301245B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
KR100248150B1 (ko) | 반도체소자의 콘택홀형성방법 | |
JP2004228231A (ja) | 半導体装置およびその製造方法 | |
JP2006344784A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2006351998A (ja) | 半導体装置の製造方法及び半導体装置 | |
KR100831572B1 (ko) | 반도체 소자의 배선 형성방법 | |
KR100257159B1 (ko) | 반도체 소자의 제조 방법 | |
KR20080062011A (ko) | 반도체 소자의 제조방법 | |
KR20010003442A (ko) | 반도체 소자의 배선 형성방법 | |
KR20020049373A (ko) | 반도체 소자의 제조방법 |