TW202141701A - 靜態隨機存取記憶體元件及其製造方法 - Google Patents

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Abstract

一種靜態隨機存取記憶體元件，包括基底、至少一2電晶體-靜態隨機存取記憶體（2T-SRAM）、內層介電層、多個接觸窗、層間介電層、多個介層窗與一導電線路。2T-SRAM設置在基底上，內層介電層覆蓋2T-SRAM，接觸窗則設置在內層介電層中並耦接所述2T-SRAM。層間介電層覆蓋內層介電層與接觸窗，介層窗則設置在層間介電層中並經由各個接觸窗耦接所述2T-SRAM。所述導電線路是設置在層間介電層上並連接多個介層窗，其中所述導電線路的厚度小於或等於十分之一的介層窗的厚度，因此與傳統位元線相比，能大幅降低耦合效應。

Description

靜態隨機存取記憶體元件及其製造方法
本發明是有關於一種記憶體元件，且特別是有關於一種靜態隨機存取記憶體元件及其製造方法。
靜態隨機存取記憶體（SRAM）屬於揮發性半導體記憶體裝置。目前發展出由兩個電晶體與電容器耦接的記憶體元件。在此種記憶體元件中，使用電容器作為儲存組件。
現有後段製程（BEOL）的金屬層厚度明顯比記憶體元件的尺寸要厚，而在兩層金屬層之間有產生高電容，而使耦合效應（coupling effect）變嚴重，特別是與記憶體元件接近的位元線部分，其所導致的耦合效應會對靜態隨機存取記憶體產生一定程度的干擾。
本發明提供一種靜態隨機存取記憶體元件，能大幅降低耦合效應。
本發明另提供一種靜態隨機存取記憶體元件的製造方法，可利用現有製成且無需繁瑣的步驟就能製作出不易遭受干擾的靜態隨機存取記憶體。
本發明的一種靜態隨機存取記憶體元件，包括基底、至少一2電晶體-靜態隨機存取記憶體（2T-SRAM）、內層介電層、多個接觸窗、第一層間介電層、多個第一介層窗與一導電線路。基底包含2電晶體-靜態隨機存取記憶體（2T-SRAM）區與周邊電路區。2T-SRAM設置在基底上，內層介電層覆蓋2T-SRAM，接觸窗則設置在內層介電層中並耦接所述2T-SRAM。第一層間介電層覆蓋內層介電層與接觸窗，第一介層窗則設置在第一層間介電層中並經由各個接觸窗耦接所述2T-SRAM。所述導電線路是設置在第一層間介電層上並連接多個第一介層窗，其中所述導電線路的厚度小於或等於十分之一的第一介層窗的厚度。
在本發明的一實施例中，上述靜態隨機存取記憶體元件還可包括覆蓋所述導電線路的一第二層間介電層以及設置在所述第二層間介電層中並連接導電線路的至少一第二介層窗或至少一雙鑲嵌結構。
在本發明的一實施例中，上述靜態隨機存取記憶體元件還可包括至少一周邊元件，設置在所述周邊電路區的基底上。
在本發明的一實施例中，上述靜態隨機存取記憶體元件還可包括多個第三介層窗，設置在所述周邊電路區的第一層間介電層中並形成耦接周邊元件，其中所述第三介層窗與所述第一介層窗是以同一層材料形成。
在本發明的一實施例中，上述靜態隨機存取記憶體元件還可包括一第四介層窗，設置在所述周邊電路區的所述第二層間介電層中並耦接所述第三介層窗，其中所述第四介層窗與所述第二介層窗是以同一層材料形成。
在本發明的一實施例中，上述雙鑲嵌結構還可延伸至周邊電路區並耦接上述第三介層窗。
本發明的一種靜態隨機存取記憶體元件的製造方法，包括提供一基底，其具有2電晶體-靜態隨機存取記憶體（2T-SRAM）區與周邊電路區。在所述2T-SRAM區形成至少一2T-SRAM；在基底上形成一內層介電層，覆蓋所述2T-SRAM；在所述內層介電層中形成多個接觸窗耦接2T-SRAM；在基底上形成一第一層間介電層，覆蓋內層介電層與接觸窗；在所述第一層間介電層內形成多個第一介層窗，每個第一介層窗經由每個接觸窗耦接2T-SRAM；然後在所述第一層間介電層上形成一導電線路，連接所述多個第一介層窗，其中所述導電線路的厚度小於或等於十分之一的第一介層窗的厚度。
在本發明的另一實施例中，形成上述導電線路的步驟包括：先在上述第一層間介電層上形成一導體層，覆蓋第一層間介電層與第一介層窗；在所述導體層上形成一圖案化光阻層，再利用所述圖案化光阻層作為罩幕，蝕刻去除所述2T-SRAM區以外的導體層，以形成所述導電線路。
在本發明的另一實施例中，在形成上述導電線路之後還可包括：在基底上形成一第二層間介電層，覆蓋所述導電線路；在所述第二層間介電層中形成連接導電線路的至少一第二介層窗或至少一雙鑲嵌結構。
在本發明的另一實施例中，在形成上述內層介電層之前還可包括在所述周邊電路區形成至少一周邊元件。
在本發明的另一實施例中，形成上述第一介層窗的同時可在周邊電路區形成耦接所述周邊元件的多個第三介層窗。
在本發明的另一實施例中，形成上述第二介層窗的同時在周邊電路區形成耦接上述第三介層窗的第四介層窗。
在本發明的另一實施例中，形成所述雙鑲嵌結構的步驟包括使雙鑲嵌結構耦接周邊電路區內的上述第三介層窗。
在本發明的各個實施例中，上述導電線路的材料包括鎢、鋁、鉭、氮化鉭或前述之組合。
在本發明的各個實施例中，上述第一層間介電層包括單層或多層結構。
在本發明的各個實施例中，所述第二層間介電層包括單層或多層結構。
基於上述，本發明使用較薄的導體線路取代傳統的位元線，所以能大幅降低原本由位元線所導致的耦合效應，並藉此避免2T-SRAM受到不必要的干擾。而且，本發明的導體線路可使用如銅製程的阻障層（barrier layer）的製造方式形成，所以其厚度可以控制得很薄，且整個製造方法與現有技術相較，僅需增加一道光罩製程來切斷與周邊電路區的連接，所以無需繁瑣的步驟就能達到降低元件耦合效應的功效。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉一些實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同之符號標示來說明。另外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語；也就是指包含但不限於。而且，文中所提到的方向性用語，例如：「上」、「下」等，僅是用以參考圖式的方向。因此，使用的方向性用語是用來說明，而並非用來限制本發明。
圖1是依照本發明的第一實施例的一種靜態隨機存取記憶體元件的剖面示意圖。
請參照圖1，第一實施例的靜態隨機存取記憶體元件包括基底100、至少一2電晶體-靜態隨機存取記憶體（two-transistor static random access memory，2T-SRAM）102、內層介電層104、多個接觸窗106、第一層間介電層108、多個第一介層窗110與一導電線路112。基底100包含2T-SRAM區100a與周邊電路區100b，且基底100內具有摻雜區(如井區、LDD區、源極區、汲極區等)、元件隔離結構(如STI)等未繪示的結構，係採用所屬技術領域中具有通常知識者所周知的方法，於此不再說明。2T-SRAM 102設置在2T-SRAM區100a的基底100上，且圖中顯示的是兩個2T-SRAM 102，每個2T-SRAM 102基本包括兩個電晶體102a與一個電容器102b，但本發明並不限於此。此外，在所述周邊電路區100b的基底100上還可設置至少一周邊元件114，如MOS開關等。內層介電層104覆蓋2T-SRAM 102，接觸窗106則設置在內層介電層104中並分別耦接2T-SRAM 102。內層介電層104的材料例如是以四乙氧基矽烷（TEOS）為反應氣體進行化學氣相沉積法所形成的氧化矽、或選自硼磷矽玻璃（BPSG）、磷摻雜矽玻璃(PSG)、低介電常數(low k)材料等。若是在設有周邊元件114的情況下，接觸窗106也會設置在周邊電路區100b的內層介電層104中並耦接周邊元件114。
請繼續參照圖1，第一層間介電層108覆蓋內層介電層104與接觸窗106，其中第一層間介電層108可以是單層或多層結構，以圖1為例，第一層間介電層108是單層結構，並且在第一層間介電層108與內層介電層104之間可設置材料不同的中間層116，以利製程的控制；例如第一層間介電層108的材料為Al2 O3 （blue diamond，BD）、中間層116的材料則是SiCN，然而本發明並不限於此。第一介層窗110則設置在第一層間介電層108中並經由各個接觸窗106耦接2T-SRAM 102。第一介層窗110例如是由金屬層118與阻障層120構成的結構，其中金屬層118的材料例如銅、鈦、鎢或鋁；阻障層120的材料例如鉭（Ta）、鈦（Ti）、氮化鉭（TaN）、氮化鈦（TiN）或前述之組合。此外，若是在設有周邊元件114的情況下，還可在周邊電路區100b的第一層間介電層108中設置第三介層窗122，用以耦接周邊元件114，且第三介層窗122與第一介層窗110可採用同一層材料形成；也就是說，第三介層窗122與第一介層窗110實際上可利用同一道光罩製程以及相同的沉積步驟形成。而且，在圖1顯示的第一介層窗110的底部與第三介層窗122的底部均延伸到內層介電層104，但本發明並不限於此，第一介層窗110的底部與第三介層窗122的底部也可與中間層116的底面齊平。
請再度參照圖1，所述導電線路112是設置在第一層間介電層108上並連接多個第一介層窗110，其中導電線路112的厚度t1小於或等於十分之一的第一介層窗110的厚度t2（t1≤t2/10）。上述導電線路112的材料是可形成厚度極薄的導體材料，例如鎢、鋁、鉭、氮化鉭或前述之組合。在一實施例中，第一介層窗110的厚度t2若是在250 nm左右，則導電線路112的厚度t1可在5nm~25 nm之間，但本發明並不限於此。由於很薄的導電線路112取代傳統的位元線，所以能大幅降低原本由位元線所導致的耦合效應，並藉此避免2T-SRAM 102受到不必要的干擾。
在一實施例中，導電線路112後續的連接可利用圖1所示的雙鑲嵌結構124，其係形成在覆蓋導電線路112的一第二層間介電層126內，其中雙鑲嵌結構124是由金屬層與阻障層構成的結構，第二層間介電層126可以是單層或多層結構，以圖1為例，第二層間介電層126是單層結構，並且在第二層間介電層126與導電線路112之間可設置材料不同的中間層128，以利製程的控制；例如第二層間介電層126的材料為BD、中間層128的材料則是SiCN，然而本發明並不限於此。雙鑲嵌結構124一般具有介層窗與導電溝渠，所以在需要與周邊元件114耦接的情況下，雙鑲嵌結構124還可延伸至周邊電路區100b，並經由一個介層窗126直接接觸導電線路112、另一個介層窗130直接接觸第三介層窗122，使2T-SRAM 102耦接至周邊元件114。在另一實施例中，若是在第一介層窗110的上一層線路不需要直接與周邊元件114耦接，則雙鑲嵌結構124可改以彼此隔離的第二介層窗130與第四介層窗132取代，其中第二介層窗130耦接導電線路112、第四介層窗132耦接第三介層窗122，且第四介層窗132與第二介層窗130可採用同一層材料形成；也就是說，第四介層窗132與第二介層窗130實際上可利用同一道光罩製程以及相同的沉積步驟形成。
圖2A至圖2G是依照本發明的第三實施例的一種靜態隨機存取記憶體元件的製造流程示意圖。
請先參照圖2A，提供一基底200，其具有2電晶體-靜態隨機存取記憶體（2T-SRAM）區200a與周邊電路區200b。在2T-SRAM區200a形成至少一個2T-SRAM 202，且圖中顯示的是形成了兩個2T-SRAM 202，每個2T-SRAM 202基本包括兩個電晶體202a與一個電容器202b，但本發明並不限於此。此外，在周邊電路區200b的基底200上還可形成至少一周邊元件204，如MOS開關等。所述2T-SRAM 202與周邊元件204的形成方法與形成順序可採用所屬技術領域中具有通常知識者所周知的方法，於此不再說明。在另一實施例中，周邊電路區200b及其中的周邊元件204的形成可採用其它製程，而與2T-SRAM區200a的製程分開進行。然後，在基底200上形成一內層介電層206覆蓋2T-SRAM 202與周邊元件204，再於內層介電層206中形成多個接觸窗208耦接2T-SRAM 202與周邊元件204。之後，在內層介電層206與接觸窗208的表面可形成一中間層210，以利後續蝕刻製程的控制，且其材料可參照上述實施例，故不再贅述。
然後，請參照圖2B，在基底200上形成一第一層間介電層212，覆蓋中間層210及其下的內層介電層206與接觸窗208，上述第一層間介電層212包括單層或多層結構。之後，在第一層間介電層212內形成多個第一介層窗214a，每個第一介層窗214a經由每個接觸窗208耦接2T-SRAM 202。形成第一介層窗214a的同時可在周邊電路區200b形成耦接周邊元件204的多個第三介層窗214b。在一實施例中，形成第一介層窗214a與第三介層窗214b的步驟例如在形成第一層間介電層212之後，在第一層間介電層212上形成圖案化罩幕(未繪示)，再利用所述圖案化罩幕作為蝕刻罩幕，去除部分第一層間介電層212而形成多個開口216，這些開口216會穿過中間層210並暴露出接觸窗208，接著可在開口216表面形成阻障層218再填入金屬(如銅)220，之後利用如CMP的方式進行金屬的平坦化製程。然而，本發明並不限於此。
之後，請參照圖2C，為了在第一層間介電層212上形成導電線路，可先在第一層間介電層212上形成一導體層222，覆蓋第一層間介電層212、第一介層窗214a與第三介層窗214b，其中導體層222的厚度t1小於或等於十分之一的第一介層窗214a的厚度t2，導體層222的材料包括鎢、鋁、鉭、氮化鉭或前述之組合。接著，在導體層222上形成一圖案化光阻層224，並暴露出周邊電路區200b的導體層222。。
然後，請參照圖2D，利用圖案化光阻層224作為罩幕，蝕刻去除2T-SRAM區200a以外的導體層，以形成導電線路222a，且導電線路222a連接多個第一介層窗214a。之後可將圖案化光阻層224移除。
接著，請參照圖2E，可在基底200上先形成另一中間層226，再形成一第二層間介電層228覆蓋導電線路222a，以利後續蝕刻製程的控制，且其材料可參照上述實施例，故不再贅述。然後，為了在第二層間介電層228中形成雙鑲嵌結構，可先利用微影蝕刻製程在第二層間介電層228中形成介層窗開口230，一個介層窗開口230對準導電線路222a、另一個介層窗開口230對準第三介層窗214b。此外，若是不需直接在此處耦接2T-SRAM 202與周邊元件204，也可選擇先去除介層窗開口230內的中間層226再直接於介層窗開口230分別形成耦接第三介層窗214b的第四介層窗(未繪示)與耦接導電線路222a的第二介層窗(未繪示)，其中第二介層窗與第四介層窗的形成方法可參照上述形成第一介層窗214a與第三介層窗214b的步驟，於此不再贅述。
之後，請參照圖2F，利用微影蝕刻製程在第二層間介電層228中形成溝槽232，其位於介層窗開口230上方，前述介層窗開口230與溝槽232的形成方法與形成順序還可採用所屬技術領域中具有通常知識者所周知的其他方法，於此不再說明。
隨後，請參照圖2G，可先去除介層窗開口230內的中間層226，再於介層窗開口230與溝槽232的表面形成阻障層234，再填入金屬層236，之後利用如CMP的方式進行金屬層的平坦化製程，以形成連接導電線路222a與第三介層窗214b的雙鑲嵌結構238。然而，本發明並不限於此。根據不同的元件設計需求，雙鑲嵌結構238也可不與第三介層窗214b接觸，亦即不在第三介層窗214b上方形成介層窗開口230。
綜上所述，本發明利用與阻障層（barrier layer）厚度相近的導體線路取代傳統的位元線，因此能大幅降低原本由位元線所導致的耦合效應，並藉此避免2T-SRAM受到干擾。由於本發明的導體線路可使用如銅製程的阻障層的製程形成，所以不但能將其厚度控制得很薄，還可整合至現有技術，無需繁瑣的步驟就能達到降低元件耦合效應的功效。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、200:基底 100a、200a:2T-SRAM區 100b、200b:周邊電路區 102、202:2電晶體-靜態隨機存取記憶體（2T-SRAM） 102a、202a:電晶體 102b、202b:電容器 104、206:內層介電層 106、208:接觸窗 108、212:第一層間介電層 110、214a:第一介層窗 112、222a:導電線路 114、204:周邊元件 116、128、210、226:中間層 118、220、236:金屬層 120、218、234:阻障層 122、214b:第三介層窗 124、238:雙鑲嵌結構 126、228:第二層間介電層 130:第二介層窗 132:第四介層窗 216:開口 222:導體層 224:圖案化光阻層 230:介層窗開口 232:溝槽 t1、t2:厚度
圖1是依照本發明的第一實施例的一種靜態隨機存取記憶體元件的剖面示意圖。 圖2A至圖2G是依照本發明的第二實施例的一種靜態隨機存取記憶體元件的製造流程示意圖。
100:基底
100a:2T-SRAM區
100b:周邊電路區
102:2電晶體-靜態隨機存取記憶體(2T-SRAM)
102a:電晶體
102b:電容器
104:內層介電層
106:接觸窗
108:第一層間介電層
110:第一介層窗
112:導電線路
114:周邊元件
116、128:中間層
118:金屬層
120:阻障層
122:第三介層窗
124:雙鑲嵌結構
126:第二層間介電層
130:第二介層窗
132:第四介層窗
t1、t2:厚度

Claims (19)

  1. 一種靜態隨機存取記憶體元件，包括： 一基底，具有2電晶體-靜態隨機存取記憶體（2T-SRAM）區與周邊電路區； 至少一2T-SRAM，設置在所述2T-SRAM區的所述基底上； 一內層介電層，覆蓋所述至少一2T-SRAM； 多數個接觸窗，設置在所述內層介電層中並耦接所述至少一2T-SRAM； 一第一層間介電層，覆蓋所述內層介電層與所述多數個接觸窗； 多數個第一介層窗，設置在所述第一層間介電層中並經由每個所述接觸窗耦接所述至少一2T-SRAM；以及 一導電線路，設置在所述第一層間介電層上，連接所述多數個第一介層窗，其中所述導電線路的厚度小於或等於十分之一的所述第一介層窗的厚度。
  2. 如請求項1所述的靜態隨機存取記憶體元件，其中所述導電線路的材料包括鎢、鋁、鉭、氮化鉭或前述之組合。
  3. 如請求項1所述的靜態隨機存取記憶體元件，其中所述第一層間介電層包括單層或多層結構。
  4. 如請求項1所述的靜態隨機存取記憶體元件，更包括： 一第二層間介電層，覆蓋所述導電線路；以及 至少一第二介層窗或至少一雙鑲嵌結構，設置在所述第二層間介電層中並連接所述導電線路。
  5. 如請求項4所述的靜態隨機存取記憶體元件，更包括至少一周邊元件，設置在所述周邊電路區的所述基底上。
  6. 如請求項5所述的靜態隨機存取記憶體元件，更包括多數個第三介層窗，設置在所述周邊電路區的所述第一層間介電層中並形成耦接所述至少一周邊元件，其中所述第三介層窗與所述第一介層窗是以同一層材料形成。
  7. 如請求項6所述的靜態隨機存取記憶體元件，更包括： 一第四介層窗，設置在所述周邊電路區的所述第二層間介電層中並耦接所述第三介層窗，其中所述第四介層窗與所述第二介層窗是以同一層材料形成。
  8. 如請求項6所述的靜態隨機存取記憶體元件，其中所述雙鑲嵌結構延伸至所述周邊電路區並耦接所述第三介層窗。
  9. 如請求項4所述的靜態隨機存取記憶體元件，其中所述第二層間介電層包括單層或多層結構。
  10. 一種靜態隨機存取記憶體元件的製造方法，包括： 提供一基底，其具有2電晶體-靜態隨機存取記憶體（2T-SRAM）區與周邊電路區； 在所述2T-SRAM區形成至少一2T-SRAM； 在所述基底上形成一內層介電層，覆蓋所述至少一2T-SRAM； 在所述內層介電層中形成多數個接觸窗耦接所述至少一2T-SRAM； 在所述基底上形成一第一層間介電層，覆蓋所述內層介電層與所述多數個接觸窗； 在所述第一層間介電層內形成多數個第一介層窗，每個所述第一介層窗經由每個所述接觸窗耦接所述至少一2T-SRAM；以及 在所述第一層間介電層上形成一導電線路，連接所述多數個第一介層窗，其中所述導電線路的厚度小於或等於十分之一的所述第一介層窗的厚度。
  11. 如請求項10所述的靜態隨機存取記憶體元件的製造方法，其中形成所述導電線路的步驟包括： 在所述第一層間介電層上形成一導體層，覆蓋所述第一層間介電層與所述多數個第一介層窗； 在所述導體層上形成一圖案化光阻層；以及 利用所述圖案化光阻層作為罩幕，蝕刻去除所述2T-SRAM區以外的所述導體層，以形成所述導電線路。
  12. 如請求項10所述的靜態隨機存取記憶體元件的製造方法，其中所述導電線路的材料包括鎢、鋁、鉭、氮化鉭或前述之組合。
  13. 如請求項10所述的靜態隨機存取記憶體元件的製造方法，其中所述第一層間介電層包括單層或多層結構。
  14. 如請求項10所述的靜態隨機存取記憶體元件的製造方法，其中在形成所述導電線路之後更包括: 在所述基底上形成一第二層間介電層，覆蓋所述導電線路；以及 在所述第二層間介電層中形成連接所述導電線路的至少一第二介層窗或至少一雙鑲嵌結構。
  15. 如請求項14所述的靜態隨機存取記憶體元件的製造方法，其中在形成所述內層介電層之前更包括在所述周邊電路區形成至少一周邊元件。
  16. 如請求項15所述的靜態隨機存取記憶體元件的製造方法，其中形成所述第一介層窗的同時在所述周邊電路區形成耦接所述至少一周邊元件的多數個第三介層窗。
  17. 如請求項16所述的靜態隨機存取記憶體元件的製造方法，其中形成所述第二介層窗的同時在所述周邊電路區形成耦接所述第三介層窗的第四介層窗。
  18. 如請求項16所述的靜態隨機存取記憶體元件的製造方法，其中形成所述雙鑲嵌結構的步驟包括使所述雙鑲嵌結構耦接所述周邊電路區內的所述第三介層窗。
  19. 如請求項14所述的靜態隨機存取記憶體元件的製造方法，其中所述第二層間介電層包括單層或多層結構。
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