TW202141504A

TW202141504A - 存儲器件及其編程方法

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Publication number: TW202141504A
Application number: TW109120102A
Authority: TW
Inventors: 劉紅濤; 黃瑩; 魏文喆; 蔣頌敏; 黃德佳; 陳文強
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2020-04-29
Filing date: 2020-06-15
Publication date: 2021-11-01
Also published as: CN111771243B; WO2021217501A1; TWI730811B; US20210343344A1; US20220351779A1; US11423987B2; CN115064200A; CN111771243A

Abstract

本發明公開了一種用於存儲器件的編程方法。編程方法包括在針對第一字線的精細編程操作之前，使處於淺能級的多個第一電荷載流子移動到襯底層中的溝道，其中，處於淺能級的多個第一電荷載流子對應於要被編程的存儲單元。

Description

存儲器件及其編程方法

本發明涉及存儲器件及其編程方法，並且更具體而言，涉及具有更高的可靠性和編程質量的存儲器件及其編程方法。

近年來，半導體存儲器領域得到了越來越高的關注。半導體存儲器可以是易失性的或者非易失性的。非易失性半導體存儲器件即使在未供電時也能夠保存數據，並且因此被廣泛應用在蜂窩電話、數碼相機、個人數字助理、移動計算裝置、非移動計算裝置和其他裝置中。

可以採取多步驟編程操作，以使要被存儲的數據值的閾值電壓分布不那麽寬。在多步驟編程操作中，可以在精細編程操作之前執行粗略編程操作。粗略編程操作可以形成（大致的）閾值電壓分布。精細編程操作可以精細地使通過粗略編程操作形成的（大致的）閾值電壓分布變窄。然而，電荷載流子的不希望出現的再分布或複合（例如，處於淺能級的電荷載流子向溝道的移動）可能使（完成的）閾值電壓分布畸變，從而導致閾值電壓偏移效應。

因此，需要提供一種在精細編程操作之後阻止閾值電壓偏移效應，由此提高可靠性和編程質量的存儲器件及其編程方法。

因此，本發明的目標在於提供一種存儲器件和相關的編程方法，以提高可靠性和編程質量。

本發明公開了一種用於存儲器件的編程方法。所述編程方法包括在針對第一字線的精細編程操作之前，使處於淺能級的多個第一電荷載流子移動到襯底層中的溝道，其中，處於淺能級的多個第一電荷載流子對應於要被編程的存儲單元。

本發明還公開了一種存儲器件。所述存儲器件包括多個存儲單元、電壓生成電路和控制電路。電壓生成電路被配置爲根據多個控制信號生成至少施加至所述多個存儲單元的多個電壓。控制電路被配置爲根據編程方法生成針對電壓生成電路的多個控制信號。該編程方法包括在針對第一字線的精細編程操作之前，使處於淺能級的電荷載流子移動到襯底層中的溝道，其中，處於淺能級的多個第一電荷載流子對應於要被編程的存儲單元。

對於本領域技術人員而言，在閱讀了下文各附圖和視圖示出的優選實施例的詳細描述之後，本發明的這些和其他目標無疑將變得顯而易見。

本發明旨在避免可能發生在精細編程操作之後的處於淺能級的電荷載流子（電子和/或空穴）的不希望出現的再分布或複合，以提高可靠性和編程質量。例如，可以在精細編程操作之前有意地觸發處於淺能級的電荷載流子的再分布或複合。

第1圖是示出了根據本發明實施例的串ST1的截面圖的示意圖。第2圖是示出了第1圖所示的串ST1的等效電路的示意圖。串ST1可以是用於NAND結構的閃速存儲器的NAND串。第1圖和第2圖中所示的串ST1包括選擇單元SST1、GST1、多個虛設單元DC1a、DC1b以及多個存儲單元MC1a、MC1b、MC1c。串聯連接的選擇單元SST1、GST1、虛設單元DC1a、DC1b以及存儲單元MC1a到MC1c分別包括柵極Gt、Gb、控制柵CGda、CGdb、CGa、CGb、CGc、存儲層FG、阻隔層BKL、隧穿層TNL和襯底層SBL。選擇單元SST1被配置爲將串ST1連接至位線BL1，並且可以通過向串選擇線SSL1施加適當電壓來控制選擇單元SST1。選擇單元GST1被配置爲將串ST1連接至公共源極線CSL，並且可以通過向地選擇線GSL1施加適當電壓來控制選擇單元GST1。虛設單元DC1a、DC1b的控制柵CGda、CGdb中的每者分別連接至多條虛設線WLda、WLdb之一。存儲單元MC1a、MC1b、MC1c的控制柵CGa到CGc中的每者分別連接至多條字線WLa、WLb、WLc之一。

基本地，在編程之後處於串ST1中的電荷載流子可能隨著時間的推移而再分布和泄漏。例如，如第1圖所示，剛好在編程之後，可以被捕獲在隧穿層TNL中的處於淺能級的某些電荷載流子（也稱爲第一電荷載流子）可能向在襯底層SBL中的源極端子和漏極端子之間創建的溝道遷移，並且電荷載流子（隧穿層TNL中的）可能快速損失。電荷的再分布或複合（即，快速的電荷載流子損失）可能導致閾值電壓偏移效應，其將使每一狀態的（完成的）閾值電壓分布偏移或加寬，或者使兩個相鄰狀態之間的讀取裕量縮小。兩個相鄰狀態之間的讀取裕量越窄，就越難將這兩個相鄰狀態清楚地相互區分開。已經被驗證爲已經被正確地編程（或擦除）的存儲單元（例如，存儲單元MC1b）可能經歷將根本性地改變存儲單元的編程（或擦除）狀態的閾值電壓偏移效應。

電荷再分布可能使（完成的）閾值電壓分布變形並畸變，從而導致閾值電壓偏移效應；然而，可以通過操縱電荷再分布的時序來減少或消除對（完成的）閾值電壓分布的閾值電壓偏移效應。例如，第3圖是根據本發明實施例的用於對第1圖所示的串ST1的存儲單元（例如，存儲單元MC1b）進行編程的編程方法30的流程圖。可以將編程方法30編譯成程序代碼。方法30可以由控制電路（例如，第11圖所示的控制電路120）執行，並且可以包括下述步驟：

步驟S300：開始。

步驟S302：在針對第一字線的精細編程操作之前，使處於淺能級的多個第一電荷載流子移動到襯底層SBL中的溝道，其中，處於淺能級的多個第一電荷載流子對應於要被編程的存儲單元。

步驟S304：結束。

簡而言之，在精細編程操作之前，使對應於要被編程的存儲單元（例如，存儲單元MC1b）的處於淺能級的電荷載流子遷移至襯底層SBL中的溝道，由此避免在精細編程操作之後發生電荷載流子的不希望出現的再分布或複合。借助於在精細編程操作之前在步驟S302中執行的電荷再分布步驟，本發明提供了令人滿意的閾值電壓分布。因而能夠提高可靠性和編程質量。

具體地，可以按照多步驟編程操作對存儲單元（例如，存儲單元MC1b）進行編程。在多步驟編程操作中，可以在執行精細編程操作之前執行粗略編程操作。在步驟S302中，可以在針對對應於要被編程的存儲單元的字線（例如，字線WLb）的精細編程操作之前，執行電荷再分布步驟，從而使處於淺能級的電荷載流子移動回到襯底層SBL中的溝道。通過這種方式，在精細編程操作之後幾乎沒有處於淺能級的電荷載流子。因此，在精細編程操作之後，很少發生由處於淺能級的電荷載流子的再分布而導致的閾值電壓偏移效應。

在一些實施例中，可以在針對字線（例如，字線WLb）的粗略編程操作之後、並且在針對該字線（即字線WLb）的精細編程操作之前，立即執行電荷再分布步驟。換言之，可以在針對該字線的粗略編程操作之後，立即使處於淺能級的電荷載流子移動到襯底層SBL中的溝道。例如，第4圖示出了根據本發明實施例的要被編程的狀態的四個閾值電壓分布的示意圖。該四個閾值電壓分布中的每者具有一條分布曲線，其對應於同一狀態，但是表示互不相同的步驟。在第4圖中，在針對字線（例如，字線WLb）的粗略編程操作之後，形成了存儲單元的該狀態的分布曲線VD402。在電荷再分布步驟（例如，步驟S302）之後，形成了存儲單元的該狀態的分布曲線VD404。在針對下一條字線（例如，字線WLc）的另一粗略編程操作之後，形成了存儲單元的該狀態的分布曲線VD406。在對前一條字線（即字線WLb）的精細編程操作之後，形成了存儲單元的該狀態的分布曲線VD408。

如第4圖中所示，分布曲線VD404的寬度比分布曲線VD402的寬度更寬，而分布曲線VD408的寬度比分布曲線VD404的寬度（和分布曲線VD402的寬度）更窄。隨著該狀態的分布曲線VD404由於電荷再分布而朝另一狀態的另一分布曲線擴展，兩個相繼狀態之間的區分變得越來越困難。對於數據讀取而言，加寬的分布曲線VD404可能是無法接受的，尤其是在兩個相鄰狀態之間的讀取裕量小的時候。另一方面，在精細編程操作之前，使處於淺能級的電荷載流子移動到襯底層SBL中的溝道，並且因而在精細編程操作之後形成的分布曲線VD408不會因電荷再分布而畸變。爲了提高可靠性，希望使閾值電壓分布中的各條分布曲線縮窄，因爲更窄的分布曲線帶來更寬的讀取裕量（即，兩個相鄰狀態之間的距離）。由於分布曲線VD408的寬度是並且保持是窄的，因而該狀態的分布曲線VD408可以保持遠離另一狀態的另一分布曲線，其提高了讀取裕量，並且確保了對來自存儲單元的狀態的讀取精確度。

值得注意的是，本領域技術人員可以容易地做出不同變更和修改。在一些實施例中，可以在針對字線（例如，字線WLb）的精細編程操作之前，並且在針對下一條字線（即，字線WLc）的粗略編程操作之後，立即執行電荷再分布步驟。換言之，可以在針對下一條字線的粗略編程操作之後，立即使處於淺能級的電荷載流子移動到襯底層SBL中的溝道。例如，第5圖示出了根據本發明實施例的四個閾值電壓分布的示意圖。該四個閾值電壓分布中的每者具有一條分布曲線，其對應於同一狀態但是表示互不相同的步驟。在第5圖中，在針對字線（例如，字線WLb）的粗略編程操作之後，形成了存儲單元的該狀態的分布曲線VD502。在針對下一條字線（例如，字線WLc）的另一粗略編程操作之後，形成了存儲單元的該狀態的分布曲線VD504。在電荷再分布步驟（例如，步驟S302）之後，形成了存儲單元的該狀態的分布曲線VD506。在對前一條字線（即字線WLb）的精細編程操作之後，形成了存儲單元的該狀態的分布曲線VD508。

如第5圖中所示，分布曲線VD506的寬度比分布曲線VD502的寬度更寬，而分布曲線VD508的寬度比分布曲線VD506的寬度（和分布曲線VD502的寬度）更窄。隨著該狀態的分布曲線VD506由於電荷再分布而朝另一狀態的另一分布曲線擴展，兩個相繼狀態之間的區分變得越來越困難。對於數據讀取而言，加寬的分布曲線VD506可能是無法接受的，尤其是在兩個相鄰狀態之間的讀取裕量小的時候。另一方面，在精細編程操作之前，使處於淺能級的電荷載流子移動到襯底層SBL中的溝道，並且因而在精細編程操作之後形成的分布曲線VD508不會因電荷再分布而畸變。爲了提高可靠性，希望使閾值電壓分布中的各條分布曲線縮窄，因爲更窄的分布曲線帶來更寬的讀取裕量（即，兩個相鄰狀態之間的距離）。由於分布曲線VD508的寬度是並且保持是窄的，因而該狀態的分布曲線VD508保持遠離另一狀態的另一分布曲線，其提高了讀取裕量，並且確保了對來自存儲單元的狀態的讀取精確度。

電場可以加速電荷再分布。因此，在一些實施例中可以通過施加電場來執行步驟S302中的電荷再分布步驟。例如，第6圖是示出了第1圖所示的串ST1的截面圖以及襯底層SBL的溝道中的溝道電勢分布（用於呈現相對於位置的電勢）的示意圖。如第6圖所示，將電場E1施加至串ST1。作爲所施加的電場E1的結果，處於淺能級的電荷載流子（例如，隧穿層TNL中的電荷載流子）可以移動。電場E1的方向被認爲是其對正電荷載流子施加的力的方向。相應地，電場E1迫使負電荷載流子（例如，從隧穿層TNL）向在襯底層SBL中的源極端子和漏極端子之間創建的溝道流動。另一方面，如果適當控制電場E1的幅度，那麽可以被捕獲在存儲層FG中的處於深能級的電荷載流子（又稱爲第二電荷載流子）可以不受影響並且不表現出任何變化，使得存儲在存儲單元（例如，存儲單元MC1b）中的數據不會丟失。

電場E1可以是通過向串ST1施加電壓而創建的，以加速電荷再分布。例如，請參考第6圖到第8圖。第7圖示出了根據本發明實施例的NAND結構的存儲器70的示意圖。第8圖示出了用於第7圖所示的存儲器70的編程方法（例如，編程方法30）的信號圖。

如第7圖所示，存儲器70包括多個串，例如串ST1以及串ST2到ST4。像第1圖中所示的串ST1一樣，第7圖所示的串ST2到ST4中的每者可以包括分別串聯連接並且分別在襯底層SBL上方垂直延伸的兩個選擇單元、兩個虛設單元和三個存儲單元，但不限於此。設置在串ST2到ST4頂部上的選擇單元被配置爲將串ST2到ST4連接至（所述）位線BL1、BL2，並且可以通過分別向（所述）串選擇線SSL1、SSL2施加適當的電壓來控制設置在串ST2到ST4頂部上的選擇單元。設置在串ST2到ST4的底部的選擇單元被配置爲將串ST2到ST4連接至公共源極線CSL，並且可以通過分別向（所述）地選擇線GSL1、GSL2施加適當電壓來控制設置在串ST2到ST4的底部的選擇單元。串ST2到ST4中的虛設單元的控制柵分別連接至虛設線WLda、WLdb。串ST2到ST4中的存儲單元的控制柵分別連接至字線WLa、WLb、WLc。典型地，位線BL1、BL2在串ST1到ST4的頂部上沿垂直於字線WLa、WLb、WLc的方向延伸。

本領域的技術人員將認識到，可以在存儲器70中實施2維平面存儲結構、3維堆疊結構、NAND閃速存儲結構和/或NOR閃速存儲結構。此外，出於說明的目的，第1圖、第2圖、第6圖和第7圖示出了串ST1中的三個存儲單元。在其他實施例中，一個串可以包括更多個存儲單元。一個串中的存儲單元的數量不限制本發明的範圍。另外，串ST1到ST4中的存儲單元（例如存儲單元MC1a到MC1c）可以是浮柵晶體管或電荷捕獲晶體管。每一存儲單元可以存儲1位數據或者兩位或更多位數據，並且因而可以具有單級單元（SLC）類型、多級單元（MLC）類型、三級單元（TLC）類型、四級單元（QLC）類型或者更高級類型。每一存儲單元可以保留Q個可能狀態之一，其中，Q是等於或者大於2的正整數，一般地，對於SLC而言Q=2，對於MLC而言Q=4，對於TLC而言Q=8，並且對於QLC而言Q=16。

可以使用多步驟編程操作將存儲單元編程到目標編程狀態（又稱爲編程狀態）中。多步驟編程操作涉及一個序列，該序列開始於初始編程電平並且進行至目標編程電平，直到選定的存儲單元（例如，存儲單元MC1b）的閾值電壓達到目標編程狀態的一個相應的驗證電壓電平爲止。在粗略編程操作或精細編程操作期間，可以將編程脈衝（例如，20伏）施加至選定的字線（例如，字線WLb），從而將對應於選定的字線的選定的存儲單元（例如，存儲單元MC1b）設定至相應的目標編程狀態。（一個或多個）未選定的字線（例如，字線WLa、WLc）經受（例如）10伏的電壓。此外，可以將導通電壓（例如，1.5伏或3伏）施加至串選擇線（例如，串選擇線SSL1），從而使相應的選擇單元（例如，選擇單元SST1）導通，並且可以將截止電壓（例如，0伏）施加至地選擇線（例如，地選擇線GSL1），從而使相應的選擇單元（例如，選擇單元GST1）截止。在對選定的存儲單元進行編程時，可以將地電壓（例如，0伏）施加在對應於選定的存儲單元的選定的位線（例如，位線BL1）上，同時可以將電源電壓（例如，1.5伏或3伏）施加在對應於（一個或多個）未選定的單元的（一個或多個）未選定的位線（例如，位線BL2）上。結果，電荷載流子可以被注入到存儲層FG中（或者有時被注入到隧穿層TNL中）。當電荷載流子在存儲層FG中累積時，選定的存儲單元的閾值電壓升高，使得選定的存儲單元處於已編程狀態。

如第7圖和第8圖所示，在步驟S302中執行的電荷再分布步驟期間，所施加的電壓發生變化，以創建第6圖所示的溝道電勢分布，從而産生電場E1。如第8圖所示，可以將截止電壓施加至地選擇線GSL1、GSL2和串選擇線SSL1、SSL2，從而使選擇單元GST1、GST2、SST1和SST2截止，以實施電荷再分布步驟。可以將地電壓施加在位線BL1、BL2以及公共源極線CSL上，使得位線BL1、BL2和公共源極線CSL接地。襯底層SBL的阱（未示出）經受（例如）0伏的電壓，並且因而也是接地的。施加至對應於選定的存儲單元（即，存儲單元MC1b）的選定的字線（例如，字線WLb）的電壓近似爲0伏，因爲該選定的字線是接地的。施加至對應於（一個或多個）未選定的存儲單元（例如，存儲單元MC1a、MC1c）的（一個或多個）未選定的字線（例如，字線WLa、WLc）的電壓可以達到（或者增大到）第一非零電壓V1。第一非零電壓V1可以處於5伏到10伏的範圍內。第一非零電壓V1可以大於0伏，但是低於編程脈衝的電壓。施加至對應於串ST1到ST4的虛設單元（例如，虛設單元DC1a、DC1b）的虛設線WLda、WLdb的電壓可以達到（或者增大到）第二非零電壓V2。第二非零電壓V2可以處於0伏到5伏的範圍內。第二非零電壓V2可以大於0伏，但是低於第一非零電壓V1。

在電荷再分布步驟期間，由於所有串（例如，串ST1到ST4）的選擇單元GST1、GST2、SST1、SST2都被截止，因而襯底層SBL中的溝道是浮置的。施加至虛設線WLda、WLdb和未選定的字線WLa、WLc的電壓是非零的，其將增大虛設單元DC1a、DC1b以及未選定的存儲單元MC1a、MC1c的溝道電勢。如第6圖所示，處於位置Pga處的存儲單元MC1a的溝道電勢或者處於位置Pgc處的存儲單元MC1c的溝道電勢高於處於位置Pt或Pb處的溝道電勢。在一些實施例中，處於位置Pga或Pgc處的溝道電勢高於處於位置Pgda或Pgdb處的溝道電勢，並且處於位置Pgda或Pgdb處的溝道電勢高於處於位置Pt或Pb處的溝道電勢。在一些實施例中，處於位置Pgda或Pgdb處的溝道電勢低於施加至虛設線WLda或WLdb的電壓，並且處於位置Pga或Pgc處的溝道電勢低於施加至未選定的字線WLa或WLc的電壓。

雖然施加至對應於選定的存儲單元MC1b的選定的字線WLb的電壓等於0伏，但是處於位置Pgb處的存儲單元MC1b的溝道電勢可以高於0伏。這是因爲虛設單元DC1a、DC1b和未選定的存儲單元MC1a、MC1c的等效溝道連接至選定的存儲單元MC1b的等效溝道——更具體地，襯底層SBL中的溝道是連續的。相應地，虛設單元DC1a、DC1b和未選定的存儲單元MC1a、MC1c的溝道電勢可以使處於位置Pgb處的選定的存儲單元MC1b的溝道電勢是非零的。在一些實施例中，處於位置Pgb處的溝道電勢低於處於位置Pga、Pgc、Pgda或Pgdb處的溝道電勢，但是高於0伏，這是位置Pgb處的溝道電勢被位置Pga或Pgc處的相鄰溝道電勢上拉的結果。通過這種方式，感生出從襯底層SBL中的溝道指向隧穿層TNL的電場E1（以及潛在的橫向電場E2和E3），從而加速處於淺能級的電荷載流子向溝道的移動。

值得注意的是，可以根據實驗數據或模擬結果來確定並優化未選定的字線WLa、WLc的第一非零電壓V1以及虛設線WLda、WLdb的第二非零電壓V2，使得處於深能級的電荷載流子可以不像處於淺能級的電荷載流子那樣遷移到襯底層SBL中的溝道。也就是說，在電場E1被適當控制時，禁止處於深能級的電荷載流子遷移到襯底層SBL中的溝道。處於深能級的電荷載流子可以保持並且仍被捕獲在存儲層FG中。因此，存儲在存儲單元MC1b中的數據將不會丟失或者被擦除。爲了進一步地理解，淺能級接近導帶（的帶邊緣），例如，相對於導帶邊緣的能差小於kBT（玻爾茲曼常數乘以溫度）。半導體中的深能級一般描述的是離導帶或價帶更遠的能級，並且能差比kBT大得多。深能級可以接近帶隙的中心。

如上文所闡述的，在精細編程操作之前，執行電荷再分布步驟，從而在施加至對應於選定的存儲單元MC1b的選定的字線WLb的電壓接近0伏並且選定的存儲單元MC1b的溝道電勢高於0伏的情況下，使處於淺能級的電荷載流子快速移動到襯底層SBL中的溝道。由於隨著存儲在每一存儲單元上的狀態數量的增加必須使（完成的）閾值電壓分布中的指定給每一狀態的分布曲線（例如，分布曲線VD408或VD508）變得更窄並且更緊密地聚攏，因而必須以提高的精確度執行對選定的存儲單元的編程，並且降低了（完成的）閾值電壓分布中的能夠容忍的任何後偏移的程度。根據本發明，在精細編程操作之後只有很少的處於淺能級的電荷載流子；因此，在精細編程操作之後很少發生由處於淺能級的電荷載流子的再分布導致的閾值電壓偏移效應。借助於在精細編程操作之前執行的電荷再分布步驟，能夠因而提高可靠性和編程質量。

替代性地，電場E1可以是通過作爲擦除操作向串ST1施加電壓而創建的，以加速電荷再分布。例如，請參考第7圖和第9圖。第9圖是用於第7圖所示的存儲器70的編程方法（例如，編程方法30）的信號圖。

如第7圖和第9圖所示，在步驟S302中執行的電荷再分布步驟期間，可以在對應於選定的存儲單元（即，存儲單元MC1b）的選定的字線（例如，字線WLb）上施加地電壓，使得選定的字線接地，如第8圖中所示。不像第8圖中所示的信號圖那樣，在電荷再分布步驟期間，施加至襯底層SBL的阱的電壓可以達到（或者增大到）第三非零電壓V3。第三非零電壓V3可以處於5伏到10伏的範圍內。第三非零電壓V3可以大於0伏，但是低於編程脈衝的電壓。此外，地選擇線GSL1、GSL2、串選擇線SSL1、SSL2、位線BL1、BL2、公共源極線CSL、對應於串ST1到ST4的虛設單元（即，虛設單元DC1a、DC1b）的虛設線WLda、WLdb以及對應於（一個或多個）未選定的存儲單元（即，存儲單元MC1a、MC1c）的（一個或多個）未選定的字線（例如，字線WLa、WLc）在電荷再分布步驟期間是浮置的。由於所有的地選擇線GSL1、GSL2、串選擇線SSL1、SSL2、位線BL1、BL2、公共源極線CSL、虛設線WLda、WLdb和未選定的字線WLa、WLc都被置於浮置狀態，因而串ST1到ST4的對應的元件也被升高到非零電壓，例如，其歸因於與所述阱的電容耦合。

通過使所述阱升高到第三非零電壓V3（類似於20V或更低的擦除電壓）並且使對應於選定的存儲單元MC1b的選定的字線WLb接地，將感生出從襯底層SBL中的溝道指向隧穿層TNL的電場E1，以加速處於淺能級的電荷載流子向溝道的移動。換言之，“擦除”了處於淺能級的電荷載流子。

值得注意的是，可以根據實驗數據或模擬結果確定並優化襯底層SBL的阱的第三非零電壓V3，使得處於深能級的電荷載流子可以不像處於淺能級的電荷載流子那樣遷移到襯底層SBL中的溝道。也就是說，在電場E1被適當控制時，禁止處於深能級的電荷載流子遷移到襯底層SBL中的溝道。處於深能級的電荷載流子可以保持並且仍被捕獲在存儲層FG中。因此，存儲在存儲單元MC1b中的數據將不會丟失或者被擦除。

如上文所闡述的，在精細編程操作之前，執行電荷再分布步驟，從而在施加至對應於選定的存儲單元MC1b的選定的字線WLb的電壓接近0伏並且施加至阱的電壓高於0伏的情況下使處於淺能級的電荷載流子快速移動到襯底層SBL中的溝道。由於隨著存儲在每一存儲單元上的狀態數量的增加必須使（完成的）閾值電壓分布中的指定給每一狀態的分布曲線（例如，分布曲線VD408或VD508）變得更窄並且更緊密地聚攏，因而必須以提高的精確度執行對選定的存儲單元的編程，並且降低了（完成的）閾值電壓分布中的能夠容忍的任何後偏移的程度。根據本發明，在精細編程操作之後只有很少的處於淺能級的電荷載流子；因此，在精細編程操作之後很少發生由處於淺能級的電荷載流子的再分布導致的閾值電壓偏移效應。借助於在精細編程操作之前執行的電荷再分布步驟，能夠因而提高可靠性和編程質量。

第10圖是示出了剛好在編程之後的閾值電壓分布、在使用常規編程方法編程了一段時間之後的閾值電壓分布、以及在使用根據本發明實施例的具有電荷再分布步驟的新編程方法編程了一段時間之後的閾值電壓分布之間的比較的示意圖。剛好在編程之後形成了包括針對已編程存儲單元的該狀態的分布曲線VD1002的閾值電壓分布。在通過本發明的在精細編程操作之前執行電荷再分布步驟的新編程方法對存儲單元編程了一段時間之後形成了包括針對該狀態的分布曲線VD1004的閾值電壓分布。在通過沒有電荷再分布步驟的常規編程方法對存儲單元編程了一段時間之後形成了包括針對該狀態的分布曲線VD1006的閾值電壓分布。

如第10圖所示，分布曲線VD1004的寬度或者分布曲線VD1006的寬度比分布曲線VD1002的寬度更寬，因爲處於淺能級的電荷載流子的不希望出現的再分布或複合可能導致閾值電壓偏移效應，並且因而使（完成的）閾值電壓分布（即，分布曲線VD1002）畸變。隨著時間的推移，閾值電壓偏移效應甚至可能變嚴重。然而，分布曲線VD1004的寬度比分布曲線VD1006的寬度更窄。由於針對該狀態的分布曲線VD1006由於電荷再分布的原因朝向常規編程方法的閾值電壓分布中的另一狀態的另一分布曲線擴展，因而變得更難在兩個相繼狀態之間進行區分。對於數據讀取而言，加寬的分布曲線VD1006可能是無法接受的，尤其是在兩個相鄰狀態之間的讀取裕量小的時候。另一方面，在精細編程操作之前，使處於淺能級的電荷載流子移動到襯底層SBL中的溝道，並且因而甚至在對存儲單元編程一段時間之後形成的電荷再分布也不會使本發明的新編程方法的閾值電壓分布中的分布曲線VD1004造成強烈畸變。由於分布曲線VVD1004的寬度是並且保持是窄的，因而該狀態的分布曲線VD1004可以保持遠離另一狀態的另一分布曲線，其提高了讀取裕量，並且確保了對來自存儲單元的狀態的讀取精確度。

第11圖爲根據本發明的實施例的存儲器件11的功能框圖。存儲器件11包括第7圖所示的存儲器70、前述的控制電路120和電壓生成電路130。控制電路120被配置爲生成針對電壓生成電路130的多個控制信號，以執行編程操作或電荷再分布步驟。控制電路120可以是控制器、嵌入式微處理器或者微控制器等。電壓生成電路130耦合至控制電路120和存儲器70，並且電壓生成電路130被配置爲根據控制電路120生成的控制信號生成施加至位線BL1、BL2、串選擇線SSL1、SSL2、地選擇線GSL1、GSL2、字線WLa、WLb、WLc、虛設線WLda、WLdb、公共源極線CSL以及襯底層SBL的阱的多個電壓（即至少施加至存儲單元MC1a、MC1b、MC1c的電壓）。

總而言之，在精細編程操作之前，使對應於要被編程的存儲單元的處於淺能級的電荷載流子遷移至襯底層中的溝道，由此避免在精細編程操作之後發生電荷載流子的不希望出現的再分布或複合。借助於在精細編程操作之前執行的電荷再分布步驟，本發明提供了令人滿意的閾值電壓分布。因而能夠提高可靠性和編程質量。

本領域的技術人員將容易地發現在遵循本發明的教導的同時可以對所述器件和方法做出很多修改和變更。相應地，上文的公開內容應當被解釋爲僅由所附申請專利範圍的劃定範圍來限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

11:存儲器件 120:控制電路 130:電壓生成電路 30:編程方法 70:存儲器 BKL:阻隔層 BL1, BL2:位線 CGda, CGdb, CGa, CGb, CGc:控制柵 CSL:公共源極線 DC1a, DC1b:虛設單元 E1, E2, E3:電場 FG:存儲層 GSL1, GSL2:地選擇線 Gt, Gb:柵極 MC1a, MC1b, MC1c:存儲單元 Pga, Pgb, Pgc, Pgda, Pgdb, Pt, Pb:位置 S300~S304:步驟 SBL:襯底層 SSL1, SSL2:串選擇線 SST1, GST1:選擇單元 ST1, ST2, ST3, ST4:串 TNL:隧穿層 V1, V2, V3:第一非零電壓 VD402~VD408, VD502~VD508, VD1002~VD1006:分布曲線 WLa, WLb, WLc:字線 WLda, WLdb:虛設線

第1圖是示出了根據本發明實施例的串的截面圖的示意圖。第2圖是示出了第1圖所示的串的等效電路的示意圖。第3圖是根據本發明實施例的用於對第1圖所示的串的存儲單元進行編程的編程方法的流程圖。第4圖和第5圖是均示出了根據本發明實施例的狀態的四個閾值電壓分布的示意圖。第6圖是示出了第1圖所示的串的截面圖以及襯底層的溝道中的溝道電勢分布（用於呈現相對於位置的電勢）的示意圖。第7圖示出了根據本發明實施例的NAND結構的存儲器的示意圖。第8圖和第9圖是用於第7圖所示的存儲器的編程方法的信號圖。第10圖是示出了剛好在編程之後的閾值電壓分布、在使用常規編程方法編程了一段時間之後的閾值電壓分布、以及在使用根據本發明實施例的具有電荷再分布步驟的新編程方法編程了一段時間之後的閾值電壓分布之間的比較的示意圖。第11圖爲根據本發明的實施例的存儲器件的功能框圖。

VD402~VD408:分布曲線

Claims

一種用於存儲器件的編程方法，所述編程方法包括：在針對第一字線的精細編程操作之前，使處於淺能級的多個第一電荷載流子移動到襯底層中的溝道，其中，處於所述淺能級的所述多個第一電荷載流子對應於要被編程的存儲單元。
如請求項1所述的編程方法，其中：在針對所述第一字線的粗略編程操作之後，立即使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道；或者在針對與所述第一字線緊鄰的第二字線的粗略編程操作之後，立即使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項1所述的編程方法，其中，使處於所述淺能級的所述多個第一電荷載流子從隧穿層移動到所述襯底層中的所述溝道。
如請求項1所述的編程方法，其中，作爲施加至所述存儲單元的電場的結果，使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項4所述的編程方法，其中，在所述電場被適當控制時，禁止處於深能級的多個第二電荷載流子遷移到所述襯底層中的所述溝道，並且所述多個第二電荷載流子被捕獲在存儲層中。
如請求項1所述的編程方法，其中：至少一條選定的字線是接地的，多條位線是接地的，公共源極線是接地的，所述襯底層的阱接地，多個選擇單元被截止，將第一非零電壓施加至至少一條未選定的字線，並且將第二非零電壓施加至多條虛設線，從而使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項6所述的編程方法，其中，所述第一非零電壓大於0伏，但是低於編程脈衝的電壓，並且所述第二非零電壓大於0伏，但是低於所述第一非零電壓。
如請求項1所述的編程方法，其中：多條位線是浮置的，公共源極線是浮置的，多條地選擇線是浮置的，多條串選擇線是浮置的，至少一條未選定的字線是浮置的，多條虛設線是浮置的，至少一條選定的字線是接地的，並且將第三非零電壓施加至所述襯底層的阱，從而使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項8所述的編程方法，其中，所述第三非零電壓大於0伏，但是低於編程脈衝的電壓。
如請求項1所述的編程方法，其中，至少一條選定的字線是接地的，並且所述要被編程的存儲單元的溝道電勢高於0伏，從而使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
一種存儲器件，包括：多個存儲單元；電壓生成電路，所述電壓生成電路被配置爲根據多個控制信號生成至少施加至所述多個存儲單元的多個電壓；以及控制電路，所述控制電路被配置爲根據編程方法生成針對所述電壓生成電路的所述多個控制信號，其中，所述編程方法包括：在針對第一字線的精細編程操作之前，使處於淺能級的多個第一電荷載流子移動到襯底層中的溝道，其中，處於所述淺能級的所述多個第一電荷載流子對應於要被編程的存儲單元。
如請求項11所述的存儲器件，其中：在針對所述第一字線的粗略編程操作之後，立即使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道；或者在針對與所述第一字線緊鄰的第二字線的粗略編程操作之後，立即使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項11所述的存儲器件，其中，使處於所述淺能級的所述多個第一電荷載流子從隧穿層移動到所述襯底層中的所述溝道。
如請求項11所述的存儲器件，其中，作爲施加至所述存儲單元的電場的結果，使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項14所述的存儲器件，其中，在所述電場被適當控制時，禁止處於深能級的多個第二電荷載流子遷移到所述襯底層中的所述溝道，並且所述多個第二電荷載流子被捕獲在存儲層中。
如請求項11所述的存儲器件，其中：至少一條選定的字線是接地的，多條位線是接地的，公共源極線是接地的，所述襯底層的阱是接地的，多個選擇單元被截止，將第一非零電壓施加至至少一條未選定的字線，並且將第二非零電壓施加至多條虛設線，從而使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項16所述的存儲器件，其中，所述第一非零電壓大於0伏，但是低於編程脈衝的電壓，並且所述第二非零電壓大於0伏，但是低於所述第一非零電壓。
如請求項11所述的存儲器件，其中：多條位線是浮置的，公共源極線是浮置的，多條地選擇線是浮置的，多條串選擇線是浮置的，至少一條未選定的字線是浮置的，多條虛設線是浮置的，至少一條選定的字線是接地的，並且將第三非零電壓施加至所述襯底層的阱，從而使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。
如請求項18所述的存儲器件，其中，所述第三非零電壓大於0伏，但是低於編程脈衝的電壓。
如請求項11所述的存儲器件，其中，至少一條選定的字線是接地的，並且所述要被編程的存儲單元的溝道電勢高於0伏，從而使處於所述淺能級的所述多個第一電荷載流子移動到所述襯底層中的所述溝道。