TW202131464A - 封裝結構 - Google Patents

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Abstract

本發明提供一種封裝結構，包括：一導線架，包括一第一部分與一第二部分，該第一部分包括一第一基部與複數個第一延伸部，該等第一延伸部連接該第一基部，該第二部分包括一第二基部與複數個第二延伸部，該等第二延伸部連接該第二基部，且該等第一延伸部與該等第二延伸部彼此以交錯方式排列；以及一晶片，設置於該導線架的該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。

Description

封裝結構
本發明係有關於一種封裝結構，特別是有關於一種具有梳狀導線架的封裝結構。
在平面型功率元件中，需要晶片中的金屬結構來收集電流，之後，藉由錫球或導線將電流引導至導線架(leadframe)或基板。
然而，由於晶片中的金屬結構太薄、可傳輸的電流受到限制、以及在金屬結構上存在電壓差異，造成元件的開啟時間無法同步。
因此，開發一種於元件操作期間可達到均勻且穩定的電流密度及電壓的封裝結構是眾所期待的。
根據本發明的一實施例，提供一種封裝結構，包括：一導線架，包括一第一部分與一第二部分，該第二部分相對於該第一部分，其中該第一部分包括一第一基部與複數個第一延伸部，該等第一延伸部連接該第一基部，該第二部分包括一第二基部與複數個第二延伸部，該等第二延伸部連接該第二基部，且該等第一延伸部與該等第二延伸部彼此以交錯方式排列；以及一晶片，設置於該導線架的該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。
在部分實施例中，該導線架由金屬所構成。在部分實施例中，該第一部分與該第二部分為梳狀結構。在部分實施例中，該第一部分的該等第一延伸部朝向該第二部分的該第二基部延伸，以及該第二部分的該等第二延伸部朝向該第一部分的該第一基部延伸。在部分實施例中，該第一部分的該等第一延伸部與該第二部分的該等第二延伸部為共平面。
在部分實施例中，於該第一部分的該第一延伸部與該第二部分的該第二基部之間形成一第一距離。在部分實施例中，於該第一部分的該第一基部與該第二部分的該第二基部之間形成一第二距離。在部分實施例中，該第二距離大於或等於該第一距離的三倍。在部分實施例中，該第一距離介於100微米至500微米。
在部分實施例中，該第一部分的該第一延伸部與該第二部分的該第二延伸部具有一第一厚度。在部分實施例中，該第一部分的該第一基部與該第二部分的該第二基部具有一第二厚度。在部分實施例中，該第二厚度大於或等於該第一厚度的二倍。在部分實施例中，該第二厚度與該第一厚度的差值大於或等於100微米。在部分實施例中，該第二厚度介於200微米至400微米。
在部分實施例中，該第一部分的該第一延伸部具有一底部與一頂部，該底部連接該第一基部，該頂部朝向該第二部分的該第二基部，且該第一延伸部具有一寬度，自該第一延伸部的該底部至該頂部逐漸減小。在部分實施例中，該第一部分的該第一延伸部具有一長度與一平均寬度，該長度大於或等於該平均寬度的三倍。
在部分實施例中，該晶片藉由錫球(solder balls)設置於該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。在部分實施例中，該晶片藉由銅柱(copper pillars)設置於該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。在部分實施例中，該晶片藉由錫膏(solder paste)、銀膏(silver paste)或錫條(solder bar)設置於該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。
在部分實施例中，該第一部分中一部分的該第一基部更包括朝向該第二部分的該第二基部延伸至一位置，位於該第一部分中一部分的該第一延伸部下方。在部分實施例中，於該第一部分的該第一基部與該第二部分的該第二基部之間形成一第三距離。在部分實施例中，該第三距離大於或等於該第一距離的三倍。
在部分實施例中，本發明封裝結構更包括一封裝材料，覆蓋該晶片與一部分的該導線架，露出該導線架中該第一部分的該第一基部與該第二部分的該第二基部的側壁與底部。
在本發明中，提供一種具有特定梳狀導線架(comb-like leadframe)的封裝結構。考慮了導線架某些適當的尺寸與結構配置，例如，第一基部與第二基部之間的距離可大於或等於第一延伸部與第二基部之間的距離的大約三倍，或是基部的厚度可大於或等於延伸部的厚度的大約二倍，或是延伸部的形狀可為梯形等。當第一延伸部與第二基部之間的距離小於100微米時，此時的絕緣距離是不足的。當第一延伸部與第二基部之間的距離大於500微米時，晶片的尺寸將超出延伸部的範圍，而影響電流傳導。當延伸部的厚度太厚時，則存在著延伸部從封裝材料中暴露出來的風險。此外，梯形的延伸部提高了電流傳導的均勻性。當沿著晶片收集電流時，它不再僅能藉由晶片中的金屬結構傳導，而是加上與金屬結構結合的“延伸部”。藉由將晶片設置在從梳狀導線架的基部突出的延伸部上，可增加供電流傳導的總橫截面積，進一步增加載流。截面積的增加也同時降低了電阻值，因此，當電流通過時，所產生的電壓差會減小，進而在元件操作期間達到均勻且穩定的電流密度與電壓。
為了提高功率元件在操作期間其電流密度及電壓的均勻性與穩定性，本發明提供一種具有梳狀導線架(comb-like leadframe)的封裝結構。藉由將功率元件設置在從梳狀導線架的基部突出的延伸部上，可因此增加供電流傳導的總橫截面積，以於元件操作期間達到均勻且穩定的電流密度及電壓。
請參閱第1、2、3圖，根據本發明的一實施例，提供一種封裝結構10。第1圖為封裝結構10的剖面圖。第2圖為封裝結構10的導線架(leadframe)的立體圖。第3圖為封裝結構10的導線架的上視圖。
如第1、2圖所示，封裝結構10包括導線架12，其包含第一部分14與第二部分16，第二部分16相對於第一部分14。第一部分14包括第一基部18a與複數個第一延伸部18b (例如，兩個第一延伸部18b)，第一延伸部18b連接第一基部18a。第二部分16包括第二基部20a與複數個第二延伸部20b (例如，兩個第二延伸部20b)，第二延伸部20b連接第二基部20a。根據不同的產品需求，在本發明中，延伸部的數量可以變化，例如，可以是三個，四個或更多，只要至少兩個。第一延伸部18b與第二延伸部20b彼此以交錯方式排列。在封裝結構10中，晶片22設置於導線架12的第一部分14中一部分的第一延伸部18b與第二部分16中一部分的第二延伸部20b上。在部分實施例中，晶片22包括功率元件，例如，高功率元件。
在部分實施例中，導線架12由金屬所構成，例如，銅或其他適合的金屬材料。在第2圖中，第一部分14與第二部分16為梳狀結構。第一部分14的第一延伸部18b朝向第二部分16的第二基部20a延伸。第二部分16的第二延伸部20b朝向第一部分14的第一基部18a延伸。第一部分14的第一延伸部18b與第二部分16的第二延伸部20b為共平面。
在第2圖中，於第一部分14的第一延伸部18b與第二部分16的第二基部20a之間形成第一距離S1。於第一部分14的第一基部18a與第二部分16的第二基部20a之間形成第二距離S2。在部分實施例中，第二距離S2大於或等於第一距離S1的大約三倍。在部分實施例中，第一距離S1介於大約100微米至大約500微米。同樣地，於第二部分16的第二延伸部20b與第一部分14的第一基部18a之間形成第一距離S1’。第二距離S2大於或等於第一距離S1’的大約三倍。在部分實施例中，第一距離S1’介於大約100微米至大約500微米。
在第2圖中，第一部分14的第一延伸部18b與第二部分16的第二延伸部20b具有第一厚度T1。在部分實施例中，第一部分14的第一基部18a與第二部分16的第二基部20a具有第二厚度T2。在部分實施例中，第二厚度T2大於或等於該第一厚度T1的大約二倍。在部分實施例中，第二厚度T2與第一厚度T1的差值大於或等於大約100微米。在部分實施例中，第二厚度T2介於大約200微米至大約400微米。
請參閱第3圖，第一延伸部18b具有長度L與寬度W，且長度L大於或等於寬度W的大約三倍。同樣地，第二延伸部20b具有長度L’與寬度W’，且長度L’大於或等於寬度W’的大約三倍。在第3圖中，第一延伸部18b與第二延伸部20b的形狀為矩形(長方形)。
在部分實施例中，第一延伸部18b與第二延伸部20b為其他適合的形狀，例如，梯形，亦適用於本發明，如第4圖所示。在第4圖中，第一部分14的第一延伸部18b具有底部24a與頂部24b，第一延伸部18b的底部24a連接第一基部18a，第一延伸部18b的頂部24b朝向第二部分16的第二基部20a。第一延伸部18b具有寬度W，自第一延伸部18b的底部24a至頂部24b逐漸減小。第一部分14的第一延伸部18b具有長度L與平均寬度Wav，且長度L大於或等於平均寬度Wav的大約三倍。同樣地，第二部分16的第二延伸部20b具有底部26a與頂部26b，第二延伸部20b的底部26a連接第二基部20a，第二延伸部20b的頂部26b朝向第一部分14的第一基部18a。第二延伸部20b具有寬度W’，自第二延伸部20b的底部26a至頂部26b逐漸減小。第二部分16的第二延伸部20b具有長度L’與平均寬度Wav’，且長度L’大於或等於平均寬度Wav’的大約三倍。
在第1圖中，晶片22藉由錫球(solder balls) 28設置於第一部分14中一部分的第一延伸部18b與第二部分16中一部分的第二延伸部20b上。在第1圖中，首先，藉由例如，電鍍法(electroplating)，將錫球(solder balls) 28形成於晶片22上。之後，利用覆晶技術(flip chip technology)藉由錫球28將倒置的晶片22貼附於第一部分14的第一延伸部18b與第二部分16的第二延伸部20b上。
在第1圖中，在部分實施例中，第一部分14中一部分的第一基部18a更包括朝向第二部分16的第二基部20a延伸形成延伸部分18a’，第一基部18a的延伸部分18a’位於第一部分14中一部分的第一延伸部18a下方。在第1圖中，於第一部分14的第一基部18a的延伸部分18a’與第二部分16的第二基部20a之間形成第三距離S3。在部分實施例中，第三距離S3大於或等於第一距離S1的大約三倍。
在第1圖中，封裝結構10更包括封裝材料(encapsulation material) 30，覆蓋晶片22與一部分的導線架12，露出導線架12中第一部分14的第一基部18a與第二部分16的第二基部20a的側壁32a與底部32b。
請參閱第5、2、3圖，根據本發明的一實施例，提供一種封裝結構10。第5圖為封裝結構10的剖面圖。第2圖為封裝結構10的導線架(leadframe)的立體圖。第3圖為封裝結構10的導線架的上視圖。
如第5、2圖所示，封裝結構10包括導線架12，其包含第一部分14與第二部分16，第二部分16相對於第一部分14。第一部分14包括第一基部18a與複數個第一延伸部18b (例如，兩個第一延伸部18b)，第一延伸部18b連接第一基部18a。第二部分16包括第二基部20a與複數個第二延伸部20b (例如，兩個第二延伸部20b)，第二延伸部20b連接第二基部20a。根據不同的產品需求，在本發明中，延伸部的數量可以變化，例如，可以是三個，四個或更多，只要至少兩個。第一延伸部18b與第二延伸部20b彼此以交錯方式排列。在封裝結構10中，晶片22設置於導線架12的第一部分14中一部分的第一延伸部18b與第二部分16中一部分的第二延伸部20b上。在部分實施例中，晶片22包括功率元件，例如，高功率元件。
在部分實施例中，導線架12由金屬所構成，例如，銅或其他適合的金屬材料。在第2圖中，第一部分14與第二部分16為梳狀結構。第一部分14的第一延伸部18b朝向第二部分16的第二基部20a延伸。第二部分16的第二延伸部20b朝向第一部分14的第一基部18a延伸。第一部分14的第一延伸部18b與第二部分16的第二延伸部20b為共平面。
在第2圖中，於第一部分14的第一延伸部18b與第二部分16的第二基部20a之間形成第一距離S1。於第一部分14的第一基部18a與第二部分16的第二基部20a之間形成第二距離S2。在部分實施例中，第二距離S2大於或等於第一距離S1的大約三倍。在部分實施例中，第一距離S1介於大約100微米至大約500微米。同樣地，於第二部分16的第二延伸部20b與第一部分14的第一基部18a之間形成第一距離S1’。第二距離S2大於或等於第一距離S1’的大約三倍。在部分實施例中，第一距離S1’介於大約100微米至大約500微米。
在第2圖中，第一部分14的第一延伸部18b與第二部分16的第二延伸部20b具有第一厚度T1。在部分實施例中，第一部分14的第一基部18a與第二部分16的第二基部20a具有第二厚度T2。在部分實施例中，第二厚度T2大於或等於該第一厚度T1的大約二倍。在部分實施例中，第二厚度T2與第一厚度T1的差值大於或等於大約100微米。在部分實施例中，第二厚度T2介於大約200微米至大約400微米。
請參閱第3圖，第一延伸部18b具有長度L與寬度W，且長度L大於或等於寬度W的大約三倍。同樣地，第二延伸部20b具有長度L’與寬度W’，且長度L’大於或等於寬度W’的大約三倍。在第3圖中，第一延伸部18b與第二延伸部20b的形狀為矩形(長方形)。
在部分實施例中，第一延伸部18b與第二延伸部20b為其他適合的形狀，例如，梯形，亦適用於本發明，如第4圖所示。在第4圖中，第一部分14的第一延伸部18b具有底部24a與頂部24b，第一延伸部18b的底部24a連接第一基部18a，第一延伸部18b的頂部24b朝向第二部分16的第二基部20a。第一延伸部18b具有寬度W，自第一延伸部18b的底部24a至頂部24b逐漸減小。第一部分14的第一延伸部18b具有長度L與平均寬度Wav，且長度L大於或等於平均寬度Wav的大約三倍。同樣地，第二部分16的第二延伸部20b具有底部26a與頂部26b，第二延伸部20b的底部26a連接第二基部20a，第二延伸部20b的頂部26b朝向第一部分14的第一基部18a。第二延伸部20b具有寬度W’，自第二延伸部20b的底部26a至頂部26b逐漸減小。第二部分16的第二延伸部20b具有長度L’與平均寬度Wav’，且長度L’大於或等於平均寬度Wav’的大約三倍。
在第5圖中，晶片22藉由銅柱(copper pillars) 34設置於第一部分14中一部分的第一延伸部18b與第二部分16中一部分的第二延伸部20b上。在第5圖中，首先，藉由例如，電鍍法(electroplating)，將銅柱(copper pillars) 34形成於晶片22上。之後，利用覆晶技術(flip chip technology)藉由銅柱34將倒置的晶片22貼附於第一部分14的第一延伸部18b與第二部分16的第二延伸部20b上。
在第5圖中，在部分實施例中，第一部分14中一部分的第一基部18a更包括朝向第二部分16的第二基部20a延伸形成延伸部分18a’，第一基部18a的延伸部分18a’位於第一部分14中一部分的第一延伸部18a下方。在第5圖中，於第一部分14的第一基部18a的延伸部分18a’與第二部分16的第二基部20a之間形成第三距離S3。在部分實施例中，第三距離S3大於或等於第一距離S1的大約三倍。
在第5圖中，封裝結構10更包括封裝材料(encapsulation material) 30，覆蓋晶片22與一部分的導線架12，露出導線架12中第一部分14的第一基部18a與第二部分16的第二基部20a的側壁32a與底部32b。
請參閱第6、2、3圖，根據本發明的一實施例，提供一種封裝結構10。第6圖為封裝結構10的剖面圖。第2圖為封裝結構10的導線架(leadframe)的立體圖。第3圖為封裝結構10的導線架的上視圖。
如第6、2圖所示，封裝結構10包括導線架12，其包含第一部分14與第二部分16，第二部分16相對於第一部分14。第一部分14包括第一基部18a與複數個第一延伸部18b (例如，兩個第一延伸部18b)，第一延伸部18b連接第一基部18a。第二部分16包括第二基部20a與複數個第二延伸部20b (例如，兩個第二延伸部20b)，第二延伸部20b連接第二基部20a。根據不同的產品需求，在本發明中，延伸部的數量可以變化，例如，可以是三個，四個或更多，只要至少兩個。第一延伸部18b與第二延伸部20b彼此以交錯方式排列。在封裝結構10中，晶片22設置於導線架12的第一部分14中一部分的第一延伸部18b與第二部分16中一部分的第二延伸部20b上。在部分實施例中，晶片22包括功率元件，例如，高功率元件。
在部分實施例中，導線架12由金屬所構成，例如，銅或其他適合的金屬材料。在第2圖中，第一部分14與第二部分16為梳狀結構。第一部分14的第一延伸部18b朝向第二部分16的第二基部20a延伸。第二部分16的第二延伸部20b朝向第一部分14的第一基部18a延伸。第一部分14的第一延伸部18b與第二部分16的第二延伸部20b為共平面。
在第2圖中，於第一部分14的第一延伸部18b與第二部分16的第二基部20a之間形成第一距離S1。於第一部分14的第一基部18a與第二部分16的第二基部20a之間形成第二距離S2。在部分實施例中，第二距離S2大於或等於第一距離S1的大約三倍。在部分實施例中，第一距離S1介於大約100微米至大約500微米。同樣地，於第二部分16的第二延伸部20b與第一部分14的第一基部18a之間形成第一距離S1’。第二距離S2大於或等於第一距離S1’的大約三倍。在部分實施例中，第一距離S1’介於大約100微米至大約500微米。
在第2圖中，第一部分14的第一延伸部18b與第二部分16的第二延伸部20b具有第一厚度T1。在部分實施例中，第一部分14的第一基部18a與第二部分16的第二基部20a具有第二厚度T2。在部分實施例中，第二厚度T2大於或等於該第一厚度T1的大約二倍。在部分實施例中，第二厚度T2與第一厚度T1的差值大於或等於大約100微米。在部分實施例中，第二厚度T2介於大約200微米至大約400微米。
請參閱第3圖，第一延伸部18b具有長度L與寬度W，且長度L大於或等於寬度W的大約三倍。同樣地，第二延伸部20b具有長度L’與寬度W’，且長度L’大於或等於寬度W’的大約三倍。在第3圖中，第一延伸部18b與第二延伸部20b的形狀為矩形(長方形)。
在部分實施例中，第一延伸部18b與第二延伸部20b為其他適合的形狀，例如，梯形，亦適用於本發明，如第4圖所示。在第4圖中，第一部分14的第一延伸部18b具有底部24a與頂部24b，第一延伸部18b的底部24a連接第一基部18a，第一延伸部18b的頂部24b朝向第二部分16的第二基部20a。第一延伸部18b具有寬度W，自第一延伸部18b的底部24a至頂部24b逐漸減小。第一部分14的第一延伸部18b具有長度L與平均寬度Wav，且長度L大於或等於平均寬度Wav的大約三倍。同樣地，第二部分16的第二延伸部20b具有底部26a與頂部26b，第二延伸部20b的底部26a連接第二基部20a，第二延伸部20b的頂部26b朝向第一部分14的第一基部18a。第二延伸部20b具有寬度W’，自第二延伸部20b的底部26a至頂部26b逐漸減小。第二部分16的第二延伸部20b具有長度L’與平均寬度Wav’，且長度L’大於或等於平均寬度Wav’的大約三倍。
在第6圖中，晶片22藉由錫膏(solder paste) 36設置於第一部分14中一部分的第一延伸部18b與第二部分16中一部分的第二延伸部20b上。在第6圖中，首先，藉由例如，網印法(screen printing)，將錫膏(solder paste) 36形成於第一部分14的第一延伸部18b與第二部分16的第二延伸部20b上。之後，利用覆晶技術(flip chip technology)藉由錫膏36將倒置的晶片22貼附於第一部分14的第一延伸部18b與第二部分16的第二延伸部20b上。在部分實施例中，其他適合的導電材料，例如，銀膏(silver paste)，亦適用於本發明。
在第6圖中，在部分實施例中，第一部分14中一部分的第一基部18a更包括朝向第二部分16的第二基部20a延伸形成延伸部分18a’，第一基部18a的延伸部分18a’位於第一部分14中一部分的第一延伸部18a下方。在第6圖中，於第一部分14的第一基部18a的延伸部分18a’與第二部分16的第二基部20a之間形成第三距離S3。在部分實施例中，第三距離S3大於或等於第一距離S1的大約三倍。
在第6圖中，封裝結構10更包括封裝材料(encapsulation material) 30，覆蓋晶片22與一部分的導線架12，露出導線架12中第一部分14的第一基部18a與第二部分16的第二基部20a的側壁32a與底部32b。
在本發明中，提供一種具有特定梳狀導線架(comb-like leadframe)的封裝結構。考慮了導線架某些適當的尺寸與結構配置，例如，第一基部與第二基部之間的距離可大於或等於第一延伸部與第二基部之間的距離的大約三倍，或是基部的厚度可大於或等於延伸部的厚度的大約二倍，或是延伸部的形狀可為梯形等。當第一延伸部與第二基部之間的距離小於100微米時，此時的絕緣距離是不足的。當第一延伸部與第二基部之間的距離大於500微米時，晶片的尺寸將超出延伸部的範圍，而影響電流傳導。當延伸部的厚度太厚時，則存在著延伸部從封裝材料中暴露出來的風險。此外，梯形的延伸部提高了電流傳導的均勻性。當沿著晶片收集電流時，它不再僅能藉由晶片中的金屬結構傳導，而是加上與金屬結構結合的“延伸部”。藉由將晶片設置在從梳狀導線架的基部突出的延伸部上，可增加供電流傳導的總橫截面積，進一步增加載流。截面積的增加也同時降低了電阻值，因此，當電流通過時，所產生的電壓差會減小，進而在元件操作期間達到均勻且穩定的電流密度與電壓。
10:封裝結構 12:導線架 14:第一部分 16:第二部分 18a:第一基部 18a’:第一基部的延伸部分 18b:第一延伸部 20a:第二基部 20b:第二延伸部 22:晶片 24a:第一延伸部的底部 24b:第一延伸部的頂部 26a:第二延伸部的底部 26b:第二延伸部的頂部 28:錫球 30:封裝材料 32a:第一基部與第二基部的側壁 32b:第一基部與第二基部的底部 34:銅柱 36:錫膏 L:第一延伸部的長度 L’:第二延伸部的長度 S1,S1’:第一距離 S2:第二距離 S3:第三距離 T1:第一厚度 T2:第二厚度 W:第一延伸部的寬度 W’:第二延伸部的寬度 Wav:第一延伸部的平均寬度 Wav’:第二延伸部的平均寬度
第1圖係根據本發明的一實施例，一種封裝結構的剖面圖； 第2圖係根據本發明的一實施例，一種封裝結構的導線架的立體圖； 第3圖係根據本發明的一實施例，一種封裝結構的導線架的上視圖； 第4圖係根據本發明的一實施例，一種封裝結構的導線架的上視圖； 第5圖係根據本發明的一實施例，一種封裝結構的剖面圖；以及 第6圖係根據本發明的一實施例，一種封裝結構的剖面圖。
10:封裝結構
12:導線架
14:第一部分
16:第二部分
18a:第一基部
18a’:第一基部的延伸部分
18b:第一延伸部
20a:第二基部
22:晶片
28:錫球
30:封裝材料
32a:第一基部與第二基部的側壁
32b:第一基部與第二基部的底部
S1:第一距離
S2:第二距離
S3:第三距離
T1:第一厚度
T2:第二厚度

Claims (23)

  1. 一種封裝結構，包括： 一導線架，包括一第一部分與一第二部分，該第二部分相對於該第一部分，其中該第一部分包括一第一基部與複數個第一延伸部，該等第一延伸部連接該第一基部，該第二部分包括一第二基部與複數個第二延伸部，該等第二延伸部連接該第二基部，且該等第一延伸部與該等第二延伸部彼此以交錯方式排列；以及 一晶片，設置於該導線架的該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。
  2. 如請求項1的封裝結構，其中該導線架由金屬所構成。
  3. 如請求項1的封裝結構，其中該第一部分與該第二部分為梳狀結構。
  4. 如請求項3的封裝結構，其中該第一部分的該等第一延伸部朝向該第二部分的該第二基部延伸，以及該第二部分的該等第二延伸部朝向該第一部分的該第一基部延伸。
  5. 如請求項4的封裝結構，其中該第一部分的該等第一延伸部與該第二部分的該等第二延伸部為共平面。
  6. 如請求項5的封裝結構，其中於該第一部分的該第一延伸部與該第二部分的該第二基部之間形成一第一距離。
  7. 如請求項6的封裝結構，其中於該第一部分的該第一基部與該第二部分的該第二基部之間形成一第二距離。
  8. 如請求項7的封裝結構，其中該第二距離大於或等於該第一距離的三倍。
  9. 如請求項6的封裝結構，其中該第一距離介於100微米至500微米。
  10. 如請求項1的封裝結構，其中該第一部分的該第一延伸部與該第二部分的該第二延伸部具有一第一厚度。
  11. 如請求項10的封裝結構，其中該第一部分的該第一基部與該第二部分的該第二基部具有一第二厚度。
  12. 如請求項11的封裝結構，其中該第二厚度大於或等於該第一厚度的二倍。
  13. 如請求項12的封裝結構，其中該第二厚度與該第一厚度的差值大於或等於100微米。
  14. 如請求項11的封裝結構，其中該第二厚度介於200微米至400微米。
  15. 如請求項1的封裝結構，其中該第一部分的該第一延伸部具有一底部與一頂部，該底部連接該第一基部，該頂部朝向該第二部分的該第二基部，且該第一延伸部具有一寬度，自該第一延伸部的該底部至該頂部逐漸減小。
  16. 如請求項15的封裝結構，其中該第一部分的該第一延伸部具有一長度與一平均寬度，該長度大於或等於該平均寬度的三倍。
  17. 如請求項1的封裝結構，其中該晶片藉由錫球(solder balls)設置於該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。
  18. 如請求項1的封裝結構，其中該晶片藉由銅柱(copper pillars)設置於該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。
  19. 如請求項1的封裝結構，其中該晶片藉由錫膏(solder paste)、銀膏(silver paste)或錫條(solder bar)設置於該第一部分中一部分的該等第一延伸部與該第二部分中一部分的該等第二延伸部上。
  20. 如請求項6的封裝結構，其中該第一部分中一部分的該第一基部更包括朝向該第二部分的該第二基部延伸至一位置，位於該第一部分中一部分的該第一延伸部下方。
  21. 如請求項20的封裝結構，其中於該第一部分的該第一基部與該第二部分的該第二基部之間形成一第三距離。
  22. 如請求項21的封裝結構，其中該第三距離大於或等於該第一距離的三倍。
  23. 如請求項1的封裝結構，更包括一封裝材料，覆蓋該晶片與一部分的該導線架，露出該導線架中該第一部分的該第一基部與該第二部分的該第二基部的側壁與底部。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN171404B (zh) * 1986-08-27 1992-10-03 Digital Equipment Corp
US5016082A (en) * 1988-09-16 1991-05-14 Delco Electronics Corporation Integrated circuit interconnect design
JPH08102517A (ja) * 1994-09-30 1996-04-16 Nec Corp 半導体装置及びリードフレーム
JP3527350B2 (ja) * 1996-02-01 2004-05-17 株式会社ルネサステクノロジ 半導体装置
US7944048B2 (en) * 2006-08-09 2011-05-17 Monolithic Power Systems, Inc. Chip scale package for power devices and method for making the same
US7999364B2 (en) * 2006-08-24 2011-08-16 Monolithic Power Systems, Inc. Method and flip chip structure for power devices
US20090045491A1 (en) * 2007-08-15 2009-02-19 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and leadframe thereof
CN101562163B (zh) * 2008-04-17 2011-06-01 力成科技股份有限公司 以导线架为基底的半导体封装构造及其适用的导线架
US20100164078A1 (en) * 2008-12-31 2010-07-01 Ruben Madrid Package assembly for semiconductor devices
CN102779803A (zh) * 2011-05-10 2012-11-14 立锜科技股份有限公司 集成电路芯片封装及其制造方法
CN202259248U (zh) * 2011-08-30 2012-05-30 神锜科技股份有限公司 封装结构、小外型封装结构及其电子芯片
CN103390572A (zh) * 2012-05-11 2013-11-13 苏州贝斯特石英有限公司 石英舟
CN104900622B (zh) * 2014-03-06 2018-02-06 扬智科技股份有限公司 导线架以及芯片封装结构
US9613891B2 (en) * 2015-02-24 2017-04-04 Navitas Semiconductor, Inc. Electronic packages for flip chip devices
CN108878394A (zh) * 2018-07-27 2018-11-23 杭州士兰微电子股份有限公司 功率封装结构及其引线框

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